CN114579491A - 一种集成电路总线复用装置以及网络设备 - Google Patents

一种集成电路总线复用装置以及网络设备 Download PDF

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CN114579491A CN202210109475.9A CN202210109475A CN114579491A CN 114579491 A CN114579491 A CN 114579491A CN 202210109475 A CN202210109475 A CN 202210109475A CN 114579491 A CN114579491 A CN 114579491A
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Abstract

本说明书提供一种集成电路总线复用装置以及网络设备，涉及通信技术领域。一种I2C总线复用装置，包括：第一复用芯片和第二复用芯片；第一复用芯片的每个输出端连接两条I2C总线的时钟线；第二复用芯片的每个输出端连接两条I2C总线的数据线；其中，第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；两组时钟线分别正序连接到第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到第二复用芯片的至少两个输出端。通过上述装置，能减少复用芯片数量，节省网络设备上各板的布局空间。

Description

一种集成电路总线复用装置以及网络设备
技术领域
本说明书涉及通信技术领域，尤其涉及一种集成电路总线复用装置以及网络设备。
背景技术
随着网络设备的密度提升，网络设备中插接的模块数量也逐渐上升，比如主控板、网板、业务板、电源以及风扇等。
为了对各个模块上所设置的器件(比如，网板、业务板上的端口以及温感等)或者对某些模块(比如电源或风扇等)上的数据进行获取，通常需要通过I2C(集成电路总线，Inter-Integrated Circuit)总线实现芯片对器件或模块的连接。
尤其针对业务板或网板上的端口而言，由于数量较多，如何能够通过少量的芯片实现对于更多器件或模块的连接，成为本领域技术人员亟待解决的问题。
发明内容
为克服相关技术中存在的问题，本说明书提供了一种I2C总线复用装置以及网络设备。
结合本说明书实施方式的第一方面，本申请提供了一种I2C总线复用装置，包括：第一复用芯片和第二复用芯片；
第一复用芯片，包括第一输入端、第一选路端、第二选路端以及至少两个输出端，第一复用芯片的每个输出端连接两条I2C总线的时钟线；
第二复用芯片，包括第二输入端、第三选路端、第四选路端以及至少两个输出端，第二复用芯片的每个输出端连接两条I2C总线的数据线；
其中，第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；
两组时钟线分别正序连接到第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到第二复用芯片的至少两个输出端。
可选的，第一输入端、第一选路端、第二选路端连接于处理器；
第二输入端、第三选路端、第四选路端连接于处理器。
可选的，第一输入端、第一选路端、第二选路端连接于逻辑芯片；
第二输入端、第三选路端、第四选路端连接于逻辑芯片；
逻辑芯片连接于处理器。
结合本说明书实施方式的第二方面，本申请提供了一种网络设备，包括处理器、第一复用芯片、第二复用芯片以及目标器件；
第一复用芯片，包括第一输入端、第一选路端、第二选路端以及至少两个输出端，第一复用芯片的每个输出端连接两条I2C总线的时钟线；
第二复用芯片，包括第二输入端、第三选路端、第四选路端以及至少两个输出端，第二复用芯片的每个输出端连接两条I2C总线的数据线；
其中，第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；
两组时钟线分别正序连接到第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到第二复用芯片的至少两个输出端；
处理器向第一复用芯片发送第一选路信号，向第二复用芯片发送第二选路信号，其中，第一选路信号用于选择第一复用芯片的至少两个输出端中的一个输出端，第二选路信号用于选择第二复用芯片的至少两个输出端中的一个输出端；
处理器通过第一输入端和第二输入端向所选择的第一复用芯片的输出端和所选择的第二复用芯片的输出端向所连接的同一序号的目标器件输出 I2C信号。
可选的，该网络设备，还包括主控板、网板和业务板；
处理器位于主控板，目标器件位于网板或业务板。
可选的，在处理器和第一复用芯片之间以及处理器和第二复用芯片之间连接器逻辑芯片。
可选的，逻辑芯片位于业务板。
可选的，目标器件为业务板或网板上的端口；
第一复用芯片的至少两个输出端以及第二复用芯片的至少两个输出端连接于业务板或网板的端口。
本说明书的实施方式提供的技术方案可以包括以下有益效果：
本说明书实施方式中，在复用芯片的一个输出端上连接两个目标器件所对应的时钟线或数据线，复用芯片的至少两个输出端上所连接的时钟线或数据线分为按照序号进行排序并分为两组，在一个复用芯片上时钟线或数据线中的一者，其两组分别正序连接到输出端，在另一个复用芯片上时钟线或数据线中的另一种，其两组中的一组正序连接到输出端，另一组倒序连接到输出端，形成I2C总线的复用矩阵，在两个复用芯片都选中同一目标器件时才进行数据，从而减少实现I2C总线的复用时所需的复用芯片数量，提升了复用效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本说明书。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本说明书的实施方式，并与说明书一起用于解释本说明书的原理。
图1是本申请所涉及的一种I2C总线复用装置的结构示意图；
图2是本申请所涉及的一种网络设备的结构示意图。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本说明书相一致的所有实施方式。
本申请提供了一种I2C总线复用装置，包括：第一复用芯片和第二复用芯片。第一复用芯片和第二复用芯片可以选用相同的类型，也可以选用不同的类型。在复用芯片上，以两个8路复用芯片为例，可以包含输入端、两个选路端以及至少两个输出端。当然，在复用芯片上还可以包含有其他端，不做赘述。
以图1为例，第一复用芯片，用于连接I2C总线的时钟线SCL，包括第一输入端A1、第一选路端、第二选路端以及至少两个输出端B11～B18，第一复用芯片的每个输出端连接两条I2C总线的时钟线。也就是说，I2C总线复用装置包含了至少两条I2C总线，这两条I2C总线用于连接目标器件，其中，目标器件可以是端口和传感器等，通过连接端口，I2C总线可以获取到该端口的状态信息，通过连接传感器，I2C总线可以获取到传感器所采集到的参数。举例来说，传感器可以是温度传感器、湿度传感器、转速传感器等等。
第二复用芯片，用于连接I2C总线的数据线SDA，包括第二输入端A2、第三选路端、第四选路端以及至少两个输出端B21～B28，第二复用芯片的每个输出端连接两条I2C总线的数据线。
需要说明的是，一个选路端包含有至少两个引脚，在图1中，第一选路端包含有选路引脚S11、S12，第二选路端包含有位选引脚OE11、OE12，第三选路端包含有选路引脚S21、S22，第四选路端包含有位选引脚OE21、OE22。
输出端可以按照序号分为多个输出端组，比如4个输出端为一个输出端组。在图1中，第一复用芯片中，输出端B11～B14划为第一输出端组，输出端B15～B18 划分为第二输出端组；在图1中，第二复用芯片中，输出端B21～B24划为第一输出端组，输出端B25～B28划分为第二输出端组。
位选引脚可以用于选择输出端组。比如，针对第一复用芯片，两个位选引脚OE11、OE12的输入为01时，表示选择第一输出端组，两个位选引脚OE11、 OE12的输入为10时，表示选择第二输出端组。
选路引脚可以用于选择输出端组中的具体一个输出端。比如，当选择第一复用芯片的第一输出端组的情况下，两个选路引脚S11、S12的输入为00时，表示选择输出端B11；两个选路引脚S11、S12的输入为01时，表示选择输出端B12；两个选路引脚S11、S12的输入为10时，表示选择输出端B13；两个选路引脚S11、S12的输入为11时，表示选择输出端B14。比如，当选择第一复用芯片的第二输出端组的情况下，两个选路引脚S11、S12的输入为00时，表示选择输出端B15；两个选路引脚S11、S12的输入为01时，表示选择输出端 B16；两个选路引脚S11、S12的输入为10时，表示选择输出端B17；两个选路引脚S11、S12的输入为11时，表示选择输出端B18。
针对第二复用芯片，两个位选引脚OE21、OE22的输入为01时，表示选择第一输出端组，两个位选引脚OE21、OE22的输入为10时，表示选择第二输出端组。
当选择第二复用芯片的第一输出端组的情况下，两个选路引脚S21、S22的输入为00时，表示选择输出端B21；两个选路引脚S21、S22的输入为01时，表示选择输出端B22；两个选路引脚S21、S22的输入为10时，表示选择输出端B23；两个选路引脚S21、S22的输入为11时，表示选择输出端B24。当选择第二复用芯片的第二输出端组的情况下，两个选路引脚S21、S22的输入为00 时，表示选择输出端B25；两个选路引脚S21、S22的输入为01时，表示选择输出端B26；两个选路引脚S21、S22的输入为10时，表示选择输出端B27；两个选路引脚S21、S22的输入为11时，表示选择输出端B28。
为了使用更少的复用芯片实现更多的复用，第一复用芯片的至少两个输出端B11～B18所连接的时钟线SCL按照序号排序分为两组，第二复用芯片的至少两个输出端B21～B28所连接的数据线SDA按照序号排序分为两组。即如图1 所示，时钟线SCL划分为第一时钟线组和第二时钟线组，第一时钟线组中包含时钟线SCL1～SCL8，第二时钟线组中包含时钟线SCL9～SCL16，第一数据线组中包含数据线SDA1～SDA8，第二数据线组中包含数据线SDA9～SDA16。
两组时钟线(即第一时钟线组和第二时钟线组)分别正序连接到第一复用芯片的至少两个输出端，即时钟线SCL1～SCL8按照顺序连接到输出端B11～B18，并且时钟线SCL9～SCL16按照顺序连接到输出端B11～B18。
两组数据线中的一组(即第一数据线组)正序连接到第二复用芯片的至少两个输出端，即数据线SDA1～SDA8按照顺序连接到输出端B21～B28，两组数据线中的另一组(即第二数据线组)倒序连接到第二复用芯片的至少两个输出端，即数据线SDA9～SDA16倒序连接到输出端B21～B28，具体而言，数据线 SDA16连接到输出端B21，数据线SDA15连接到输出端B22，数据线SDA14 连接到输出端B23，数据线SDA13连接到输出端B24，数据线SDA12连接到输出端B25，数据线SDA11连接到输出端B26，数据线SDA10连接到输出端B27，数据线SDA9连接到输出端B28。
可选的，第一输入端、第一选路端、第二选路端连接于处理器；
第二输入端、第三选路端、第四选路端连接于处理器。
基于上述方式，I2C总线可以通过处理器向第一复用芯片和第二复用芯片下发选路信号，针对第一选路信号和第二选路信号可以相同也可以不同，需要根据实际的选路顺序来确定。
可选的，第一输入端、第一选路端、第二选路端连接于逻辑芯片；
第二输入端、第三选路端、第四选路端连接于逻辑芯片；
逻辑芯片连接于处理器。
基于上述方式，I2C总线还可以通过逻辑芯片向第一复用芯片和第二复用芯片下发选路信号，针对第一选路信号和第二选路信号可以相同也可以不同，需要根据实际的选路顺序来确定。该逻辑芯片接收处理器所下发的选择信号，并基于该选择信号生成相对于复用芯片的选路信号并下发给复用芯片。
本说明书实施方式中，在复用芯片的一个输出端上连接两个目标器件所对应的时钟线或数据线，复用芯片的至少两个输出端上所连接的时钟线或数据线分为按照序号进行排序并分为两组，在一个复用芯片上时钟线或数据线中的一者，其两组分别正序连接到输出端，在另一个复用芯片上时钟线或数据线中的另一种，其两组中的一组正序连接到输出端，另一组倒序连接到输出端，形成I2C总线的复用矩阵，在两个复用芯片都选中同一目标器件时才进行数据，从而减少实现I2C总线的复用时所需的复用芯片数量，提升了复用效率。
下面结合图2所示的情况对处理器进行选路的过程进行描述。其中，所选用的第一复用芯片和第二复用芯片的结构与连接方式参见图1，包括一个输入端，两个选路端以及8个输出端。并且，两个复用芯片的输入端和两个选路端连接逻辑芯片，该逻辑芯片连接到处理器。
处理器可以通过逻辑芯片向复用芯片下发选路信号，从而使得对应的时钟线和数据线导通，并将输入端所接收到的时钟信号和数据信号输出到目标器件。该目标器件为业务板上所设置的端口，以业务板上设置有16个端口为例进行描述，分别为端口1～端口16。
在端口和复用芯片之间设置有16对I2C总线，包括时钟线SCL1～SCL16，数据线SDA1～SDA16。这些I2C总线连接在复用芯片的输出端和端口之间，具体而言，端口1～8通过时钟线SCL1～SCL8连接第一复用芯片的输出端B11～B18 和第二复用芯片的输出端B21～B28，端口9～16通过时钟线SCL9～SCL16按照第一复用芯片的输出端B11～B18的顺序连接，端口9～16通过数据线SDA9～SDA16 按照第二复用芯片的输出端B28～B21的顺序连接。
下表为位选引脚的输入、选路引脚的输入与被选择的输出端的对应关系表，其中，功能一栏指输出所对应的I2C总线，所输出的内容为输入端A1或输入端 A2所输入的数据：
Figure BDA0003494677490000071
Figure BDA0003494677490000081
表1
Figure BDA0003494677490000082
表2
下面分别以处理器选择导通端口1和端口16为例进行描述。处理器可以向逻辑芯片下发导通一路I2C总线的信号，逻辑芯片中可以预先存储有所下发的选择信号与对应的选路信号之间的对应关系。
比如，在处理器下发需要导通第1对I2C总线的情况下，即向逻辑芯片下发导通第1对I2C总线的选路信号，此时，逻辑芯片在接收到选择信号后，基于上述表格所存储的对应关系，可以确定出需要输出的选路信号为OE11＝1，OE12＝0， S11＝0，S12＝0，OE21＝1，OE22＝0，S21＝0，S22＝0，通过OE11和OE12，第一复用芯片可以从输出端B11至输出端B14之间选出输出端，并通过S11和S12 确定出输出端B11。第一复用芯片在接收到上述输入后，将输入端A1接收到的内容向第一复用芯片的输出端B11输出，即向通过时钟线SCL1和时钟线SCL9 分别向端口1和端口9输出I2C总线的时钟信号。通过OE21和OE22，第一复用芯片可以从输出端B21至输出端B24之间选出输出端，并通过S21和S22确定出输出端B21。第二复用芯片在接收到上述输入后，将输入端A2接收到的内容向第二复用芯片的输出端B21输出，即通过数据线SDA1和数据线SDA16分别向端口1和端口16输出I2C总线的数据信号。
基于I2C总线协议，只有在目标器件(本实施方式中为端口)分别接收到了时钟信号和数据信号的情况下，触发目标器件接收并针对时钟信号和数据信号作出反馈，因此，对于端口9和端口16而言，仅接收到了时钟信号或者数据信号，不会对进行反馈，而端口1分别接收到了时钟信号和数据信号，才可以对基于时钟信号和数据信号进行反馈，从而完成基于I2C总线协议的通信。
此处，将端口16作为目标器件进行I2C总线协议通信为例，在处理器下发需要导通第16对I2C总线的情况下，即向逻辑芯片下发导通第16对I2C总线的信号。此时，逻辑芯片基于所存储的对应关系，选路信号为OE11＝0，OE12＝1， S11＝1，S12＝1，OE21＝1，OE22＝0，S21＝0，S22＝0，通过OE11和OE12，第一复用芯片可以从输出端B15至输出端B18之间选出输出端，并通过S11和S12 确定出输出端B18。第一复用芯片在接收到上述输入后，将输入端A1接收到的内容向第一复用芯片的输出端B18输出，即向通过时钟线SCL8和时钟线SCL16 分别向端口8和端口16输出I2C总线的时钟信号。通过OE21和OE22，第二复用芯片可以从输出端B21至输出端B24之间选出输出端，并通过S21和S22确定出输出端B21。第二复用芯片在接收到上述输入后，将输入端A2接收到的内容向第二复用芯片的输出端B21输出，即通过数据线SDA1和数据线SDA16分别向端口1和端口16输出I2C总线的数据信号。
基于I2C总线协议，只有在目标器件(本实施方式中为端口)分别接收到了时钟信号和数据信号的情况下，触发目标器件接收并针对时钟信号和数据信号作出反馈，因此，对于端口1和端口9而言，仅接收到了时钟信号或者数据信号，不会对进行反馈，而端口16分别接收到了时钟信号和数据信号，才可以对基于时钟信号和数据信号进行反馈，从而完成基于I2C总线协议的通信。
对于处理器或处理器通过逻辑芯片导通对应的基于I2C总线的方式不做重复描述，在处理器中或者在逻辑芯片中存储需要向复用芯片下发的选路信号，在选择对应的I2C总线向目标器件发送I2C信号。
需要说明的是，在复用芯片包含更多输出端和位选引脚的情况下，可以通过两个复用芯片连接更多的目标器件。比如，位选引脚为3个时，可以设置输出端为12个，相对应的，可以实现24个目标器件的连接，位选引脚为4个时，可以设置输出端为16个，相对应的，可以实现32个目标器件的连接，对此不做限制。
并且，选路端的输入和被选择的输出端之间对应关系也不限于上述表1和表2所描述的对应关系，只需要实现二者不会同时选择2对I2C总线进行输出即可。
结合本说明书实施方式的第二方面，本申请提供了一种网络设备，如图2 所示，包括处理器、第一复用芯片、第二复用芯片以及目标器件；
第一复用芯片，包括第一输入端、第一选路端、第二选路端以及至少两个输出端，第一复用芯片的每个输出端连接两条I2C总线的时钟线；
第二复用芯片，包括第二输入端、第三选路端、第四选路端以及至少两个输出端，第二复用芯片的每个输出端连接两条I2C总线的数据线；
其中，第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；
两组时钟线分别正序连接到第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到第二复用芯片的至少两个输出端；
处理器向第一复用芯片发送第一选路信号，向第二复用芯片发送第二选路信号，其中，第一选路信号用于选择第一复用芯片的至少两个输出端中的一个输出端，第二选路信号用于选择第二复用芯片的至少两个输出端中的一个输出端；
处理器通过第一输入端和第二输入端向所选择的第一复用芯片的输出端和所选择的第二复用芯片的输出端向所连接的同一序号的目标器件输出I2C信号。
可选的，该网络设备，还包括主控板、网板和业务板；
处理器位于主控板，目标器件位于网板或业务板。需要说明的是，该目标器件，包括但不限于端口和传感器等。
可选的，在处理器和第一复用芯片之间以及处理器和第二复用芯片之间连接器逻辑芯片。
可选的，逻辑芯片位于业务板。
可选的，目标器件为业务板或网板上的端口；
第一复用芯片的至少两个输出端以及第二复用芯片的至少两个输出端连接于业务板或网板的端口。
本说明书的实施方式提供的技术方案可以包括以下有益效果：
本说明书实施方式中，在复用芯片的一个输出端上连接两个目标器件所对应的时钟线或数据线，复用芯片的至少两个输出端上所连接的时钟线或数据线分为按照序号进行排序并分为两组，在一个复用芯片上时钟线或数据线中的一者，其两组分别正序连接到输出端，在另一个复用芯片上时钟线或数据线中的另一种，其两组中的一组正序连接到输出端，另一组倒序连接到输出端，形成 I2C总线的复用矩阵，在两个复用芯片都选中同一目标器件时才进行数据，从而减少实现I2C总线的复用时所需的复用芯片数量，提升了复用效率。应当理解的是，本说明书并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。
以上所述仅为本说明书的较佳实施方式而已，并不用以限制本说明书，凡在本说明书的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本说明书保护的范围之内。

Claims (8)

1.一种集成电路I2C总线复用装置，其特征在于，包括：第一复用芯片和第二复用芯片；
所述第一复用芯片，包括第一输入端、第一选路端、第二选路端以及至少两个输出端，所述第一复用芯片的每个输出端连接两条I2C总线的时钟线；
所述第二复用芯片，包括第二输入端、第三选路端、第四选路端以及至少两个输出端，所述第二复用芯片的每个输出端连接两条I2C总线的数据线；
其中，所述第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，所述第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；
两组时钟线分别正序连接到所述第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到所述第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到所述第二复用芯片的至少两个输出端。
2.根据权利要求1所述的装置，其特征在于，所述第一输入端、所述第一选路端、所述第二选路端连接于处理器；
所述第二输入端、所述第三选路端、所述第四选路端连接于所述处理器。
3.根据权利要求1所述的装置，其特征在于，所述第一输入端、所述第一选路端、所述第二选路端连接于逻辑芯片；
所述第二输入端、所述第三选路端、所述第四选路端连接于所述逻辑芯片；
所述逻辑芯片连接于处理器。
4.一种网络设备，其特征在于，包括处理器、第一复用芯片、第二复用芯片以及目标器件；
所述第一复用芯片，包括第一输入端、第一选路端、第二选路端以及至少两个输出端，所述第一复用芯片的每个输出端连接两条I2C总线的时钟线；
所述第二复用芯片，包括第二输入端、第三选路端、第四选路端以及至少两个输出端，所述第二复用芯片的每个输出端连接两条I2C总线的数据线；
其中，所述第一复用芯片的至少两个输出端所连接的时钟线按照序号排序分为两组，所述第二复用芯片的至少两个输出端所连接的数据线按照序号排序分为两组；
两组时钟线分别正序连接到所述第一复用芯片的至少两个输出端，两组数据线中的一组正序连接到所述第二复用芯片的至少两个输出端，两组数据线中的另一组倒序连接到所述第二复用芯片的至少两个输出端；
所述处理器向所述第一复用芯片发送第一选路信号，向所述第二复用芯片发送第二选路信号，其中，所述第一选路信号用于选择所述第一复用芯片的至少两个输出端中的一个输出端，所述第二选路信号用于选择所述第二复用芯片的至少两个输出端中的一个输出端；
所述处理器通过所述第一输入端和所述第二输入端向所选择的第一复用芯片的输出端和所选择的第二复用芯片的输出端向所连接的同一序号的目标器件输出I2C信号。
5.根据权利要求4所述的网络设备，其特征在于，还包括主控板、网板和业务板；
所述处理器位于所述主控板，所述目标器件位于所述网板或所述业务板。
6.根据权利要求5所述的网络设备，其特征在于，在所述处理器和所述第一复用芯片之间以及所述处理器和所述第二复用芯片之间连接器逻辑芯片。
7.根据权利要求6所述的网络设备，其特征在于，所述逻辑芯片位于所述业务板。
8.根据权利要求5所述的网络设备，其特征在于，所述目标器件为业务板或网板上的端口；
所述第一复用芯片的至少两个输出端以及所述第二复用芯片的至少两个输出端连接于业务板或网板的端口。
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