CN103559159A - 一种信息处理方法以及电子设备 - Google Patents

Abstract

本发明公开一种信息处理方法以及电子设备，所述信息处理方法包括：主可编程逻辑器件PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，并通过所述一组SGPIO总线与至少两个从PLD进行通信，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量；以及所述从PLD通过所述一组SGPIO总线与所述主PLD进行通信。

Description

一种信息处理方法以及电子设备

技术领域

本发明涉及电子技术领域，尤其涉及一种信息处理方法以及电子设备。

背景技术

随着科学技术的不断发展，电子技术也得到了飞速的发展，电子产品的种类也越来越多，人们对电子设备的要求也越来越高。例如，以服务器为例，随着信息化技术的大规模发展，对作为数据中心的重要组成部分的服务器的处理能力要求也越来越高，相应地，服务器能够实现的功能越来越强，规格也越来越高，当然复杂度也随之而增加，具体来讲，也即一台服务器内的单板数量和可编程逻辑器件PLD的数量越来越多，多个单板和多个可编程逻辑器件之间连接关系也越来越复杂。

目前，服务器主板上的主PLD与多个从PLD之间的数据通信通常是基于串行通用输入/输出SGPIO协议实现，SGPIO协议是采用4位信号线的点对点全双工通信接口，4位信号线分别为时钟线CLOCK、加载信号线LOAD、数据输入线DATAIN和数据输出线DATAOUT。主PLD每发送12个时钟和数据周期，输出一个LOAD信号，从PLD接收到LOAD信号完成12位数据的加载，PLD之间的通信就可以通过4位串行接口实现12位并行数据的双向传输。

但是，因主PLD与从PLD之间的通信方式为点对点，所以现有技术中存在主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题。

发明内容

本发明实施例通过提供一种信息处理方法以及电子设备，用以解决现有技术中存在的主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题。

本发明实施例提供了一种信息处理方法，所述方法包括：主可编程逻辑器件PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，并通过所述一组SGPIO总线与至少两个从PLD进行通信，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量；以及所述从PLD通过所述一组SGPIO总线与所述主PLD进行通信。

可选地，所述主PLD通过所述一组SGPIO总线与至少两个从PLD进行通信，包括：所述主PLD按时钟周期向所述至少两个从PLD发送第一信息；所述主PLD通过所述一组SGPIO总线与至少两个从PLD进行通信之后，还包括：所述从PLD将收到的所述第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对所述第一信息中的第一数据进行处理。

可选地，所述从PLD根据比较结果对所述第一信息中的第一数据进行处理，包括：所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址相同后，保存所述第一信息中的第一数据；或所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址不相同后，丢弃所述第一信息中的第一数据。

可选地，所述从PLD通过所述一组SGPIO总线与所述主PLD进行通信，包括：所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向所述主PLD发送第二信息，M为正整数。

可选地，在N为4时，所述N根数据线包括一时钟线、一加载信号线、一数据输入线和一数据输出线；所述主PLD的主时钟管脚与所述时钟线相连、主加载管脚与所述加载信号线相连、主数据输入管脚与所述数据输入线相连、主数据输出管脚与所述数据输出线相连；所述从PLD的从时钟管脚与所述时钟线相连、从加载管脚与所述加载信号线相连、从数据输入管脚与所述数据输出线相连、从数据输出管脚与所述数据输入线相连。

可选地，所述从PLD在通过所述一组SGPIO总线与所述主PLD进行通信之后，还包括：停止通过所述从数据输出管脚输出电平。

可选地，所述从数据输出管脚为漏极开路输出，所述数据输入线与用于拉高所述数据输入线电平的上拉电阻相连；所述从PLD在通过所述一组SGPIO总线与所述主PLD进行通信之后，还包括：通过所述从数据输出管脚输出高电平。

本发明实施例另一方面还提供一种电子设备，包括：主可编程逻辑器件PLD和至少两个从PLD，所述主PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量；所述主PLD，用于通过所述一组SGPIO总线与至少两个从PLD进行通信；所述从PLD，用于通过所述一组SGPIO总线与所述主PLD进行通信。

可选地，所述主PLD具体用于：按时钟周期向所述至少两个从PLD发送第一信息；所述从PLD还用于：将收到的所述第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对所述第一信息中的第一数据进行处理。

可选地，所述从PLD具体用于：在收到的所述第一信息中的目的地址与自身对应的地址相同后，保存所述第一信息中的第一数据，或在收到的所述第一信息中的目的地址与自身对应的地址不相同后，丢弃所述第一信息中的第一数据。

可选地，所述从PLD具体用于：在收到的所述第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向所述主PLD发送第二信息，M为正整数。

可选地，在N为4时，所述N根数据线包括一时钟线、一加载信号线、一数据输入线和一数据输出线；所述主PLD的主时钟管脚与所述时钟线相连、主加载管脚与所述加载信号线相连、主数据输入管脚与所述数据输入线相连、主数据输出管脚与所述数据输出线相连；所述从PLD的主时钟管脚与所述时钟线相连、从加载管脚与所述加载信号线相连、从数据输入管脚与所述数据输入线相连、从数据输出管脚与所述数据输出线相连。

可选地，所述从PLD还用于：在通过所述一组SGPIO总线与所述主PLD进行通信之后，停止通过所述从数据输出管脚输出电平。

可选地，所述电子设备还包括：用于拉高所述数据输入线电平的上拉电阻；所述从数据输出管脚为漏极开路输出，所述从PLD还用于：在通过所述一组SGPIO总线与所述主PLD进行通信之后，通过所述从数据输出管脚输出高电平。

本发明实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

由于采用了主PLD通过N个数据管脚与一组SGPIO总线的N根数据线对应相连，并通过所述一组SGPIO总线与至少两个从PLD进行通信，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量，以及从PLD通过该一组SGPIO总线与主PLD进行通信的技术方案，主PLD与从PLD之间的通信方式不再为点对点的通信方式，而是通过一组SGPIO总线进行相互通信，主PLD只需要通过N个数据管脚与一组SGPIO总线相连，从PLD只需要通过N个数据管脚和该一组SGPIO总线相连，即能够实现主PLD与从PLD之间的相互通信，避免了主PLD与从PLD之间通过点对点方式相连时需要主PLD提供从PLD的数量倍数的数据管脚的情形，所以解决了现有技术中存在的主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题，实现了节省主PLD的数据管脚资源，简化主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂度的技术效果。

附图说明

图1为现有技术中的服务器中主PLD与多个从PLD之间的连接关系示意图；

图2为本发明实施例提供的信息处理方法的流程图；

图3为本发明实施例提供的主PLD与多个从PLD之间的连接关系示意图；

图4为本发明实施例提供的主PLD向从PLD发送第一信息的示意图；

图5为本发明实施例提供的主PLD与从PLD进行通信时的仿真波形图；

图6为本发明实施例提供的保从PLD的从输出管脚配置为漏极开路输出的示意图。

具体实施方式

在具体介绍本发明实施例中的技术方案之前，为了让本发明所属技术领域的技术人员能够更好地理解本发明实施例中的技术方案，下面，先结合图1对现有技术中的方案及现有技术中存在的技术问题进行描述。具体如下：

请参考图1，图1是现有技术中的服务器中主PLD与多个从PLD之间的连接关系示意图，如图1所示，服务器的主PLD与从PLD之间的通信方式为点对点，也就是说，主PLD与从PLD是直接通过4位信号线相连的。这样，在一个主PLD与多个从PLD相连的情况下，需要主PLD上具有从PLD数量的4倍的数据管脚，很容易就造成主PLD的数据管脚资源紧张，甚至会导致主PLD的数据管脚数量不够用的情形，同时，若一个从板上具有多个从PLD，则该从板与主板之间的连接器管脚数量也需要为该从板上从PLD数量的4倍，各个从板上PLD的数量不一样，所以会造成主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂。

因此，现有技术中存在主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题。

为此，本发明实施例通过提供一种信息处理方法以及电子设备，用以解决现有技术中存在的主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题。

本发明实施例中的技术方案为解决上述技术问题，总体思路如下：

本发明实施例提供一种信息处理方法，该方法包括：主可编程逻辑器件PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，并通过一组SGPIO总M线与至少两个从PLD进行通信，其中N为一个从PLD与SGPIO总线相连的管脚数量；以及从PLD通过一组SGPIO总线与主PLD进行通信。

通过上述部分可以看出，由于采用了主PLD通过N个数据管脚与一组SGPIO总线的N根数据线对应相连，并通过一组SGPIO总线与至少两个从PLD进行通信，其中N为一个从PLD与SGPIO总线相连的管脚数量，以及从PLD通过该一组SGPIO总线与主PLD进行通信的技术方案，主PLD与从PLD之间的通信方式不再为点对点的通信方式，而是通过一组SGPIO总线进行相互通信，主PLD只需要通过N个数据管脚与一组SGPIO总线相连，从PLD只需要通过N个数据管脚和该一组SGPIO总线相连，即能够实现主PLD与从PLD之间的相互通信，避免了主PLD与从PLD之间通过点对点方式相连时需要主PLD提供从PLD的数量倍数的数据管脚的情形，所以解决了现有技术中存在的主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题，实现了节省主PLD的数据管脚资源，简化主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂度的技术效果。

为了更好地理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。

本发明实施例提供一种信息处理方法，请参考图2，图2是本发明实施例提供的信息处理方法的流程图，如图2所示，该方法包括：

S1：主可编程逻辑器件PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，并通过一组SGPIO总线与至少两个从PLD进行通信，其中N为一个从PLD与SGPIO总线相连的管脚数量；

S2：从PLD通过该一组SGPIO总线与主PLD进行通信。

在本实施例中，PLD具体可以是CPLD（Complex Programmable LogicDevice，复杂可编程逻辑器件）或者FPGA（Field－Programmable Gate Array，现场可编程门阵列），在此不做限制。

请继续参考图3，图3是本发明实施例提供的主PLD与多个从PLD之间的连接关系示意图，如图3所示，主PLD通过4个数据管脚与一组SGPIO总线中的4根数据线相连，从PLD通过4个数据管脚与该一组SGPIO总线的4根数据线相连，主PLD与该一组SGPIO总线相连的数据管脚的数量与一个从PLD与SGPIO总线相连的数据管脚的数量相等，也即主PLD只需要通过4个数据管脚与SGPIO总线中的数据线相连，即可实现与和SGPIO总线相连的从PLD的通信，具体地，该一组SGPIO总线的4根数据线包括一时钟线、一加载信号线、一数据输入线与一数据输出线，主PLD的主时钟管脚与时钟线相连、主加载管脚与加载信号线相连、主数据输入管脚与数据输入线相连、主数据输出管脚与数据输出线相连，从PLD的从时钟管脚与时钟线相连、从加载管脚与加载信号线相连、从数据输入管脚与数据输出线相连、从数据输出管脚与数据输入线相连。

当然，在实际应用中，通过本实施例的介绍，本领域所属的技术人员能够根据实际情况，对SGPIO总线的数据线的数量进行增减，在此不做限制。在接下来的部分中，将以主PLD通过4个数据管脚与一组SGPIO总线的4根数据线相连的情形来进行描述，需要注意的是，本实施例中所介绍的主PLD通过4个数据管脚与一组SGPIO总线的4根数据线的情形只是为了举例，而不是用于限制本发明实施例中的技术方案。

如图3所示，在本实施例中，与现有技术中相比，只需要主PLD通过主时钟管脚、主加载管脚、主数据输入管脚和主数据输出管脚与一组SGPIO总线相连，即能够实现主PLD与从PLD之间的相互通信，而不需要如图1所示的主PLD需要16个数据管脚才能实现和从PLD之间的通信，所以解决了因主PLD与从PLD之间的通信方式为点对点通信时，主PLD需要同时和多个从PLD相连所造成的数据管脚资源紧张的技术问题，实现了节省主PLD的数据管脚资源的技术效果。

同时，从PLD通过从时钟管脚、从加载管脚、从数据输入管脚和从数据输出管脚与一组SGPIO总线相连，无论从板上从PLD的数量多少，主板与从板之间的连接器管脚定义都与一组SGPIO总线的定义一致，所以解决了现有技术中板和各个从板之间的连接器管脚定义复杂的技术问题，实现了简化主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂度的技术效果。

在步骤S1中，主可编程逻辑器件PLD通过一组SGPIO总线与至少两个从PLD进行通信，具体来讲，可以是主PLD按时钟周期向至少两个从PLD发送第一信息。

请参考图4，图4是本发明实施例提供的主PLD向从PLD发送第一信息的示意图，如图4所示，主PLD按时钟周期通过SGPUI总线的数据输出线向所有从PLD发送第一信息，第一信息中包括目的地址与第一数据。在具体实施过程中，第一信息的数据位数、目的地址的数据位数和第一数据的数据位数可以根据实际情况进行选择，例如，第一信息可以为16位数据，目的地址的数据位数可以为4位数据，第一数据可以为12位数据。

在实际应用中，若从PLD的数量较多，4位数据不足以为所有从PLD分配地址，则可以增加目的地址的位数，以满足为所有从PLD分配地址的需求，这样，每一个从PLD都能够分配一个对应的地址，当然，增加目的地址的位数后，可以相应的减少第一数据的位数或者增加第一信息的位数，然后对应调整主加载管脚输出加载信号的时间间隔即可，当然，通过本实施例的介绍，本领域所属的技术人员还能够根据实际情况调整第一数据的位数，例如将第一信息调整为18位或者19位等等，在此就不再赘述了。

如图4所示，主PLD按时钟周期，通过数据输出线向所有从PLD发出第一信息，在第一信息中，前4位数据为目的地址，后12位为第一数据，并在第一信息发送完成的时候通过加载信号线发出加载信号，从PLD在接收到加载信号后完成第一信息的加载。在实际应用中，从加载信号线发出第一个数据加载信号到发出第二个数据加载信号之间，可以称作一个数据加载周期。

从PLD在接收到第一信息后，将第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对第一信息中的第一数据进行处理，例如，以第一信息中的目的地址为0001为例，第一从PLD分配的对应地址为0001，则第一从PLD接收到第一信息后，将第一信息中的目的地址0001和自身对应的地址0001进行比较，因为两个地址一样，则表明第一信息的目的地为第一从PLD，第一从PLD即保存第一信息中的第一数据，从而实现主PLD与从PLD之间的通信。

其他从PLD如第二从PLD、第三从PLD等等在接收到第一信息后，将第一信息中的目的地址0001和自身对应的地址进行比较，由于第一信息中的目的地址与第二从PLD、第三从PLD自身对应的地址均不一样，所以第二从PLD、第三从PLD等等均会丢弃第一信息中的第一数据。

从PLD在收到的第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向主PLD发送第二信息，从而实现从PLD与主PLD之间的通信，M为一预设的正整数，例如可以是1、2、3等等，在此不做限制。请参考图5，图5是本发明实施例提供的主PLD与从PLD进行通信时的仿真波形图，如图5所示，主PLD通过一组SGPIO总线的数据输出线向从PLD连续发送信息，而从PLD根据地址区分，分时段占用一组SGPIO总线的数据输入线向主PLD发送信息，从而实现在整个一组SGPIO总线上呈现连续发送的波形。

在具体实施过程中，为避免某个从PLD在发送数据时，其他的从PLD会将一组SGPIO总线的数据输入线拉死，例如一直将数据输入线保持在高电平状态，继而导致数据发送异常，可以采用通过将从PLD的从数据输出管脚配置为高阻态的方式，例如，在从PLD向主PLD发送第二信息，也即从PLD通过一组SGPIO总线与主PLD进行通信之后，停止通过从PLD的从数据输出管脚输出电平，也即在从PLD与主PLD进行通信之后，将从PLD的从数据输出管脚配置为高阻态，从而保证从PLD不会将数据输入线拉死。

除了上述将从PLD的从数据输出管脚配置为高阻态的方式来保证从PLD不会将数据输入线拉死之外，本发明实施例还提供一种通过将从PLD的从输出管脚配置为漏极开路输出（OD输出）的方式保证从PLD不会将数据输入线拉死。

请继续参考6，图6是本发明实施例提供的保从PLD的从输出管脚配置为漏极开路输出的示意图，如图6所示，将从PLD配置为漏极开路输出，并在主PLD的主输入管脚上添加上拉电阻，上拉电阻的一端与上拉电压相连，上拉电阻的另一端与数据输入线相连，当然，也可以在主PLD内部将主输入管脚配置为上拉，从而实现线与逻辑。

这样，在一组SGPIO总线的数据输入线处于高电平状态时，即能够保证任意从PLD向主PLD发送信息的准确性，例如是从PLD通过其从数据输出管脚输出高电平，则整个数据输入线处于高电平状态，主PLD通过主数据输入管脚会接收到该高电平信息，从PLD通过其从数据输出管脚输出低电平时，由于从数据输出管脚为漏极开路输出，所以会将整个数据输入线拉为低电平，主PLD通过主数据输入管脚会接收到低电平信息，从而实现了保证任意从PLD向主PLD发生信息的准确性的效果。

当然，通过本实施例的介绍，本领域所属的技术人员能够根据实际情况，选择其他合适的方式来保证从PLD向主PLD正常发送信息，以满足实际情况的需要，在此就不再赘述了。

基于同一发明构思，本发明实施例还提供一种电子设备，包括：主可编程逻辑器件PLD和至少两个从PLD，主PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，其中N为一个从PLD与SGPIO总线相连的管脚数量；主PLD，用于通过一组SGPIO总线与至少两个从PLD进行通信；从PLD，用于通过一组SGPIO总线与主PLD进行通信。

在具体实施过程中，主PLD具体用于：按时钟周期向至少两个从PLD发送第一信息；从PLD还用于：将收到的第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对第一信息中的第一数据进行处理。

在具体实施过程中，从PLD具体用于：在收到的第一信息中的目的地址与自身对应的地址相同后，保存第一信息中的第一数据，或在收到的第一信息中的目的地址与自身对应的地址不相同后，丢弃第一信息中的第一数据。

在具体实施过程中，从PLD具体用于：在收到的第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向主PLD发送第二信息，M为正整数。

在具体实施过程中，在N为4时，N根数据线包括一时钟线、一加载信号线、一数据输入线和一数据输出线；主PLD的主时钟管脚与时钟线相连、主加载管脚与加载信号线相连、主数据输入管脚与数据输入线相连、主数据输出管脚与数据输出线相连；从PLD的主时钟管脚与时钟线相连、从加载管脚与加载信号线相连、从数据输入管脚与数据输入线相连、从数据输出管脚与数据输出线相连。

在具体实施过程中，从PLD还用于：在通过一组SGPIO总线与主PLD进行通信之后，停止通过从数据输出管脚输出电平。

在具体实施过程中，该电子设备还包括：用于拉高数据输入线电平的上拉电阻；从数据输出管脚为漏极开路输出，从PLD还用于：在通过一组SGPIO总线与主PLD进行通信之后，通过从数据输出管脚输出高电平。

本实施例中的电子设备与前述实施例中的信息处理方法是基于同一发明构思下的两个方面，在前面已经对方法的实施过程作了详细的描述，所以本领域技术人员可根据前述描述清楚的了解本实施例中的电子设备的结构及实施过程，为了说明书的简洁，在此就不再赘述了。

上述本发明实施例中的技术方案，至少具有如下的技术效果或优点：

由于采用了主PLD通过N个数据管脚与一组SGPIO总线的N根数据线对应相连，并通过一组SGPIO总线与至少两个从PLD进行通信，其中N为一个从PLD与SGPIO总线相连的管脚数量，以及从PLD通过该一组SGPIO总线与主PLD进行通信的技术方案，主PLD与从PLD之间的通信方式不再为点对点的通信方式，而是通过一组SGPIO总线进行相互通信，主PLD只需要通过N个数据管脚与一组SGPIO总线相连，从PLD只需要通过N个数据管脚和该一组SGPIO总线相连，即能够实现主PLD与从PLD之间的相互通信，避免了主PLD与从PLD之间通过点对点方式相连时需要主PLD提供从PLD的数量倍数的数据管脚的情形，所以解决了现有技术中存在的主PLD数据管脚资源紧张，以及主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂的技术问题，实现了节省主PLD的数据管脚资源，简化主PLD所在的主板和从PLD所在的从板之间的连接器管脚定义复杂度的技术效果。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质（包括但不限于磁盘存储器、CD-ROM、光学存储器等）上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备（系统）、和计算机程序产品的流程图和／或方框图来描述的。应理解可由计算机程序指令实现流程图和／或方框图中的每一流程和／或方框、以及流程图和／或方框图中的流程和／或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和／或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种信息处理方法，其特征在于，所述方法包括：

主可编程逻辑器件PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，并通过所述一组SGPIO总线与至少两个从PLD进行通信，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量；以及

所述从PLD通过所述一组SGPIO总线与所述主PLD进行通信。

2.如权利要求1所述的方法，其特征在于，所述主PLD通过所述一组SGPIO总线与至少两个从PLD进行通信，包括：

所述主PLD按时钟周期向所述至少两个从PLD发送第一信息；

所述主PLD通过所述一组SGPIO总线与至少两个从PLD进行通信之后，还包括：

所述从PLD将收到的所述第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对所述第一信息中的第一数据进行处理。

3.如权利要求2所述的方法，其特征在于，所述从PLD根据比较结果对所述第一信息中的第一数据进行处理，包括：

所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址相同后，保存所述第一信息中的第一数据；或

所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址不相同后，丢弃所述第一信息中的第一数据。

4.如权利要求3所述的方法，其特征在于，所述从PLD通过所述一组SGPIO总线与所述主PLD进行通信，包括：

所述从PLD在收到的所述第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向所述主PLD发送第二信息，M为正整数。

5.如权利要求1所述的方法，其特征在于，在N为4时，所述N根数据线包括一时钟线、一加载信号线、一数据输入线和一数据输出线；

所述主PLD的主时钟管脚与所述时钟线相连、主加载管脚与所述加载信号线相连、主数据输入管脚与所述数据输入线相连、主数据输出管脚与所述数据输出线相连；

所述从PLD的从时钟管脚与所述时钟线相连、从加载管脚与所述加载信号线相连、从数据输入管脚与所述数据输出线相连、从数据输出管脚与所述数据输入线相连。

6.如权利要求5所述的方法，其特征在于，所述从PLD在通过所述一组SGPIO总线与所述主PLD进行通信之后，还包括：

停止通过所述从数据输出管脚输出电平。

7.如权利要求5所述的方法，其特征在于，所述从数据输出管脚为漏极开路输出，所述数据输入线与用于拉高所述数据输入线电平的上拉电阻相连；

所述从PLD在通过所述一组SGPIO总线与所述主PLD进行通信之后，还包括：通过所述从数据输出管脚输出高电平。

8.一种电子设备，其特征在于，包括：主可编程逻辑器件PLD和至少两个从PLD，所述主PLD通过N个数据管脚与一组串行通用输入/输出SGPIO总线的N根数据线对应相连，其中N为一个所述从PLD与所述SGPIO总线相连的管脚数量；

所述主PLD，用于通过所述一组SGPIO总线与至少两个从PLD进行通信；

所述从PLD，用于通过所述一组SGPIO总线与所述主PLD进行通信。

9.如权利要求8所述的电子设备，其特征在于，所述主PLD具体用于：

按时钟周期向所述至少两个从PLD发送第一信息；

所述从PLD还用于：

将收到的所述第一信息中的目的地址与自身对应的地址进行比较，并根据比较结果对所述第一信息中的第一数据进行处理。

10.如权利要求9所述的电子设备，其特征在于，所述从PLD具体用于：

在收到的所述第一信息中的目的地址与自身对应的地址相同后，保存所述第一信息中的第一数据，或在收到的所述第一信息中的目的地址与自身对应的地址不相同后，丢弃所述第一信息中的第一数据。

11.如权利要求10所述的电子设备，其特征在于，所述从PLD具体用于：

在收到的所述第一信息中的目的地址与自身对应的地址相同后，在之后的第M个数据加载周期向所述主PLD发送第二信息，M为正整数。

12.如权利要求8所述的电子设备，其特征在于，在N为4时，所述N根数据线包括一时钟线、一加载信号线、一数据输入线和一数据输出线；

所述主PLD的主时钟管脚与所述时钟线相连、主加载管脚与所述加载信号线相连、主数据输入管脚与所述数据输入线相连、主数据输出管脚与所述数据输出线相连；

所述从PLD的主时钟管脚与所述时钟线相连、从加载管脚与所述加载信号线相连、从数据输入管脚与所述数据输入线相连、从数据输出管脚与所述数据输出线相连。

13.如权利要求12所述的电子设备，其特征在于，所述从PLD还用于：

在通过所述一组SGPIO总线与所述主PLD进行通信之后，停止通过所述从数据输出管脚输出电平。

14.如权利要求12所述的电子设备，其特征在于，所述电子设备还包括：用于拉高所述数据输入线电平的上拉电阻；

所述从数据输出管脚为漏极开路输出，所述从PLD还用于：在通过所述一组SGPIO总线与所述主PLD进行通信之后，通过所述从数据输出管脚输出高电平。

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