JP2013536628A - フレキシブルチャネル結合を有するスケーラブル相互接続モジュール - Google Patents

フレキシブルチャネル結合を有するスケーラブル相互接続モジュール Download PDF

Info

Publication number
JP2013536628A
JP2013536628A JP2013521812A JP2013521812A JP2013536628A JP 2013536628 A JP2013536628 A JP 2013536628A JP 2013521812 A JP2013521812 A JP 2013521812A JP 2013521812 A JP2013521812 A JP 2013521812A JP 2013536628 A JP2013536628 A JP 2013536628A
Authority
JP
Japan
Prior art keywords
channel
circuit
data
chnl
circuits
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013521812A
Other languages
English (en)
Other versions
JP5859002B2 (ja
Inventor
キース ドゥウェル，
マイケル メンフイ ジェン，
ビンソン チャン，
カルヤン カンキパティ，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of JP2013536628A publication Critical patent/JP2013536628A/ja
Application granted granted Critical
Publication of JP5859002B2 publication Critical patent/JP5859002B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1682—Allocation of channels according to the instantaneous demands of the users, e.g. concentrated multiplexers, statistical multiplexers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/22—Arrangements affording multiple use of the transmission path using time-division multiplexing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13208—Inverse multiplexing, channel bonding, e.g. TSSI aspects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
    • H04Q2213/13322—Integrated circuits

Abstract

本願は、集積回路（ＩＣ）の高速シリアルインターフェースのためのチャネル利用を増加させるための装置および方法を開示する。多数の異なるチャネル結合方式をサポートするようにフレキシブルにプログラムされ得る、回路を提供する、新しい回路アーキテクチャが、開示される。本発明の一側面によると、新しいアーキテクチャは、制御信号チャネル結合の粒度をデータ集約チャネル結合の粒度から分断する。これは、有利には、両タイプのチャネル結合に対する構成の最適化を可能にする。本発明の別の側面では、結合されたユーザチャネルの論理境界は、ＰＣＳモジュールの物理境界から分断される。本分断は、有利には、以前のアーキテクチャのフレキシブル性に欠ける制約を排除する。

Description

本発明は、概して、システム相互接続技術の分野に関する。
種々のタイプのシステムを構成する、デバイス間でデータを交換するための高速シリアルデータ通信の使用において、益々関心が高まりつつある。そのような高速シリアルインターフェース（ＨＳＳＩ）に対して、多くの可能性として考えられるプロトコルが存在する。これらのプロトコルのうちのいくつかは、業界標準プロトコルであり得る。他のプロトコルは、特定のシステムに対して、カスタム設計され得る。
特定のプロトコルは、典型的には、データがどのようにフォーマットされるか、いくつのチャネルが、全体的通信リンクを提供するために併用されるか、どの速度（シリアルデータレートまたはビットレート）で、チャネルが動作されるか、複数のチャネルが、リンクを提供するために採用される場合、どの程度のスキュー（遅延差）が、チャネル間に存在し得るか等に関するものを伴う。
業界標準プロトコルの実施例として、ＰＣＩ Ｅｘｐｒｅｓｓ（Ｒ）（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＸＡＵＩ（Ｘ Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔ Ｉｎｔｅｒｆａｃｅ）、ｓＲＩＯ（ｓｅｒｉａｌ Ｒａｐｉｄ ＩＯ）、および多くのその他が挙げられる。ＰＣＩ Ｅｘｐｒｅｓｓ（Ｒ）は、Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ（Ｓａｎｔａ Ｃｌａｒａ、Ｃａｌｉｆｏｒｎｉａ）によって導入された２地点間シリアルインターフェースであって、例えば、コンピュータシステムのための拡張カードインターフェースとして、使用され得る。ＸＡＵＩは、例えば、チップ間インターフェースとして使用され得る、毎秒１０ギガビットのシリアルインターフェースである。ｓＲＩＯもまた、チップ間インターフェースとして使用され得る、高性能パケット交換インターフェース技術である。
本願は、集積回路の高速シリアルインターフェース（ＩＣ）のためのチャネル利用を増加させる一方、低スキュー性能を維持するための装置および方法を開示する。多数の異なるチャネル結合方式をサポートするようにフレキシブルにプログラムされ得る、回路を提供する、新しい回路アーキテクチャが、開示される。本発明の一側面によると、新しいアーキテクチャは、制御プレーンチャネル結合の粒度をデータ集約チャネル結合の粒度から分断する。これは、有利には、両タイプのチャネル結合のための構成の最適化を可能にする。本発明の別の側面では、結合されたユーザチャネルの論理境界は、物理符号化副層（ＰＣＳ）モジュールの物理境界から分断される。本分断は、有利には、以前のアーキテクチャのフレキシブル性に欠ける制約を排除する。
図１は、本発明のある実施形態による、複数の高速シリアルデータチャネルを提供するように配列される、回路ブロックの高レベル図である。 図２は、本発明のある実施形態による、データ集約のための回路ブロックを含む、ＰＣＳモジュールを示す。 図３は、本発明のある実施形態による、データ集約回路ブロックの選択構成要素を示す。 図４は、本発明のある実施形態による、アレイ内のいくつかのＰＣＳモジュールを示す。 図５Ａおよび５Ｂは、本発明のある実施形態による、２チャネル（ｘ２）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図５Ａおよび５Ｂは、本発明のある実施形態による、２チャネル（ｘ２）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図６Ａ、６Ｂ、６Ｃ、および６Ｄは、本発明のある実施形態による、４チャネル（ｘ４）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図６Ａ、６Ｂ、６Ｃ、および６Ｄは、本発明のある実施形態による、４チャネル（ｘ４）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図６Ａ、６Ｂ、６Ｃ、および６Ｄは、本発明のある実施形態による、４チャネル（ｘ４）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図６Ａ、６Ｂ、６Ｃ、および６Ｄは、本発明のある実施形態による、４チャネル（ｘ４）データ集約結合のための例示的マルチプレクサ構成モードを示す。 図７Ａおよび７Ｂは、本発明のある実施形態による、１２個のシリアルチャネルの例示的アレイを示す。図７Ａでは、４対のチャネルが、ｘ２データ集約結合される一方、図７Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。 図７Ａおよび７Ｂは、本発明のある実施形態による、１２個のシリアルチャネルの例示的アレイを示す。図７Ａでは、４対のチャネルが、ｘ２データ集約結合される一方、図７Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。 図８Ａおよび８Ｂは、本発明のある実施形態による、１５個のシリアルチャネルの例示的アレイを示す。図８Ａでは、５対のチャネルが、ｘ２データ集約結合される一方、図８Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。 図８Ａおよび８Ｂは、本発明のある実施形態による、１５個のシリアルチャネルの例示的アレイを示す。図８Ａでは、５対のチャネルが、ｘ２データ集約結合される一方、図８Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。 図９は、本発明のある実施形態による、１５個のシリアルチャネルの例示的アレイを示し、２対のチャネルが、ｘ２データ集約結合され、２つのクアドラプレットのチャネルが、ｘ４データ集約結合される。 図１０Ａおよび１０Ｂは、本発明のある実施形態による、データチャネルを結合するための例示的クロックおよび制御信号配信回路を示す。 図１０Ａおよび１０Ｂは、本発明のある実施形態による、データチャネルを結合するための例示的クロックおよび制御信号配信回路を示す。 図１１は、シリアルチャネルのアレイに連結される、データ集約のための回路モジュールの代替実施形態を描写する。 図１２Ａは、代替実施形態による、ｘ２データ集約結合のためのマルチプレクサ構成モードを描写する。 図１２Ｂは、代替実施形態による、ｘ４データ集約結合のためのマルチプレクサ構成モードを描写する。 図１３は、本発明の側面を含むことができる、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡略化部分ブロック図である。 図１４は、本発明の技術を具現化することができる、例示的デジタルシステムのブロック図を示す。 図１５は、本発明のある実施形態による、デスキュー状態機械によって行われ得る、例示的デスキュー動作を例証する、略図である。 図１６は、本発明のある実施形態による、データ集約器の受信状態機械によって行われ得る、例示的変換を例証する、略図である。
２つのデバイス間の複数のシリアルチャネルは、帯域幅を増加させ、待ち時間を短縮するために、ともに結合（または、集約またはバンドル）されてもよい。これらの結合されたシリアルチャネルは、単一のより高速帯域幅リンクとして協働する。本発明のある実施形態によると、高チャネル利用を達成可能であるように、複数のチャネルバンドルを形成する際、そのフレキシブル性において有利である、スケーラブル回路モジュールが、開示される。加えて、モジュールのアーキテクチャは、再利用可能であって、効率的リソース使用、電力節約、および低面積オーバーヘッドをもたらす。
図１は、本発明のある実施形態による、複数の高速シリアルデータチャネルを提供するように配列される、回路ブロックの高レベル図である。示されるのは、１５個のデータチャネルに対する物理媒体アタッチメント（ＰＭＡ）回路ブロックと、１５個のデータチャネルに対する対応する物理符号化副層（ＰＣＳ）回路ブロックであって、各データチャネルは、集積回路に受信される、またはそこから伝送される、データのストリームに対応する。データチャネルの数は、本発明の他の実施形態では、１５個とは異なってもよい。
ＰＣＳ回路ブロックは、概して、データ通信プロトコルを実装する、デジタル論理機能を提供する一方、ＰＭＡ回路ブロックは、概して、データ通信のための混合（アナログ／デジタル）信号機能性を提供する。例えば、あるプロトコルの場合、ＰＣＳ回路ブロックは、他の機能の中でもとりわけ、ＰＭＡ回路ブロックに送信されるデータに対して、８ビット（オクテット）から１０ビットのエンコーディングと、ＰＭＡ回路ブロックから受信されたデータに対して、１０ビットから８ビットのデコーディングを行うように構成されてもよい。ＰＭＡ回路ブロックは、他の動作の中でもとりわけ、伝送されるデータのシリアライゼーション（パラレルからシリアルへのコンバージョン）と、受信したデータのデシリアライゼーション（シリアルからパラレルへのコンバージョン）を行うように構成されてもよい。
図１に示される特定の実施形態によると、１５個のＰＭＡ回路ブロック（ＰＭＡチャネル）は、それぞれ、３つのチャネルの５つのモジュール（１１０-１、１１０-２、１１０-３、１１０-４、および１１０-５）（すなわち、５つのＰＭＡ「トリプレット」モジュール）のアレイにグループ化される。各ＰＭＡトリプレットモジュール１１０は、第１のチャネルＣＨ０と、第２のチャネルＣＭＵ／ＣＨ１と、第３のチャネルＣＨ２と、を含んでもよい。第２のチャネルは、送受信機チャネル（ＣＨ１）に、または伝送クロック源として、構成されてもよい。したがって、ＰＭＡトリプレットモジュール１１０は、３つの送受信機チャネル、または２つの送受信機チャネル、および伝送クロック源に構成可能であってもよい。
対応して、本特定の実施形態では、１５個のＰＣＳ回路ブロック（ＰＣＳチャネル）が存在する。示されるように、各ＰＣＳチャネルは、ｃｈｎｌ（ｎ）として表されてもよく、ｎは、チャネル番号である。
ＰＣＳチャネル結合のための本開示される回路および方法の一有利な側面は、「データ集約」結合のための回路が、「制御プレーン」結合のための回路から分断および分離されることである。用語は、本明細書において使用されるように、制御プレーン結合とは、接続の他の初期条件を伴う、セットアップである。制御プレーン結合とは、制御信号のみに基づいたセットアップであって、データトラフィクのコンテンツから独立する。対照的に、データ集約結合は、接続の初期化相に制限されない。むしろ、データ集約結合は、チャネル内のデータトラフィックのコンテンツに応じて、接続の間、種々の時間において、ステータスを変更してもよい。
データ集約結合のためのフレキシブル回路アーキテクチャは、図２から９、１１、および１２に関連して後述される。制御プレーン結合のためのフレキシブル回路アーキテクチャは、図１０Ａおよび１０Ｂに関連して後述される。
次に、データ集約結合のためのフレキシブル回路アーキテクチャについて、説明される。図２は、本発明のある実施形態による、データ集約のための回路ブロックを含む、ＰＣＳモジュール２０５を示す。そのようなデータ集約結合は、あるＨＳＳＩプロトコル下において要求される。
示されるように、本実施形態におけるＰＣＳモジュール２０５は、３つのＰＣＳチャネル（トリプレットのＰＣＳチャネル）と関連付けられ、３つの付加的回路ブロックを含む。３つの付加的回路ブロックは、チャネルマルチプレクサ（ＭＵＸ）２１０、データ集約回路および論理（ＡＧＧ）２２０、ならびにチャネルデマルチプレクサ（ＤＥＭＵＸ）２３０である。
図２では、チャネルＭＵＸ２１０は、複数のデータチャネルのためのＰＣＳ回路をデータ集約回路および論理２２０のチャネル入力に通信可能に接続し、チャネルＤＥＭＵＸ２３０は、データ集約回路および論理２２０のチャネル出力を複数のデータチャネルのためのＰＣＳ回路に戻るよう接続する。本特定の実施形態では、６つの近傍データチャネル、ｃｈｎｌ（ｎ-３）からｃｈｎｌ（ｎ＋２）が、データ集約回路および論理２２０と通信可能に相互接続される。他の数のデータチャネルが、他の実施形態では、データ集約回路および論理２２０と相互接続されてもよい。
図３は、本発明のある実施形態による、データ集約回路ブロック２２０の選択構成要素を示す、略図である。示されるように、構成要素は、他の構成要素の中でもとりわけ、デスキュー状態機械３０１と、レート整合回路３０２と、受信（ＲＸ）状態機械３０４と、伝送（ＴＸ）状態機械３０６と、を含んでもよい。本実施例では、関連付けられたＭＵＸ２１０からの４つのチャネル入力と、関連付けられたＤＥＭＵＸ２３０への４つのチャネル出力と、が存在する。
ある高速シリアルインターフェースプロトコル下では、複数のデータチャネル（例えば、一対のチャネル、クアドラプレットのチャネル、または他のチャネルのグループ）が、単一のより高速接続を提供する目的のために、ともにバンドルされる時、それらのチャネルのための種々のクロックおよび／または制御信号は、同期および／または別様に調整されるよう要求され得る。
データ集約回路ブロック２２０によって行われる集約は、ＸＡＵＩ（４つのレーン構成）、ＳＲＩＯ（Ｘ２またはＸ４）、およびあるプロプライエタリプロトコル等のマルチレーン構成のための各チャネルのデータに基づいて、個々のＰＣＳチャネルにおけるデータの変換またはデータの制御を伴ってもよい。マルチレーン構成のために、データ集約回路ブロック２２０によって行われ得る、集約機能のうちのいくつかとして、以下が挙げられる。
デスキュー制御
・プロトコル特有（ＸＡＵＩ、ＳＲＩＯ）
・プロプライエタリ
レート整合制御
・プロトコル特有（ＸＡＵＩ、ＳＲＩＯ）
・プロプライエタリ
伝送および受信状態機械
・プロトコル特有（ＸＡＵＩ）
デスキュー状態機械３０１によって行われ得る、例証的デスキュー動作は、図１５に関連して後述される。データ集約器の受信状態機械３０４によって行われ得る、例証的変換は、図１６に関連して後述される。
図４は、本発明のある実施形態による、いくつかのＰＣＳモジュール２０５を示す。本特定の実施例では、５つのデータ集約回路ブロック２２０が、１５個のシリアルデータチャネル、ｃｈｎｌ（１）からｃｈｎｌ（１５）のアレイに連結される。示されるように、連結は、５つのチャネルＭＵＸ回路ブロック２１０および５つのチャネルＤＥＭＵＸ回路ブロック２３０によって提供される。種々の回路ブロック間の相互接続は、図２に示されるように提示されるが、これらの相互接続は、例証および理解を容易にするために、図４には示されないことに留意されたい。
また、アレイの端部におけるＰＣＳモジュール２０５は、存在しないチャネルへの相互接続を有さないであろうことに留意されたい。例えば、ｃｈｎｌ（１）からｃｈｎｌ（３）と関連付けられたＰＣＳモジュール２０５は、ｃｈｎｌ（１）より下の数のチャネルと相互接続を有さず、ｃｈｎｌ（１３）からｃｈｎｌ（１５）と関連付けられたＰＣＳモジュール２０５は、ｃｈｎｌ（１５）より上の数のチャネルと相互接続を有さないであろう。アレイの端部におけるこれらのＰＣＳモジュール２０５は、「欠落」チャネルを使用する構成にプログラム可能ではないであろう。
図５Ａおよび５Ｂは、本発明のある実施形態による、２チャネル（ｘ２）データ集約結合のための例示的マルチプレクサ構成モードを示す。図５Ａおよび５Ｂは、ｘ２結合のための２つの例示的モードを示すが、種々の他のｘ２結合モードが、本明細書に開示されるフレキシブル回路アーキテクチャを使用して、構成またはプログラムされてもよい。
図５Ａに示されるマルチプレクサ構成モード５１０は、２つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、ＰＣＳモジュール２０５のＭＵＸ２１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック２２０のチャネル入力のうちの２つにパスされるように、チャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）を選択するように構成される。対応して、同一ＰＣＳモジュール２０５のＤＥＭＵＸ２３０は、データ集約回路ブロック２２０のチャネル出力のうちの２つが、選択されたチャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）に戻るより太い矢印とによって示される。（より細い矢印は、ＭＵＸ２１０およびＤＥＭＵＸ２３０によって選択されない、チャネルへの接続を表す。）加えて、ｃｈｎｌ（ｎ＋１）に隣接する「０」およびｃｈｎｌ（ｎ）に隣接する「１」は、それらのチャネルが、ｘ２結合されることを示す。
図５Ｂに示されるマルチプレクサ構成モード５２０は、２つの非隣接データチャネルのデータ集約結合のために使用されてもよい。この場合、ＰＣＳモジュール２０５のＭＵＸ２１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック２２０のチャネル入力のうちの２つにパスされるように、チャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ-１）を選択するように構成される。対応して、同一ＰＣＳモジュール２０５のＤＥＭＵＸ２３０は、データ集約回路ブロック２２０のチャネル出力のうちの２つが、選択されたチャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ-１）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ-１）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ-１）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ＋１）に隣接する「０」およびｃｈｎｌ（ｎ-１）に隣接する「１」は、それらのチャネルが、ｘ２結合されることを示す。ｃｈｎｌ（ｎ）に隣接する「Ｏｐｅｎ」は、本チャネルに対応する回路が、他の目的のために構成されるように開放されていることを示す。例えば、対応するＰＭＡチャネル（ＣＭＵ／ＣＨ）は、伝送クロック源として使用するために構成されてもよい。
図６Ａ、６Ｂ、６Ｃおよび６Ｄは、本発明のある実施形態による、４チャネル（ｘ４）データ集約結合のための例示的マルチプレクサ構成モードを示す。図６Ａから６Ｄは、ｘ４結合のための４つの例示的モードを示すが、種々の他のｘ４結合モードが、本明細書に開示されるフレキシブル回路アーキテクチャを使用して、構成またはプログラムされてもよい。
図６Ａに示されるマルチプレクサ構成モード６１０は、４つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、ＭＵＸ２１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック２２０の４つのチャネル入力にパスされるように、チャネルｃｈｎｌ（ｎ）、ｃｈｎｌ（ｎ-１）、ｃｈｎｌ（ｎ-２）、およびｃｈｎｌ（ｎ-３）を選択するように構成される。対応して、ＤＥＭＵＸ２３０は、データ集約回路ブロック２２０の４つのチャネル出力が、選択されたチャネルｃｈｎｌ（ｎ）からｃｈｎｌ（ｎ-３）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ）からｃｈｎｌ（ｎ-３）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ）からｃｈｎｌ（ｎ-３）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ）に隣接する「０」、ｃｈｎｌ（ｎ-１）に隣接する「１」、ｃｈｎｌ（ｎ-２）に隣接する「２」、およびｃｈｎｌ（ｎ-３）に隣接する「３」は、それらの４つのチャネルが、ｘ４結合されることを示す。
図６Ｂに示されるマルチプレクサ構成モード６２０もまた、４つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、ＭＵＸ２１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック２２０の４つのチャネル入力にパスされるように、チャネルｃｈｎｌ（＋２）、ｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ）、およびｃｈｎｌ（ｎ-１）を選択するように構成される。対応して、ＤＥＭＵＸ２３０は、データ集約回路ブロック２２０の４つのチャネル出力が、選択されたチャネルｃｈｎｌ（ｎ＋２）からｃｈｎｌ（ｎ-１）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋２）からｃｈｎｌ（ｎ-１）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ＋２）からｃｈｎｌ（ｎ-１）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ＋２）に隣接する「０」、ｃｈｎｌ（ｎ＋１）に隣接する「１」、ｃｈｎｌ（ｎ）に隣接する「２」、およびｃｈｎｌ（ｎ-１）に隣接する「３」は、それらの４つのチャネルが、ｘ４結合されることを示す。
図６Ｃに示されるマルチプレクサ構成モード６３０もまた、４つの隣接するデータチャネルのデータ集約結合のために使用されてもよい。この場合、ＭＵＸ２１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック２２０の４つのチャネル入力にパスされるように、チャネルｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）を選択するように構成される。対応して、ＤＥＭＵＸ２３０は、データ集約回路ブロック２２０の４つのチャネル出力が、選択されたチャネルｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ＋１）に隣接する「０」、ｃｈｎｌ（ｎ）に隣接する「１」、ｃｈｎｌ（ｎ-１）に隣接する「２」、およびｃｈｎｌ（ｎ-２）に隣接する「３」は、それらの４つのチャネルが、ｘ４結合されることを示す。
最後に、図６Ｄに示されるマルチプレクサ構成モード６４０は、４つのデータチャネルのデータ集約結合のための使用されてもよく、１つのデータチャネルは、スキップされる。この場合、ＭＵＸ２１０は、それらの選択されたチャネルからのデータ信号が、データ集約回路ブロック２２０の４つのチャネル入力にパスされるように、チャネルｃｈｎｌ（ｎ＋２）、ｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）を選択し、ｃｈｎｌ（ｎ）をスキップするように構成される。対応して、ＤＥＭＵＸ２３０は、データ集約回路ブロック２２０の４つのチャネル出力が、選択されたチャネルｃｈｎｌ（ｎ＋２）、ｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋２）、ｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）からＭＵＸ２１０へのより太い矢印と、ＤＥＭＵＸ２３０からｃｈｎｌ（ｎ＋２）、ｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ＋２）に隣接する「０」、ｃｈｎｌ（ｎ＋１）に隣接する「１」、ｃｈｎｌ（ｎ-１）に隣接する「２」、およびｃｈｎｌ（ｎ-２）に隣接する「３」は、それらの４つのチャネルが、ｘ４結合されることを示す。また、ｃｈｎｌ（ｎ）は、例えば、単一の（結合されていない）チャネルとしても使用され得る、開放チャネルであることに留意されたい。
当業者によって理解されるように、他の数のチャネル（２つまたは４つだけではなく）が、本明細書に開示される本発明の回路アーキテクチャを使用して、データ集約結合されてもよい。図５Ａから６ＤにおけるＭＵＸ２１０およびＤＥＭＵＸ２３０回路は、６つのデータチャネルと関連して示されるが、他の実施形態では、任意の数のデータチャネルと相互接続されてもよい。また、ＡＧＧ２２０回路ブロックは、４つのチャネル入力および出力とともに示される。しかしながら、別の数のチャネル入力および出力を有してもよい。例えば、ｘ８結合が、サポートされるべき場合、ＡＧＧ２２０は、少なくとも８つのチャネル入力および出力を有するはずである。
図７Ａおよび７Ｂは、本発明のある実施形態による、１２個のシリアルチャネルの例示的アレイを示す。図７Ａでは、４対のチャネルが、ｘ２データ集約結合される一方、図７Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。
より具体的には、図７Ａに示されるように、ｃｈｎｌ（２）およびｃｈｎｌ（３）は、ｘ２データ集約結合される。これは、例えば、図５Ａに関連して前述のように、構成モード５１０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、達成されてもよい。同様に、ｘ２データ集約結合された接続は、チャネル対ｃｈｎｌ（５）およびｃｈｎｌ（６）、ｃｈｎｌ（８）およびｃｈｎｌ（９）、ならびにｃｈｎｌ（１１）およびｃｈｎｌ（１２）を使用して、構成されてもよい。この場合、１２個のデータチャネルのうちの８つは、４つのｘ２データ集約結合された接続を形成するために使用される。残りの４つのチャネル、ｃｈｎｌ（１）、ｃｈｎｌ（４）、ｃｈｎｌ（７）、およびｃｈｎｌ（１０）は、個々の（Ｉｎｄｖ）非結合送受信機チャネルとして使用されてもよい。
図７Ｂに示されるように、ｃｈｎｌ（９）からｃｈｎｌ（１２）は、ｘ４データ集約結合される。これは、図６Ｃに関連して前述のように、構成モード６３０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、ｃｈｎｌ（５）からｃｈｎｌ（８）は、図６Ａに関連して前述のように、構成モード６１０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ４データ集約結合される。最後に、ｃｈｎｌ（１）からｃｈｎｌ（４）は、図６Ｂに関連して前述のように、構成モード６２０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ４データ集約結合される。この場合、３つのｘ４データ集約結合された接続は、１２個のデータチャネルのうちの１２個を使用して形成され、１００％のチャネル利用レートを提供する。
図８Ａおよび８Ｂは、本発明のある実施形態による、１５個のシリアルチャネルの例示的アレイを示す。図８Ａでは、５対のチャネルが、ｘ２データ集約結合される一方、図８Ｂでは、３つのクアドラプレットのチャネルが、ｘ４データ集約結合される。
より具体的には、図８Ａに示されるように、ｃｈｎｌ（１）およびｃｈｎｌ（３）は、ｘ２データ集約結合される。これは、図５Ｂに関連して前述のように、構成モード５２０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、達成されてもよい。同様に、ｘ２データ集約結合された接続は、チャネル対ｃｈｎｌ（４）およびｃｈｎｌ（６）、ｃｈｎｌ（７）およびｃｈｎｌ（９）、ならびにｃｈｎｌ（１０）およびｃｈｎｌ（１２）を使用して、構成されてもよい。この場合、１５個のデータチャネルのうちの１０個は、５つのｘ２データ集約結合された接続を形成するために使用される。この場合、各ＰＭＡトリプレットにおける中間チャネル（すなわち、ＣＭＵ／ＣＨ１）のＰＭＡ回路は、送受信機チャネルまたはクロック源のいずれかとして構成されてもよいため、図８Ａに示される構成は、５つの中間チャネルを５つのクロック源（「ｃｌｋ」）として利用可能にする。
図８Ｂに示されるように、ｃｈｎｌ（１２）からｃｈｎｌ（１５）は、ｘ４データ集約結合される。これは、図６Ｃに関連して前述のように、構成モード６３０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、ｃｈｎｌ（６）、ｃｈｎｌ（７）、ｃｈｎｌ（９）、およびｃｈｎｌ（１０）は、図６Ｄに関連して前述のように、構成モード６４０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ４データ集約結合される。最後に、ｃｈｎｌ（１）からｃｈｎｌ（４）は、図６Ｂに関連して前述のように、構成モード６２０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ４データ集約結合される。この場合、１５個のデータチャネルのうちの１２個は、３つのｘ４データ集約結合された接続を形成するために使用されるが、残りの３つのチャネル、ｃｈｎｌ（５）、ｃｈｎｌ（８）、およびｃｈｎｌ（１１）はそれぞれ、ＰＭＡトリプレットの中間チャネル（ＣＭＵ／ＣＨ１）に対応する。したがって、図８Ｂに示される構成は、これらの３つの残りのチャネルを３つのクロック源（ＰＭＡチャネルおよびクロック源下の「ｃｌｋ」によって示される）として利用可能にする。
図９は、本発明のある実施形態による、１５個のシリアルチャネルの例示的アレイを示し、２対のチャネルは、ｘ２データ集約結合され、２つのクアドラプレットのチャネルは、ｘ４データ集約結合される。図９に示される結合は、フレキシブル回路アーキテクチャが、どのように混合整合様式において、種々の結合方式を構成するために使用され得るかの実施例である。
図９に示されるように、ｃｈｎｌ（１２）からｃｈｎｌ（１５）は、ｘ４データ集約結合される。これは、図６Ｃに関連して前述のように、構成モード６３０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、達成されてもよい。加えて、ｃｈｎｌ（７）およびｃｈｎｌ（９）は、図５Ｂに関連して前述のように、構成モード５２０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ２データ集約結合される。Ｃｈｎｌ（５）およびｃｈｎｌ（６）は、図５Ａに関連して前述のように、構成モード５１０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ２データ集約結合される。最後に、ｃｈｎｌ（１）からｃｈｎｌ（４）は、図６Ｂに関連して前述のように、構成モード６２０において、ＭＵＸ／ＤＥＭＵＸ回路をそれらのチャネルと相互接続させることによって、ｘ４データ集約結合される。この場合、１５個のデータチャネルのうちの８つが、２つのｘ４データ集約結合された接続を形成するために使用され、４つのチャネルが、２つのｘ２データ集約結合された接続を形成するために使用される。加えて、１つのチャネル、ｃｈｎｌ（１０）は、単一チャネル接続（「ｉｎｄｖ」）を形成するために使用されてもよい。２つの残りのチャネル、ｃｈｎｌ（８）およびｃｈｎｌ（１１）はそれぞれ、ＰＭＡトリプレットの中間チャネル（ＣＭＵ／ＣＨ１）に対応し、２つのクロック源（「ｃｌｋ」）として、利用されてもよい。
次に、制御プレーン結合のためのフレキシブル回路アーキテクチャについて、説明される。制御プレーン結合はまた、Ｋｅｉｔｈ Ｄｕｗｅｌ ｅｔ ａｌによって２００９年４月２２日出願の米国特許出願第１２／４２７，９６０号「Ｓｃａｌａｂｌｅ Ｃｈａｎｎｅｌ Ｂｕｎｄｌｉｎｇ ｗｉｔｈ Ａｄａｐｔａｂｌｅ Ｃｈａｎｎｅｌ Ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ」にも説明されている。
クロックおよび制御信号配信回路の実施例は、図１０Ａおよび１０Ｂに描写される。図１０Ａは、ｃｈｎｌ（ｍ）およびｃｈｎｌ（ｍ＋１）と表されるＰＣＳチャネルのためのクロック配信回路の実施例を示す。図１０Ｂは、ｃｈｎｌ（ｍ）およびｃｈｎｌ（ｍ＋１）と表されるＰＣＳチャネルのための制御配信回路実施例を示す。
図１０Ａに示されるように、双方向セグメント化可能クロック配信回路１０２０は、各ＰＣＳチャネルのための回路１０１０に連結されてもよい。各ＰＣＳチャネルのための回路は、クロック生成器１０１２と、プログラマブルチャネルクロック選択器１０１４と、を含んでもよい。各チャネルに対して、クロック生成器１０１２は、Ｃｌｏｃｋ＿Ｌと表されるローカルクロック信号を生成してもよい。
ローカルクロック信号は、クロック信号「ダウンストリーム」をアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第１の連鎖回路に提供される。第１の連鎖回路は、例えば、レジスタ１０２１と、プログラマブルダウンストリームクロック選択器１０２３と、を含んでもよい。ｃｈｎｌ（ｍ）のためのダウンストリームクロック選択器１０２３は、次のより下の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ-１）］によって提供される、ダウンストリームマスタクロック信号（Ｃｌｏｃｋ＿Ｍ＿ｄｏｗｎ）、またはｃｈｎｌ（ｍ）によって生成される、ローカルクロック信号（Ｃｌｏｃｋ＿Ｌ）のいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、ダウンストリームマスタクロック信号として、次のより上の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ＋１）］に提供される。
同様に、ローカルクロック信号は、クロック信号「アップストリーム」をアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第２の連鎖回路に提供される。第２の連鎖回路は、例えば、レジスタ１０２５と、プログラマブルアップストリームクロック選択器１０２７と、を含んでもよい。ｃｈｎｌ（ｍ）のためのアップストリームクロック選択器１０２７は、次のより上の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ＋１）］によって提供される、アップストリームマスタクロック信号（Ｃｌｏｃｋ＿Ｍ＿ｕｐ）、またはｃｈｎｌ（ｍ）によって生成される、ローカルクロック信号（Ｃｌｏｃｋ＿Ｌ）のいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、アップストリームマスタクロック信号として、次のより下の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ-１）］に提供される。
チャネルクロック選択器１０１４は、そのチャネル（Ｃｌｏｃｋ＿Ｌ）によって生成される、ローカルクロック信号、またはダウンストリームマスタクロック信号（Ｃｌｏｃｋ＿Ｍ＿ｄｏｗｎ）、またはアップストリームマスタクロック信号（Ｃｌｏｃｋ＿Ｍ＿ｕｐ）のいずれかを選択するようにプログラムされてもよい。選択されたクロック信号は、他のデータチャネル回路１０１６によって使用するために提供される。
図１０Ｂに示されるように、双方向セグメント化可能制御信号配信回路１０４０は、各ＰＣＳチャネルのための回路１０３０に連結されてもよい。各ＰＣＳチャネルのための回路は、制御信号生成器１０３２と、プログラマブルチャネル制御信号選択器１０１４と、を含んでもよい。各チャネルに対して、制御信号生成器１０１２は、Ｃｏｎｔｒｏｌ＿Ｌと表される、ローカルクロック信号を生成してもよい。
ローカル制御信号は、制御信号「ダウンストリーム」をアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第１の連鎖回路に提供される。第１の連鎖回路は、例えば、レジスタ１０４１と、プログラマブルダウンストリーム制御信号選択器１０４３と、を含んでもよい。ｃｈｎｌ（ｍ）のためのダウンストリーム制御信号選択器１０４３は、次のより下の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ-１）］によって提供される、ダウンストリームマスタ制御信号（Ｃｏｎｔｒｏｌ＿Ｍ＿ｄｏｗｎ）、またはｃｈｎｌ（ｍ）によって生成される、ローカル制御信号（Ｃｏｎｔｒｏｌ＿Ｌ）のいずれかを選択するようにプログラムされてもよい。選択された制御信号は、ダウンストリームマスタ制御信号として、次のより上の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ＋１）］に提供される。
同様に、ローカル制御信号は、制御信号「アップストリーム」をアレイ内のより上の番号が付与されたチャネルに配信するようにプログラムされ得る、第２の連鎖回路に提供される。第２の連鎖回路は、例えば、レジスタ１０４５と、プログラマブルアップストリームクロック選択器１０４７と、を含んでもよい。ｃｈｎｌ（ｍ）のためのアップストリーム制御信号選択器１０４７は、次のより上の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ＋１）］によって提供される、アップストリームマスタ制御信号（Ｃｏｎｔｒｏｌ＿Ｍ＿ｕｐ）、またはｃｈｎｌ（ｍ）によって生成される、ローカル制御信号（Ｃｏｎｔｒｏｌ＿Ｌ）のいずれかを選択するようにプログラムされてもよい。選択された制御信号は、アップストリームマスタ制御信号として、次のより下の番号が付与されたチャネル［すなわち、ｃｈｎｌ（ｍ-１）］に提供される。
チャネル制御信号選択器１０３４は、チャネル（Ｃｏｎｔｒｏｌ＿Ｌ）によって生成される、ローカル制御信号、またはダウンストリームマスタ制御信号（Ｃｏｎｔｒｏｌ＿Ｍ＿ｄｏｗｎ）、またはアップストリームマスタ制御信号（Ｃｏｎｔｒｏｌ＿Ｍ＿ｕｐ）のいずれかを選択するようにプログラムされてもよい。選択された制御信号は、制御回路によって、データチャネル回路１０３６のために使用するために提供される。
一般的制御信号の配信は、例証の目的のために、図１０Ｂに関連して前述されるが、種々の必要制御信号が、そのような回路を使用して、プログラム可能に配信されてもよいことを理解されたい。そのような制御信号は、例えば、読取イネーブル信号および書込イネーブル信号を含んでもよい。そのような読取および書込イネーブル信号は、例えば、書込および読取ＦＩＦＯバッファ１０３８と併用されてもよい。その場合、例えば、書込イネーブル信号が、高である時、書込ＦＩＦＯのための書込制御回路は、書込ＦＩＦＯバッファ内の特定の場所に対応する値を有する、書込ポインタ信号を生成してもよい。同様に、読取イネーブル信号が、高である時、読取ＦＩＦＯのための読取制御回路は、読取ＦＩＦＯバッファ内の特定の場所に対応する値を有する、読取ポインタ信号を生成してもよい。
あるシリアル通信プロトコルは、制御信号ＰＣＳチャネル結合を要求するが、ＰＣＳデータ集約結合を要求しないことに留意されたい。そのようなプロトコルは、本明細書に開示されるデータ集約回路による処理を要求しない。
他のシリアル通信プロトコルは、制御信号ＰＣＳチャネル結合およびＰＣＳデータ集約結合の両方を要求する。これらのプロトコルは、例えば、ＸＡＵＩを含む。そのようなプロトコルは、データ集約回路による処理を利用する。
図１１は、シリアルチャネルのアレイに連結される、データ集約のための回路モジュールの代替実施形態を描写する。本実施形態では、ＰＭＡ回路は、２チャネルモジュール内に配列され、各モジュールは、一対のチャネル、ＣＨＯおよびＣＨ１を含む。対応して、ＰＣＳ回路もまた、２チャネルＰＣＳモジュール１１０５内に配列される。各２チャネルＰＣＳモジュール１１０５は、３つの付加的回路ブロックを含む。３つの付加的回路ブロックは、チャネルマルチプレクサ（ＭＵＸ）１１１０、データ集約回路および論理（ＡＧＧ）１１２０、およびチャネルデマルチプレクサ（ＤＥＭＵＸ）１１３０である。これらの付加的ブロックは、図２の３つの付加的ブロック（２１０、２２０、および２３０）に類似する。しかしながら、図１２Ａおよび１２Ｂに示されるように、ＭＵＸ／ＤＥＭＵＸ回路ブロックはそれぞれ、４つのＰＣＳチャネルと相互接続される。
図１２Ａは、代替実施形態による、ｘ２データ集約結合のためのマルチプレクサ構成モード１２００を描写する。図１２Ａに示されるマルチプレクサ構成モード１２００は、一対のデータチャネルのデータ集約結合（すなわち、ｘ２データ集約結合）のために使用されてもよい。この場合、ＰＣＳモジュール１１０５のＭＵＸ１１１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック１１２０のチャネル入力のうちの２つにパスされるように、チャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）を選択するように構成される。対応して、同一ＰＣＳモジュール１１０５のＤＥＭＵＸ１１３０は、データ集約回路ブロック１１２０のチャネル出力のうちの２つが、選択されたチャネルｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）からＭＵＸ１１１０へのより太い矢印と、ＤＥＭＵＸ１１３０からｃｈｎｌ（ｎ＋１）およびｃｈｎｌ（ｎ）に戻るより太い矢印とによって示される。（より細い矢印は、ＭＵＸ１１１０およびＤＥＭＵＸ１１３０によって選択されない、チャネルへの接続を表す。）加えて、ｃｈｎｌ（ｎ＋１）に隣接する「０」およびｃｈｎｌ（ｎ）に隣接する「１」は、それらのチャネルが、ｘ２結合されることを示す。
図１２Ｂは、代替実施形態による、ｘ４データ集約結合のためのマルチプレクサ構成モード１２０２を描写する。図１２Ｂに示されるマルチプレクサ構成モード１２０２はまた、４つのデータチャネルのデータ集約結合のために使用されてもよい。この場合、ＭＵＸ１１１０は、それらのチャネルからのデータ信号が、データ集約回路ブロック１１２０の４つのチャネル入力にパスされるように、チャネルｃｈｎｌ（ｎ＋１）、ｃｈｎｌ（ｎ）、ｃｈｎｌ（ｎ-１）、およびｃｈｎｌ（ｎ-２）を選択するように構成される。対応して、ＤＥＭＵＸ１１３０は、データ集約回路ブロック１１２０の４つのチャネル出力が、選択されたチャネルｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）に戻るようパスされるように構成される。本構成は、ｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）からＭＵＸ１１１０へのより太い矢印と、ＤＥＭＵＸ１１３０からｃｈｎｌ（ｎ＋１）からｃｈｎｌ（ｎ-２）に戻るより太い矢印とによって示される。加えて、ｃｈｎｌ（ｎ＋１）に隣接する「０」、ｃｈｎｌ（ｎ）に隣接する「１」、ｃｈｎｌ（ｎ-１）に隣接する「２」、およびｃｈｎｌ（ｎ-２）に隣接する「３」は、それらの４つのチャネルが、ｘ４結合されることを示す。
図１３は、本発明の側面を含むことができる、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）１３００の簡略化部分ブロック図である。本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、コンプレックスプログラマブル論理デバイス（ＣＰＬＤ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）等の多数のタイプの集積回路で使用することができることを理解されたい。
ＦＰＧＡ１３００は、種々の長さおよび速度の列ならびに行の相互接続導体のネットワークによって相互接続される、プログラマブル論理アレイブロック（またはＬＡＢ）１３０２の２次元アレイを含む。ＬＡＢ１３０２は、複数の（例えば、１０個の）論理素子（またはＬＥ）を含む。
ＬＥは、ユーザ定義論理機能の効率的な実装を提供する、プログラマブル論理ブロックである。ＦＰＧＡは、種々の組み合わせ機能および逐次機能を実装するように構成することができる、多数の論理素子を有する。論理素子は、プログラマブル相互接続構造へのアクセスを有する。プログラマブル相互接続構造は、ほぼいかなる所望の構成にも論理素子を相互接続するようにプログラムすることができる。
ＦＰＧＡ１３００はまた、アレイ全体にわたって提供される、種々のサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む、配信メモリ構造を有する。ＲＡＭブロックは、例えば、ブロック１３０４、ブロック１３０６、およびブロック１３０８を含む。これらのメモリブロックはまた、シフトレジスタと、先入れ先出し（ＦＩＦＯ）バッファと、を含むことができる。
ＦＰＧＡ１３００はさらに、例えば、加算機構および減算機構と共に、乗算器を実装することができる、デジタル信号処理（ＤＳＰ）ブロック１３１０を含む。本実施例では、チップの周辺の周囲に位置する入力／出力素子（ＩＯＥ）１３１２は、多数のシングルエンドおよび差動入力／出力規格をサポートする。各ＩＯＥ１３１２は、ＦＰＧＡ１３００の外部端子（すなわち、ピン）に連結される。前述のＰＣＳチャネルアレイは、例えば、示されるように配列されてもよい。ＦＰＧＡ１３００は、例証目的のためだけに本明細書に説明され、本発明は、多くの異なるタイプのＰＬＤ、ＦＰＧＡ、およびＡＳＩＣに実装できることを理解されたい。
本発明はまた、いくつかの構成要素のうちの１つとしてＦＰＧＡを有するシステムに実装することもできる。図１４は、本発明の技術を具現化することができる、例示的デジタルシステム１４００のブロック図を示す。システム１４００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用デジタルスイッチングネットワーク、または他の処理システムであってもよい。さらに、そのようなシステムは、電気通信システム、自動車システム、制御システム、家庭用電化製品、個人用コンピュータ、インターネット通信およびネットワーキング等の多種多様な用途向けに設計することができる。さらに、システム１４００は、単一の基板上、複数の基板上、または複数の筐体内に提供されてもよい。
システム１４００は、１つ以上のバスによってともに相互接続される、処理ユニット１４０２と、メモリユニット１４０４と、入力／出力（Ｉ／Ｏ）ユニット１４０６と、を含む。本例示的実施形態によると、ＦＰＧＡ１４０８は、処理ユニット１４０２内に組み込まれる。ＦＰＧＡ１４０８は、図１４のシステム内で、多くの異なる目的を果たすことができる。ＦＰＧＡ１４０８は、例えば、その内部動作および外部動作をサポートする、処理ユニット１４０２の論理構築ブロックであってもよい。ＦＰＧＡ１４０８は、システム動作におけるその特定の役割を実行するのに必要な論理機能を実装するようにプログラムされる。ＦＰＧＡ１４０８は、特に、接続１４１０を通してメモリ１４０４に連結することができ、接続１４１２を通してＩ／Ｏユニット１４０６に連結することができる。
処理ユニット１４０２は、処理または記憶に適切なシステム構成要素にデータを指向する、メモリ１４０４内に記憶されるプログラムを実行する、Ｉ／Ｏユニット１４０６を介してデータを受信および伝送する、または他の同様の機能を行ってもよい。処理ユニット１４０２は、中央演算処理ユニット（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用するためにプログラムされたフィールドプログラマブルゲートアレイ、ネットワークコントローラ、または任意のタイプのプロセッサもしくはコントローラであってもよい。さらに、多くの実施形態では、多くの場合、ＣＰＵは必要ない。
例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ１４０８が、システムの論理演算を制御してもよい。別の実施例として、ＦＰＧＡ１４０８は、特定の計算タスクに対処するために、必要に応じて、再プログラムされ得る、再構成可能プロセッサとして作用する。代替として、ＦＰＧＡ１４０８は、それ自体が組み込みマイクロプロセッサを含んでもよい。メモリユニット１４０４は、ランダムアクセスメモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、あるいは任意の他の記憶手段、もしくはこれらの記憶手段の任意の組み合わせであってもよい。
図１５は、本発明のある実施形態による、デスキュー状態機械（デスキュー集約器論理）３０１によって行われ得る、例示的デスキュー動作を例証する、略図である。図は、４つのチャネル（ＣＨ０、ＣＨ１、ＣＨ２、およびＣＨ３）のための先入れ先出しメモリバッファ（ＦＩＦＯ）１５０４への入力データストリーム１５０２と、同一の４つのチャネルのための出力ストリーム１５０６と、を示す。
デスキュー集約器論理３０１は、各個々のチャネルに対して、例えば、｜Ａ｜と表されるアライメント文字に基づいて、チャネル間のデータアライメントを行う。デスキュー状態機械３０１は、ＦＩＦＯメモリバッファ１５０４内へのデータのバッファおよびバッファされたデータのＦＩＦＯメモリバッファ１５０４からの読み出しを制御する。バッファされたデータの読み出しは、各個々のチャネルによって見出される｜Ａ｜の表示に基づいて、制御される。チャネルのための回路が、アライメント文字｜Ａ｜を見出すと、そのチャネルのためのＦＩＦＯメモリバッファ１５０４は、｜Ａ｜およびそれに続くバイトのバッファを開始し、表示が、デスキュー状態機械３０１に送信される。デスキュー状態機械３０１は、各チャネルからのアライメント文字｜Ａ｜の表示を待機し、次いで、全チャネル内のＦＩＦＯメモリバッファ１５０４の読み出しを有効にする。その結果、４つのチャネルのための出力データストリーム１５０６が、アライメントされる。初期チャネルアライメントが達成されると、集約器論理（プロトコル特有またはプロプライエタリ状態機械のための）はまた、初期アライメント後のデータがアライメントされた状態に留まるかどうか検出し続ける。データが、アライメントから外れる場合、デスキュー状態機械３０１は、アライメントプロセスを再び開始するように配列されてもよい。
図１６は、本発明のある実施形態による、データ集約器２２０の受信状態機械３０４によって行われ得る、例示的変換を例証する、略図である。図は、４つのチャネル（ＣＨ０、ＣＨ１、ＣＨ２、およびＣＨ３）のための入力データストリーム１６０２および出力データストリーム１６０４の実施例を示す。
この場合、４つのチャネルのための着信データストリーム１６０２は、コンバージョン（変換）が行われるべきかどうか判定するように、データ集約器２２０による集約において監視される。変換は、データが、プロトコルスタック内の上層まで送信されるのに先立って、行われる。
本実施例では、全チャネルが、アライメントされる前（すなわち、デスキュー動作が、正常に行われる前）に、受信状態機械３０４が、文字をローカルフォルトと置換する（図１６内の｜Ｑ｜記号を伴う列によって示されるように）。ローカルフォルトは、入力データに関わらず示されるため、アライメント前の入力列は、「ｄｏｎ'ｔ ｃａｒｅ」（ＤＣ）として示される。チャネルがアライメントされると、受信状態機械３０４は、以下を行う。
（ａ）チャネルが、同一文字を有し、無エラーであるかどうか確認するために、チャネルをチェックする。そうである場合、受信状態機械３０４は、パケット間ギャップ（ＩＰＧ）文字｜Ａ｜、｜Ｋ｜、および｜Ｒ｜をアイドル列（｜ｌ｜文字を伴う列によって示されるように）に変換する。アライメント達成後の本コンバージョンは、図１６の５、６、８、および９と標識された列に描写される。
（ｂ）データチャネルが、エラーを有する場合（図１６の｜Ｅ｜記号によって示されるように）、受信状態機械３０４は、エラー文字を指定されたエラー文字またはパターンと置換する。図１６に示される特定の実施例では、エラー文字は、ＸＡＵＩ仕様毎に指定されたエラーパターンである、｜ＦＥ｜文字によって置換され、残りの文字は、そのままで残っている。エラー文字と指定されたエラーパターンの本置換は、図１６の７と標識された列に描写され、｜Ｅ｜記号は、｜ＦＥ｜文字によって置換される。
（ｃ）ＩＰＧの間、全チャネルが、同一文字を有していない場合、各チャネルは、文字をそのまま残し、受信された同一文字を出力する。これは、図１６の１０と標識された列に示され、｜Ｋ｜、｜Ｋ｜、｜Ｒ｜、および｜Ｋ｜文字が、受信されたように、出力される。
前述の説明は、本発明の種々の実施形態および特徴を開示する。以下は、開示される実施形態のうちのいくつかを要約する。他の実施形態および特徴もまた、開示される。
一実施形態は、複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースを伴う、集積回路（ＩＣ）に関する。ＩＣは、複数のＰＭＡチャネル回路（各ＰＭＡチャネル回路は、データチャネルと関連付けられる）と、複数のＰＣＳ回路（各ＰＣＳチャネル回路は、ＰＭＡチャネル回路と関連付けられる）と、少なくとも１つのデータ集約モジュールと、を含む。チャネルマルチプレクサ回路は、複数のＰＣＳチャネル回路およびデータ集約モジュールに連結され、チャネルデマルチプレクサ回路は、データ集約モジュールおよび複数のＰＣＳチャネル回路に連結される。チャネルマルチプレクサ回路は、フレキシブル様式に、複数のＰＣＳチャネル回路のサブセットからデータ集約モジュールの入力に、データを提供するようにプログラム可能である一方、チャネルデマルチプレクサ回路は、データ集約モジュールの出力から複数のＰＣＳチャネル回路のサブセットに、データを提供するようにプログラム可能である。
別の実施形態は、集積回路の高速シリアルインターフェースのためのデータチャネルのフレキシブル集約を提供する方法に関する。マルチプレクサ回路は、サブセットからのデータが、入力データとして、データ集約回路モジュールに提供されるように、結合されるべきデータチャネル回路のサブセットを選択するように構成される。加えて、デマルチプレクサ回路は、データ集約回路モジュールからの出力データが、データチャネルの同一サブセットに戻るよう提供されるように構成される。
別の実施形態は、複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースを備える、集積回路に関する。ＩＣは、チャネル回路のアレイを含み、各チャネル回路は、データチャネルと関連付けられる。セグメント化可能クロック配信回路は、マスタクロック信号をチャネル回路のアレイの異なるセグメントに分割して配信されるように構成可能であるように含まれる。加えて、セグメント化可能制御信号配信回路は、異なるマスタ制御信号をチャネル回路のアレイの異なるセグメントに配信するように構成可能であるように含まれる。
前述の説明では、多数の具体的詳細が、本発明の実施形態の完全なる理解を提供するために与えられている。しかしながら、本発明の例証される実施形態の前述の説明は、包括的であること、または本発明を開示される精密な形態に限定するように意図されない。当業者は、本発明が、具体的詳細のうちの１つ以上を伴わずに、または他の方法、構成要素等を伴って、実践することができることを認識するであろう。
他の事例では、周知の構造または動作は、本発明の側面を曖昧にすることを回避するために、詳細に図示または説明されない。本発明の具体的実施形態およびそのための実施例が、例証目的のために本明細書に説明されるが、種々の同等修正が、当業者が認識するであろうように、発明の範囲内で可能である。これらの修正は、前述の発明を実施するための形態に照らして、本発明に行われてもよい。

Claims (25)

  1. 複数のデータチャネルを含むプログラマブル高速シリアルインターフェースと、
    複数のチャネル回路であって、各チャネル回路は、データチャネルと関連付けられている、複数のチャネル回路と、
    データ集約モジュールと、
    前記複数のチャネル回路および前記データ集約モジュールに連結されているチャネルマルチプレクサ回路であって、前記チャネルマルチプレクサ回路は、前記複数のチャネル回路のサブセットから前記データ集約モジュールの入力にデータを提供するようにプログラム可能である、チャネルマルチプレクサ回路と、
    前記データ集約モジュールおよび前記複数のチャネル回路に連結されているチャネルデマルチプレクサ回路であって、前記チャネルデマルチプレクサ回路は、前記データ集約モジュールの出力から前記複数のチャネル回路のサブセットにデータを提供するようにプログラム可能である、チャネルデマルチプレクサ回路と
    を含む、集積回路。
  2. 前記データ集約モジュールは、デスキュー状態機械と、レート整合回路とを含む、請求項１に記載の集積回路。
  3. 前記データ集約モジュールは、受信および伝送状態機械をさらに含む、請求項２に記載の集積回路。
  4. 前記集積回路は、複数のデータ集約モジュールと、対応するチャネルマルチプレクサおよびデマルチプレクサ回路とを含む、請求項１に記載の集積回路。
  5. 前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の２つの隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項１に記載の集積回路。
  6. 前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の２つの非隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項１に記載の集積回路。
  7. 前記２つの非隣接チャネル回路間のチャネル回路は、送受信機チャネルとしてではなく、クロック源として構成可能である、請求項６に記載の集積回路。
  8. 前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内の４つの隣接チャネル回路にデータ集約結合を提供するように構成可能である、請求項１に記載の集積回路。
  9. 前記チャネルマルチプレクサおよびデマルチプレクサ回路は、アレイ内において、すべてが相互に隣接していない４つのチャネル回路にデータ集約結合を提供するように構成可能である、請求項１に記載の集積回路。
  10. 前記４つのチャネル回路のうちの２つの間のチャネル回路は、送受信機チャネルとしてではなく、クロック源として構成可能である、請求項９に記載の集積回路。
  11. 前記チャネルマルチプレクサおよびデマルチプレクサ回路に連結されている前記複数のチャネル回路のそれぞれにマスタクロック信号を配信するように構成可能である双方向クロック配信回路と、
    前記チャネルマルチプレクサおよびデマルチプレクサ回路に連結されている前記複数のチャネル回路のそれぞれにマスタ制御信号を配信するように構成可能である双方向制御信号配信回路と
    をさらに含む、請求項１に記載の集積回路。
  12. 各チャネル回路は、そのチャネル回路に対するローカルクロック信号としてプログラム可能に使用可能であり、かつ、他のチャネル回路に対するマスタクロック信号としてもプログラム可能に使用可能であるクロック信号を生成するクロック信号生成器を含む、請求項１１に記載の集積回路。
  13. 各チャネル回路は、そのチャネル回路に対するローカル制御信号としてプログラム可能に使用可能であり、かつ、他のチャネル回路に対するマスタ制御信号としてもプログラム可能に使用可能である制御信号を生成する制御信号生成器を含む、請求項１１に記載の集積回路。
  14. 各チャネル回路は、物理媒体アタッチメント（ＰＭＡ）チャネル回路と、物理符号化副層（ＰＣＳ）チャネル回路とを含む、請求項１に記載の集積回路。
  15. 前記集積回路は、フィールドプログラマブルゲートアレイを含む、請求項１に記載の集積回路。
  16. 集積回路の高速シリアルインターフェースのためのデータチャネルのフレキシブル集約を提供する方法であって、
    前記方法は、
    サブセットからのデータが、入力データとして、データ集約回路モジュールに提供されるように、結合されるべきデータチャネル回路のサブセットを選択するようにマルチプレクサ回路を構成するステップと、
    前記データ集約回路モジュールからの出力データが、データチャネル回路の同一サブセットに戻るように提供されるように、デマルチプレクサ回路を構成するステップと
    を含む、方法。
  17. 前記集積回路は、フィールドプログラマブルゲートアレイを含み、前記方法は、前記集積回路のシリアルプログラミングによって行われる、請求項１６に記載の方法。
  18. 前記サブセット内の前記データチャネル回路は、単一のより高速データチャネルを形成するように、マスタクロックおよび制御信号を利用するようにプログラム可能である、請求項１６に記載の方法。
  19. 複数のデータチャネルを含む、プログラマブル高速シリアルインターフェースと、
    チャネル回路のアレイであって、各チャネル回路は、データチャネルと関連付けられている、チャネル回路のアレイと、
    異なるマスタクロック信号を前記チャネル回路のアレイの異なるセグメントに配信するように構成可能である双方向セグメント化可能クロック配信回路と、
    異なるマスタ制御信号を前記チャネル回路のアレイの異なるセグメントに配信するように構成可能である双方向セグメント化可能制御信号配信回路と
    を含む、集積回路。
  20. 各チャネル回路は、物理媒体アタッチメント回路と、物理符号化副層回路とを含む、請求項１９に記載の集積回路。
  21. セグメント内の前記チャネル回路は、単一のより高速チャネルが形成されるように、複数のチャネル回路を結合するように、前記マスタクロックおよび制御信号を利用するようにプログラム可能である、請求項１９に記載の集積回路。
  22. 前記マスタ制御信号は、読取および書込イネーブル信号を含む、請求項１９に記載の集積回路。
  23. 複数のデータチャネルを含むプログラマブル高速シリアルインターフェースと、
    複数のチャネル回路であって、各チャネル回路は、データチャネルと関連付けられている、複数のチャネル回路と、
    制御プレーンチャネル結合の粒度をデータ集約チャネル結合の粒度から分断するチャネル結合回路と
    を含む、集積回路。
  24. 前記データ集約チャネル結合は、前記複数のデータチャネル間のデータアライメントを含む、請求項２３に記載の集積回路。
  25. 前記データ集約チャネル結合は、前記データが、プロトコルスタックの上層に送信されるのに先立って、データ上でのデータ変換を含む、請求項２３に記載の集積回路。
JP2013521812A 2010-07-28 2011-07-14 フレキシブルチャネル結合を有するスケーラブル相互接続モジュール Expired - Fee Related JP5859002B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/845,672 US8488623B2 (en) 2010-07-28 2010-07-28 Scalable interconnect modules with flexible channel bonding
US12/845,672 2010-07-28
PCT/US2011/044076 WO2012015606A2 (en) 2010-07-28 2011-07-14 Scalable interconnect modules with flexible channel bonding

Publications (2)

Publication Number Publication Date
JP2013536628A true JP2013536628A (ja) 2013-09-19
JP5859002B2 JP5859002B2 (ja) 2016-02-10

Family

ID=45526662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013521812A Expired - Fee Related JP5859002B2 (ja) 2010-07-28 2011-07-14 フレキシブルチャネル結合を有するスケーラブル相互接続モジュール

Country Status (5)

Country Link
US (2) US8488623B2 (ja)
EP (1) EP2599248B1 (ja)
JP (1) JP5859002B2 (ja)
CN (1) CN103222234B (ja)
WO (1) WO2012015606A2 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8488623B2 (en) * 2010-07-28 2013-07-16 Altera Corporation Scalable interconnect modules with flexible channel bonding
US8464088B1 (en) * 2010-10-29 2013-06-11 Altera Corporation Multiple channel bonding in a high speed clock network
JP2013085116A (ja) * 2011-10-07 2013-05-09 Canon Inc 通信システム、通信システムの制御方法、およびプログラム
US8415975B1 (en) * 2011-11-23 2013-04-09 Atmel Corporation Programmable logic unit
US8700825B1 (en) * 2012-11-16 2014-04-15 Altera Corporation Heterogeneous high-speed serial interface system with phase-locked loop architecture and clock distribution system
CN108134650B (zh) * 2013-11-08 2021-11-19 华为技术有限公司 一种物理层电路
US9774478B1 (en) * 2015-04-01 2017-09-26 Altera Corporation Low-skew channel bonding using phase-measuring FIFO buffer
CN106452812B (zh) * 2015-08-10 2019-11-12 华为技术有限公司 灵活以太网子链路的自协商方法及装置
US10162789B2 (en) 2015-09-03 2018-12-25 Altera Corporation Distributed multi-die protocol application interface
CN107566288B (zh) * 2017-08-08 2019-12-06 北京无线电测量研究所 一种多通道数据汇聚处理方法及系统
CN108574695A (zh) * 2018-04-24 2018-09-25 天津芯海创科技有限公司 协议复用芯片和协议复用方法
CN108667824A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108667825A (zh) * 2018-04-24 2018-10-16 天津芯海创科技有限公司 Pcs协议复用芯片和方法
CN108540489A (zh) * 2018-04-24 2018-09-14 天津芯海创科技有限公司 Pcs协议复用芯片和方法
US10790827B2 (en) 2018-12-27 2020-09-29 Intel Corporation Network-on-chip (NOC) with flexible data width
DE102019205406B3 (de) * 2019-04-15 2020-07-16 Audi Ag Antennenvorrichtung zum Übertragen von hochfrequenten Signalen aus oder in ein Kraftfahrzeug und Kraftfahrzeug mit einer Antennenvorrichtung
CN110309086A (zh) * 2019-05-17 2019-10-08 全球能源互联网研究院有限公司 一种多通道低速口与单通道高速口数据交互方法
CN113098857B (zh) * 2021-03-29 2022-06-28 西安微电子技术研究所 一种多通道通信方法及系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006302277A (ja) * 2005-04-18 2006-11-02 Altera Corp プログラマブルロジックデバイスのシリアルインタフェースにおけるマルチデータレート
JP2007027756A (ja) * 2005-07-19 2007-02-01 Altera Corp マルチチャネルトランシーバクロック信号用のモジュラ相互接続回路網
JP2007028614A (ja) * 2005-07-19 2007-02-01 Altera Corp プログラマブルロジックデバイスなどの集積回路用マルチチャネル通信回路網
EP1845622A2 (en) * 2006-04-11 2007-10-17 Altera Corporation Heterogeneous transceiver architecture for wide range programmability of programmable logic devices
JP2008294738A (ja) * 2007-05-24 2008-12-04 Nec Electronics Corp 半導体チップ
WO2010045081A2 (en) * 2008-10-17 2010-04-22 Altera Corporation Multi-protocol channel-aggregated configurable transceiver in an integrated circuit

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856999A (en) 1996-01-24 1999-01-05 Motorola Inc. Apparatus and method for data transmission on bonded data channels of a communications network utilizing a single serial communications controller
US6563821B1 (en) 1997-11-14 2003-05-13 Multi-Tech Systems, Inc. Channel bonding in a remote communications server system
JP2004510360A (ja) * 2000-05-22 2004-04-02 インフィネオン　テクノロジーズ　アクチエンゲゼルシャフト インバース多重化器デバイス
US7388831B2 (en) * 2000-07-26 2008-06-17 Pluris, Inc. Method and apparatus for bond management according to hierarchy
US6826201B2 (en) * 2000-12-19 2004-11-30 Nortel Networks Limited Multiplexing SONET /SDH data streams using independent encoding schemes
US6819683B2 (en) * 2001-01-19 2004-11-16 Lucent Technologies Inc. Communications system and associated deskewing and word framing methods
US7020472B2 (en) 2001-06-22 2006-03-28 Gallitzin Allegheny Llc Cellular channel bonding for improved data transmission
WO2003010631A2 (en) 2001-07-24 2003-02-06 Leopard Logic, Inc. Hierarchical multiplexer-based integrated circuit interconnect architecture for scalability and automatic generation
US7382823B1 (en) 2002-02-22 2008-06-03 Xilinx, Inc. Channel bonding control logic architecture
US7106760B1 (en) 2002-03-29 2006-09-12 Centillium Communications, Inc. Channel bonding in SHDSL systems
US7012935B2 (en) * 2002-05-16 2006-03-14 Intel Corporation Alignment and deskew device, system and method
US7099426B1 (en) * 2002-09-03 2006-08-29 Xilinx, Inc. Flexible channel bonding and clock correction operations on a multi-block data path
US7406100B2 (en) * 2003-05-21 2008-07-29 Atmel Corporation Bi-directional single wire interface
WO2005004429A1 (en) 2003-06-24 2005-01-13 Globespanvirata Incorporated Method and apparatus for improving multi-tone transmission in a multiple-channel system
US7295639B1 (en) 2003-07-18 2007-11-13 Xilinx, Inc. Distributed adaptive channel bonding control for improved tolerance of inter-channel skew
US7421014B2 (en) 2003-09-11 2008-09-02 Xilinx, Inc. Channel bonding of a plurality of multi-gigabit transceivers
US7321597B2 (en) * 2004-03-18 2008-01-22 Jeknouus, Inc. Method and apparatus for remote network management over ethernet connections
US7404023B1 (en) 2005-01-14 2008-07-22 Xilinx, Inc. Method and apparatus for providing channel bonding and clock correction arbitration
US7573884B2 (en) 2006-03-06 2009-08-11 Texas Instruments Incorporated Cable modem downstream channel bonding re-sequencing mechanism
US7245240B1 (en) 2006-03-07 2007-07-17 Altera Corporation Integrated circuit serializers with two-phase global master clocks
US7796652B2 (en) * 2006-05-02 2010-09-14 Diablo Technologies Inc. Programmable asynchronous first-in-first-out (FIFO) structure with merging capability
US7738486B2 (en) * 2007-02-28 2010-06-15 Finisar Corporation Multi-mode integrated circuit for use in optoelectronic devices
US7602212B1 (en) 2007-09-24 2009-10-13 Altera Corporation Flexible high-speed serial interface architectures for programmable integrated circuit devices
JP5125550B2 (ja) * 2008-01-30 2013-01-23 富士通株式会社 通信システム
US8958419B2 (en) * 2008-06-16 2015-02-17 Intel Corporation Switch fabric primitives
US8285884B1 (en) * 2008-11-03 2012-10-09 Integrated Device Technology Inc. Data aggregation system and method for deskewing data at selectable data rates
US8930742B2 (en) * 2008-12-16 2015-01-06 Hewlett-Packard Development Company, L.P. Clock signals for dynamic reconfiguration of communication link bundles
US7991016B2 (en) * 2009-01-06 2011-08-02 Alcatel-Lucent Usa Inc. High availability clock synchronization and distribution for mobile backhaul networks
US8370704B2 (en) * 2009-03-09 2013-02-05 Intel Corporation Cable interconnection techniques
US8488623B2 (en) * 2010-07-28 2013-07-16 Altera Corporation Scalable interconnect modules with flexible channel bonding

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006302277A (ja) * 2005-04-18 2006-11-02 Altera Corp プログラマブルロジックデバイスのシリアルインタフェースにおけるマルチデータレート
JP2007027756A (ja) * 2005-07-19 2007-02-01 Altera Corp マルチチャネルトランシーバクロック信号用のモジュラ相互接続回路網
JP2007028614A (ja) * 2005-07-19 2007-02-01 Altera Corp プログラマブルロジックデバイスなどの集積回路用マルチチャネル通信回路網
EP1845622A2 (en) * 2006-04-11 2007-10-17 Altera Corporation Heterogeneous transceiver architecture for wide range programmability of programmable logic devices
JP2008294738A (ja) * 2007-05-24 2008-12-04 Nec Electronics Corp 半導体チップ
WO2010045081A2 (en) * 2008-10-17 2010-04-22 Altera Corporation Multi-protocol channel-aggregated configurable transceiver in an integrated circuit

Also Published As

Publication number Publication date
EP2599248B1 (en) 2019-11-13
EP2599248A2 (en) 2013-06-05
WO2012015606A3 (en) 2013-05-02
JP5859002B2 (ja) 2016-02-10
US9042404B2 (en) 2015-05-26
CN103222234B (zh) 2016-04-27
US8488623B2 (en) 2013-07-16
US20120027026A1 (en) 2012-02-02
WO2012015606A2 (en) 2012-02-02
US20140036931A1 (en) 2014-02-06
CN103222234A (zh) 2013-07-24
EP2599248A4 (en) 2017-08-23

Similar Documents

Publication Publication Date Title
JP5859002B2 (ja) フレキシブルチャネル結合を有するスケーラブル相互接続モジュール
JP5935105B2 (ja) 非同期プロトコル変換装置
CN1870435B (zh) 可编程逻辑器件串行接口中的多数据速率
US7257655B1 (en) Embedded PCI-Express implementation
US8234424B2 (en) Efficient strip-down and re-alignment of ingressing physical layer/data layer packets in an aggregated PCI-express port having eight lanes
CN103034605B (zh) 实现可变宽度链路的方法及装置
US6894530B1 (en) Programmable and fixed logic circuitry for high-speed interfaces
US7152136B1 (en) Implementation of PCI express
US8051238B2 (en) On-chip bus architectures with interconnected switch points, semiconductor devices using the same and methods for communicating data in an on-chip bus architecture
US7199732B1 (en) Data converter with reduced component count for padded-protocol interface
US8571059B1 (en) Apparatus and methods for serial interfaces with shared datapaths
US7706417B1 (en) Method of and circuit for generating a plurality of data streams
US6903575B1 (en) Scalable device architecture for high-speed interfaces
US6981082B2 (en) On chip streaming multiple bus protocol with dedicated arbiter
US10505837B1 (en) Method and apparatus for data re-packing for link optimization
US8824295B2 (en) Link between chips using virtual channels and credit based flow control
Adetomi et al. Clock buffers, nets, and trees for on-chip communication: A novel network access technique in FPGAs
US8886856B1 (en) Methods and apparatus for communicating low-latency word category over multi-lane link
CN114691558A (zh) 低延迟重定时器及延迟控制方法
US20120210093A1 (en) Method and apparatus for interfacing multiple dies with mapping to modify source identity
JPWO2009110588A1 (ja) データ転送装置及び方法並びに半導体回路
US7716398B2 (en) Bifurcate buffer
US6904062B1 (en) Method and apparatus for efficient and flexible routing between multiple high bit-width endpoints
US7269681B1 (en) Arrangement for receiving and transmitting PCI-X data according to selected data modes
JP2004039896A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150630

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151125

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151215

R150 Certificate of patent or registration of utility model

Ref document number: 5859002

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees