JP2006302277A - プログラマブルロジックデバイスのシリアルインタフェースにおけるマルチデータレート - Google Patents

Abstract

【課題】広範なデータレートを提供する高速シリアルインタフェースを提供すること。
【解決手段】プログラマブルロジックデバイス用のシリアルインタフェースは、種々の通信プロトコルに従って動作し得、受信器部（３５０）と送信器部（３７０）とを含む。受信器部は、ワードアライメント段またはバイトアライメント段（３２１）と、デスキュー段（３２２）と、レート補償段またはレート整合段（３２３）と、埋め込みプロトコルデコーダ段（３２４）と、バイト直並列変換器段（３２５）と、バイト並び替え段（３２６）と、位相補償段（３２７）とを少なくとも含む。上記送信器部は、位相補償段（３７１）と、バイト並直列変換器段（３７２）と、埋め込みプロトコルエンコーダ段（３７３とを少なくとも含む。各段は、関連する回路を複数有し得る。選択回路（例えば、マルチプレクサ）は、用いるプロトコルに対して、適切な段と、各段内の回路とを選択する。
【選択図】図３

Description

（関連出願の相互参照）
本願は、同時継続かつ同一譲受人に譲渡された米国仮特許出願第６０／６７２，４３３号（２００５年４月１８日出願）の利益を主張し、本明細書では、その仮特許出願の全容を援用する。

（発明の背景）
本発明は、高速シリアルインタフェースに関し、特に、異なったデータレートで動作し得るプログラマブルロジックデバイス（ＰＬＤ）に関する。

高速シリアルインタフェースを組み込むことによって高速（換言すると、１Ｇｂｐｓよりも高速）のシリアルＩ／Ｏ規格（例えば、ＸＡＵＩ（Ｅｘｔｅｎｄｅｄ Ａｔｔａｃｈｍｅｎｔ Ｕｎｉｔ Ｉｎｔｅｒｆａｃｅ）規格）を提供するＰＬＤが普及してきた。ＸＡＵＩ規格によると、高速シリアルインタフェースは、「クワッド」（各々が４つのトランシーバと別の中央ロジックを含む）として知られるトランシーバ群を含む。

一インプリメンテーションでは、各トランシーバは、外部デバイスと通信する物理媒体接続（ＰＭＡ）部またはモジュールと、外部デバイスへの伝送用のデータまたは外部デバイスから受信されるデータのシリアル処理を実行する物理コード化サブレイヤ（ＰＣＳ）部またはモジュールとに分けられる。現在利用可能なＰＭＡモジュールとＰＣＳモジュールは、各々がサポートするデータレートの点でオーバーラップするが、典型的には、利用可能なＰＭＡモジュールの最大データレートは、利用可能なＰＣＳモジュールの最大データレートを上回る。

同一譲受人に譲渡された特許文献１は、高データレートにおいて各々のＰＭＡモジュールとともに２つのＰＣＳモジュールを用いるシリアルインタフェースを開示する。本明細書では、特許文献１の全容を援用する。しかし、その解決手段では、２つのＰＣＳモジュールの１つに対応するＰＭＡモジュールは使用されないままであり、デバイスにおいて用いられる全チャネルが高データレートを必要とする場合ではインタフェースにおけるチャネル数が最大半分まで低減される。

シリアルインタフェースの容量を最大半分無駄にすることなしに、プログラマブルロジックデバイスのシリアルインタフェースにおいて現在利用可能なデータレートをサポートすることが可能なことは、望ましい。
米国特許第６，８８８，３７６号明細書

（発明の概要）
本発明は、ＰＬＤにおいて、ＰＭＡモジュールの最大データレートを処理可能なＰＣＳモジュールよって各ＰＭＡモジュールがサポートされている、上述したタイプの高速シリアルインタフェースを提供する。しかし、最大データレートが常に使用されるとは限らず、異なったデータレートのサポートはインタフェースにおける異なったブロックおよび設定を含み得るので、本発明は、それらの差異にかかわらず異なったデータレートに対して構成され得るＰＣＳモジュールを提供する。さらに、ＰＣＳモジュールの構成可能性（ｃｏｎｆｉｇｕｒａｂｉｌｉｔｙ）により、そのモジュールを異なった規格に対して構成することが可能であり得る。その規格としては、上記のＸＡＵＤＩ規格、ＰＣＳ−Ｅｘｐｒｅｓｓ規格および別の規格が挙げられる。

必要に応じて、ワードまたはバイトアライメント回路と、デスキュー回路と、レート補償回路またはレート整合回路と、埋め込み(ｐａｄｄｅｄ）プロトコルデコーダ（例えば、８Ｂ／１０Ｂデコーダまたは６４Ｂ／６６Ｂデコーダ）と、バイト直並列変換器回路と、バイト並び替え回路と、位相補償回路とのうちの１つ以上を、ＰＣＳモジュールの受信器側に含めることが知られている。これらは、入力のシリアルデータストリーム（そのデータストリームは非同期的であり得、そのデータストリームからクロックが回復され得る、データストリーム）を処理するように、また、そのシリアルデータを、その後プログラマブルロジックデバイスのロジックコアによって（好適には並列に）処理され得る適切にアライメントされたワードまたはバイトに分けるように、適切な組み合わせで用いられる。

同様に、位相補償回路と、バイト直並列変換器回路と、埋め込みプロトコルエンコーダ（例えば、８Ｂ／１０Ｂエンコーダまたは６４Ｂ／６６Ｂエンコーダ）とをＰＣＳモジュールの送信器側に含めることが知られている。

特定のＰＣＳモジュールの具体的な構造は、特定のプロトコルまたは規格（例えば、ＸＡＵＩ、ＰＣＩ−Ｅｘｐｒｅｓｓまたは別の規格）によって決定され、そのモジュールはそのプロトコルまたは規格とともに用いられる。本発明によると、ＰＣＳモジュールは、好適には、上記タイプの回路のうちの異なった複数の回路と、場合によっては別のタイプの回路とのうちの少なくとも１つを有する。複数のプロトコル（好適には、上記のＸＡＵＩおよびＰＣＩ−Ｅｘｐｒｅｓｓプロトコルおよび別のプロトコルを含むプロトコル）の全てに対してＰＣＩモジュールを構成可能にするように、適切なセレクタ回路（好適には、マルチプレクサとバイパス導体とを含む回路）が提供される。

一部の場合では、構成可能なＰＣＳモジュールには、上記のタイプの回路が１つ以上あり得る。例えば、２つ（またはそれ以上）の埋め込みプロトコルデコーダまたはエンコーダがあり得る。同様に、２つ以上のバイトアライメント回路または２つ以上のレート整合回路があり得る。一種の回路のインスタンスが２つ以上ある場合では、別々のインスタンスは、同一であり得るか、異なり得る。異なった構成では、１つのみのインスタンスが用いられ得るか、両方が並列に用いられ得るか、それらはまとめてカスケード状にされ得る。

例えば、一実施形態では、２つの同一の埋め込みプロトコルデコーダ（受信器内）またはエンコーダ（送信器内）があり得、受信器側には、２つの同一のレート整合回路があり得る。また、２つのワードアライメント回路があり得、その２つの回路は、一実施形態では同一であり得、別の実施形態では異なり得る。例えば、後者の実施形態では、異なったワードアライメント回路は、異なったワード幅を処理し得る（例えば、一方の回路が、他方の回路によって処理されるワード幅の２倍の幅を処理し得る）。

種々の回路は、好適には、ユーザーがプログラマブルロジックデバイスに対する特定のロジックデザインにおいて用いる回路をプログラム可能に選択することを可能にするように、相互接続される。好適な実施形態では、それぞれの特定の回路のマルチプレクサの下流は、次の回路への入力として、特定の回路の出力または特定の回路の周囲のバイパス経路をプログラム可能に選択し得る。そのように、各回路は、ユーザーのロジックデザインに含められ得るか、そのデザインから除外され得る。特定のタイプの回路のインスタンスが２つ以上提供される場合では、バイパス経路は、第１のデータ幅であり得、その一方で、（特に２つのインスタンスが同一である場合）各インスタンスを介した経路は、第２のデータ幅（例えば、第１のデータ幅の半分のデータ幅）であり得る。２つのインスタンスが異なる場合（例えば、上記の異なった幅のワードアライメント回路の場合）では、２つのインスタンスを介した経路は、好適には異なり得る。

従って、本発明により、プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの受信器が提供される。シリアルインタフェースの受信器は、複数の段を含む。その段の少なくとも一部は、ワードアライメントした出力を提供する少なくとも１つのブロックを有するワードアライメント段と、デスキュー出力を提供する少なくとも１つのブロックを有するデスキュー段と、レートが整合された出力を提供する少なくとも１つのブロックを有するレート整合段と、デコードした出力を提供する少なくとも１つのブロックを有する埋め込みプロトコルデコーダ段と、非直列化した出力を提供する少なくとも１つのブロックを有するバイト直並列変換器（ｄｅｓｅｒｉａｌｉｚｅｒ）段と、並び換えた出力を提供する少なくとも１つのブロックを有するバイト並び替え段と、位相が補償された出力を提供する少なくとも１つのブロックを有する位相補償段とからなる群から選択される。上記各段の周囲にはバイパス回路があり、上記段の各々に関連したセレクタ回路は、その段に関して、その段の出力とその段の周囲のバイパス回路とから選択する。その結果、複数の段の任意の１つの段を、構成可能なシリアルインタフェースの受信器にプログラム可能に含めることができる。

プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの送信器も提供される。シリアルインタフェースの送信器は、複数の段を含む。その段の少なくとも一部は、位相が補償された出力を提供する少なくとも１つのブロックを有する位相補償段と、直列化した出力を提供する少なくとも１つのブロックを有するバイト並直列変換器ｓｅｒｉａｌｉｚｅｒ）段と、エンコードした出力を提供する少なくとも１つのブロックを有する埋め込みプロトコルエンコーダ段とからなる群から選択される。バイパス回路は、上記各段の周囲に提供される。各段に関連したセレクタ回路は、その段に関して、その段の出力とその段の周囲のバイパス回路とから選択することが可能である。それによって、複数の段の任意の１つの段を、構成可能なシリアルインタフェースの送信器にプログラム可能に含めることができる。

そのような受信器または送信器を有するインタフェースを取り込んだプログラマブルロジックデバイスも提供される。

本発明は、さらに以下の手段を提供する。

（項目１）
プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの受信器であって、該シリアルインタフェースの受信器は、
ワードアライメントした出力を提供する少なくとも１つのブロックを備えるワードアライメント段と、デスキュー出力を提供する少なくとも１つのブロックを備えるデスキュー段と、レートが整合された出力を提供する少なくとも１つのブロックを備えるレート整合段と、デコードした出力を提供する少なくとも１つのブロックを備える埋め込みプロトコルデコーダ段と、非直列化した出力を提供する少なくとも１つのブロックを備えるバイト直並列変換器段と、並び換えた出力を提供する少なくとも１つのブロックを備えるバイト並び替え段と、位相が補償された出力を提供する少なくとも１つのブロックを備える位相補償段とからなる群から選択される、複数の段と、
該段の各々の周囲のバイパス回路と、
該段の各々に関連したセレクタ回路であって、該段に関して、該段の出力と該段の周囲の該バイパス回路とから選択する、セレクタ回路と
を備え、
それによって、該複数の段の任意の１つの段を、該構成可能なシリアルインタフェースの受信器にプログラム可能に含めることができる、構成可能なシリアルインタフェースの受信器。

（項目２）
上記複数の段の少なくとも１つが、それぞれの上記少なくとも１つのブロックを複数個備え、
上記セレクタ回路が、該それぞれの該少なくとも１つのブロックの該複数個のうちの任意の一つ以上の選択を可能にする、項目１に記載の構成可能なシリアルインタフェースの受信器。

（項目３）
上記埋め込みプロトコル段が、上記デコードした出力を提供するブロックを複数個備える、項目２に記載の構成可能なシリアルインタフェースの受信器。

（項目４）
上記埋め込みプロトコル段が、上記デコードした出力を提供するブロックを２つ備える、項目３に記載の構成可能なシリアルインタフェースの受信器。

（項目５）
上記レート整合段が、上記レートが整合された出力を提供するブロックを複数個備える、項目３に記載の構成可能なシリアルインタフェースの受信器。

（項目６）
上記レート整合段が、上記レートが整合された出力を提供するブロックを２つ備える、項目５に記載の構成可能なシリアルインタフェースの受信器。

（項目７）
上記ワードアライメント段が、上記ワードアライメントした出力を提供するブロックを複数個備える、項目３に記載の構成可能なシリアルインタフェースの受信器。

（項目８）
上記ワードアライメント段が、上記ワードアライメントした出力を提供するブロックを２つ備える、項目７に記載の構成可能なシリアルインタフェースの受信器。

（項目９）
上記ワードアライメントした出力を提供する２つのブロックが同一である、項目８に記載の構成可能なシリアルインタフェースの受信器。

（項目１０）
上記ワードアライメントした出力を提供する２つのブロックが異なる、項目８に記載の構成可能なシリアルインタフェースの受信器。

（項目１１）
上記ワードアライメントした出力を提供するブロックのうちの１つがシングルワードアライメントブロックであり、該ワードアライメントした出力を提供するブロックのうちの１つがダブルワードアライメントブロックである、項目１０に記載の構成可能なシリアルインタフェースの受信器。

（項目１２）
上記それぞれの少なくとも１つのブロックが全て同一である、項目２に記載の構成可能なシリアルインタフェースの受信器。

（項目１３）
上記それぞれの少なくとも１つのブロックが異なる、項目２に記載の構成可能なシリアルインタフェースの受信器。

（項目１４）
上記セレクタ回路がマルチプレクサを含む、項目２に記載の構成可能なシリアルインタフェースの受信器。

（項目１５）
上記セレクタ回路がマルチプレクサを含む、項目１に記載の構成可能なシリアルインタフェースの受信器。

（項目１６）
上記ワードアライメント段内のシングルワードアライメントブロックおよびダブルワードアライメントブロックと、
上記デスキュー段内の単一のデスキューブロックと、
上記レート整合段内の２つのレート整合ブロックと、
上記埋め込みプロトコルデコーダ段内の２つのデコーダブロックと、
上記バイト直並列変換器段内の単一の直並列変換器ブロックと、
上記バイト並び替え段内の単一のバイト並び替えブロックと、
上記位相補償段内の単一の位相補償ブロックと
を備える、項目１に記載の構成可能なシリアルインタフェースの受信器。

（項目１７）
プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの送信器であって、該シリアルインタフェースの送信器は、
位相が補償された出力を提供する少なくとも１つのブロックを備える位相補償段と、直列化した出力を提供する少なくとも１つのブロックを備えるバイト並直列変換器と、エンコードした出力を提供する少なくとも１つのブロックを備える埋め込みプロトコルエンコーダ段とからなる群から選択される、複数の段と、
該段の各々の周囲のバイパス回路と、
該段の各々に関連したセレクタ回路であって、該段に関して、該段の出力と該段の周囲の該バイパス回路とから選択する、セレクタ回路と
を備え、
それによって、該複数の段の任意の１つの段を、該構成可能なシリアルインタフェースの送信器にプログラム可能に含めることができる、構成可能なシリアルインタフェースの送信器。

（項目１８）
上記複数の段の少なくとも１つが、それぞれの上記少なくとも１つのブロックを複数個備え、
上記セレクタ回路が、該それぞれの該少なくとも１つのブロックの該複数個のうちの任意の一つ以上の選択を可能にする、項目１７に記載の構成可能なシリアルインタフェースの送信器。

（項目１９）
上記埋め込みプロトコル段が、上記エンコードした出力を提供するブロックを複数個備える、項目１８に記載の構成可能なシリアルインタフェースの送信器。

（項目２０）
上記埋め込みプロトコル段が、上記エンコードした出力を提供するブロックを２つ備える、項目１９に記載の構成可能なシリアルインタフェースの送信器。

（項目２１）
上記それぞれの少なくとも１つのブロックが全て同一である、項目１８に記載の構成可能なシリアルインタフェースの送信器。

（項目２２）
上記それぞれの少なくとも１つのブロックが異なる、項目１８に記載の構成可能なシリアルインタフェースの送信器。

（項目２３）
上記セレクタ回路がマルチプレクサを含む、項目１８に記載の構成可能なシリアルインタフェースの送信器。

（項目２４）
上記セレクタ回路がマルチプレクサを含む、項目１７に記載の構成可能なシリアルインタフェースの送信器。

（項目２５）
上記位相補償段内の単一の位相補償ブロックと、
上記バイト並直列変換器段内の単一の並直列変換器ブロックと、
上記埋め込みプロトコルエンコーダ段内の単一のエンコーダブロックと、
を備える、項目１７に記載の構成可能なシリアルインタフェースの送信器。

（項目２６）
項目１７に記載のシリアルインタフェースの送信器を備えたプログラマブルロジックデバイス。

（項目２７）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された、項目２６に記載のプログラマブルロジックデバイスと
を備える、デジタル処理システム。

（項目２８）
項目２６に記載のプログラマブルロジックデバイスが実装されたプリント基板。

（項目２９）
上記プリント基板に実装され、上記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、項目２８に記載のプリント基板。

（項目３０）
上記プリント基板に実装され、上記メモリ回路に結合された処理回路をさらに備える、項目２９に記載のプリント基板。

（項目３１）
項目１７に記載のシリアルインタフェースの送信器を備えた集積回路デバイス。

（項目３２）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された、項目３１に記載の集積回路デバイスと
を備える、デジタル処理システム。

（項目３３）
項目３１に記載の集積回路デバイスが実装されたプリント基板。

（項目３４）
上記プリント基板に実装され、上記集積回路デバイスに結合されたメモリ回路をさらに備える、項目３３に記載のプリント基板。

（項目３５）
上記プリント基板に実装され、上記メモリ回路に結合された処理回路をさらに備える、項目３４に記載のプリント基板。

（項目３６）
項目１に記載のシリアルインタフェースの受信器を備えたプログラマブルロジックデバイス。

（項目３７）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された、項目３６に記載のプログラマブルロジックデバイスと
を備える、デジタル処理デバイス。

（項目３８）
項目３６に記載のプログラマブルロジックデバイスが実装されたプリント基板。

（項目３９）
上記プリント基板に実装され、上記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、項目３８に記載のプリント基板。

（項目４０）
上記プリント基板に実装され、上記メモリ回路に結合された処理回路をさらに備える、項目３９に記載のプリント基板。

（項目４１）
項目１に記載のシリアルインタフェースの受信器を備えた集積回路デバイス。

（項目４２）
処理回路と、
該処理回路に結合されたメモリと、
該処理回路および該メモリに結合された、項目４１に記載の集積回路デバイスと
を備える、デジタル処理システム。

（項目４３）
項目４１に記載の集積回路デバイスが実装されたプリント基板。

（項目４４）
上記プリント基板に実装され、上記集積回路デバイスに結合されたメモリ回路をさらに備える、項目４３に記載のプリント基板。

（項目４５）
上記プリント基板に実装され、上記メモリ回路に結合された処理回路をさらに備える、項目４４に記載のプリント基板。

（摘要）
プログラマブルロジックデバイス用のシリアルインタフェースは、種々の通信プロトコルに従って動作し得、受信器部と送信器部とを含む。上記受信器部は、ワードアライメント段またはバイトアライメント段と、デスキュー段と、レート補償段またはレート整合段と、埋め込みプロトコルデコーダ段（例えば、８Ｂ／１０Ｂデコーダ回路または６４Ｂ／６６Ｂデコーダ回路）と、バイト直並列変換器段と、バイト並び替え段と、位相補償段とを少なくとも含む。上記送信器部は、位相補償段と、バイト並直列変換器段と、埋め込みプロトコルエンコーダ段（例えば、８Ｂ／１０Ｂエンコーダ回路または６４Ｂ／６６Ｂエンコーダ回路）とを少なくとも含む。各段は、関連する回路を複数有し得る。選択回路（例えば、マルチプレクサ）は、用いるプロトコルに対して、適切な段と、各段内の回路とを選択する。

本発明の上記利点および別の利点は、添付の図面とあわせて以下の詳細な説明を考慮することによって明らかになる。図中では、同等の参照番号は、全図にわたって同等の部分を参照する。

上述したように、本発明は、特定のユーザーデザインの要求によって異なったプロトコルに対して構成され得るＰＣＳモジュールを提供することによって、広範なデータレートを提供する高速シリアルインタフェースを提供する。従って、単一のＰＭＡモジュールをサポートするために上述したような複数のＰＣＳモジュールを用いる必要、またはそのようなＰＣＳモジュールが低データレートで良好に機能し得ない場合で各ＰＣＳモジュールにおける最大データレートをサポートする必要があるのではなく、本発明による構成可能なＰＣＳモジュールは、デザインのデータレート要求に整合するプロトコルに対して、一部が構成可能なインタフェースであるプログラマブルロジックデバイスのロジックデザインの一部として、ユーザーによって構成され得る。

図１〜８を参照して、本発明について記載する。

図１に模式的に示すＰＬＤ１０は、本発明を組み入れたシリアルインタフェース２０を含むデバイスの一例である。ＰＬＤ１０は、プログラマブル相互接続構造１２にアクセス可能なプログラマブルロジック領域１１を含んだプログラマブルロジックコアを有する。図１に示すように、領域１１と相互接続構造１２のレイアウトは、図解を意図したものに過ぎず、実際の配置は、当業者に多く知られているか、当業者によって創出され得る。

ＰＬＤ１０は、複数の別の入出力（「Ｉ／Ｏ」）領域１３も含む。好適には、Ｉ／Ｏ領域１３はプログラマブルであり、複数の可能なＩ／Ｏシグナル伝達スキームのうちの１つの選択を可能にする。その伝達スキームは、差動および／または非差動シグナル伝達スキームを含み得る。あるいは、Ｉ／Ｏ領域１３は固定され得、各々は特定のシグナル伝達スキームのみを可能にする。一部の実施形態では、複数の異なったタイプの固定Ｉ／Ｏ領域１３が提供され得る。それによって、個々の領域１３はシグナル伝達スキームの選択を可能にはしないが、ＰＬＤ１０は全体としてそのような選択を可能にする。

例えば、図２に示すように、各Ｉ／Ｏ領域２０は、好適には、上述したような高速シリアルインタフェースであり、そのインタフェースは、好適には４つのチャネル２１〜２４を含み、各々は自身のＰＣＳモジュール２５とＰＭＡモジュール２６を含む。少なくとも１つのクロック管理ユニット２７０（示した実施形態では２つのユニット）を含む中央ロジック２７は、好適には、チャネル２１〜２４によって共有される。

図３は、一チャネル３０の詳細を示し、そのチャネルは、チャネル２１〜２４のいずれかであり得、好適には、ＰＣＳモジュール２５およびＰＭＡモジュール２６のいずれかに対応する自身のＰＣＳモジュール３５およびＰＭＡモジュール３６を含む。好適には、種々のクロック入力３１は、中央ロジック２７のクロック管理ユニット２７０またはＰＬＤ１０のロジックコアから生じる。種々のマルチプレクサ３１０および分周器３１１は、用いるプロトコルに対する適切なクロック速度または周波数の選択を可能にする。

好適には、ＰＣＳモジュール３５は、ＰＣＳ受信器部３５０とＰＣＳ送信器部３７０とを含む。受信器部３５０は、好適には、受信器ＰＭＡ部３６０からバス３２上で最大２０ビットを受信する。ＰＣＳ受信器部３５０は、好適には、ワードまたはバイトアライメント段３２１を含み、その段は、シングルワードアライメント回路３５１と、ダブルワードアライメント回路３５２と、バイパス導体３５４またはワードアライメント回路３５１、３５２の一方のユーザー制御の選択を可能にするマルチプレクサ３５３とを含む。

次に、マルチプレクサ３５３の出力部において、ＰＣＳ受信器部３５０は、好適にはデスキュー段３２２を含み、その段は、デスキューＦＩＦＯ回路３２２１と、バイパス導体３２２３のユーザー制御の選択を可能にするマルチプレクサ３２２２とを含む。示した実施形態では、バイパス導体３２２３のために、マルチプレクサ３５３の出力は２０ビット幅であり、デスキューＦＩＦＯ３２２１は１０ビット幅である。従って、この実施形態では、デスキューＦＩＦＯ３２２１は、好適には、１０ビット幅のデータに対してのみ用いられる。

次に、マルチプレクサ３２２２の出力部において、ＰＣＳ受信器部３５０は、好適にはレート整合段３２３を含み、その段は、２つのレート整合ＦＩＦＯ回路３２３０、３２３１と、バイパス導体３２３３またはレート整合ＦＩＦＯ回路３２３０、３２３１の一方もしくは両方の回路の出力のユーザー制御の選択を可能にするマルチプレクサ３２３２とを含む。従って、２０ビット幅のデータの場合では、データは、レート整合段３２３をバイパスし得るか、２つのレート整合ＦＩＦＯ３２３０、３２３１によって処理され得、その一方で、１０ビット幅のデータの場合では、データは、レート整合段３２３をバイパスし得るか、２つのレート整合ＦＩＦＯ３２３０、３２３１のうちの１つによって処理され得る。

次に、マルチプレクサ３２３２の出力において、ＰＣＳ受信器部３５０は、好適には、２つの埋め込みプロトコルデコーダ３２４０、３２４１（この図では、２つの８Ｂ／１０Ｂデコーダ）を含んだ埋め込みプロトコルデコーダ段３２４を含む。デコーダ３２４０の出力は、好適には、３２４２においてさらなるＸＡＵＩ回路（この回路は図示しないが、好適には中央チャネル２７に位置する）へとそらされ得る。そのため、３２４３においてＸＡＵＩモード選択マルチプレクサ３２４４に戻る。そのマルチプレクサは、デコーダ３２４０の生出力またはさらなるＸＡＵＩ回路の出力の選択を可能にする。マルチプレクサ３２４５は、好適には、バイパス導体３２４６、またはＸＡＵＩモード選択マルチプレクサ３２４４とデコーダ３２４１との一方もしくは両方の選択を可能にする。

次に、マルチプレクサ３２４５の出力において、ＰＣＳ受信器部３５０は、好適には、バイト直並列変換器段３２５を含み、その段は、バイト直並列変換器回路３２５０と、バイパス導体３２５２またはバイト直並列回路３２５０の出力の選択を可能にするマルチプレクサ３２５１とを含む。

次に、マルチプレクサ３２５１の出力において、ＰＣＳ受信器部３５０は、好適には、バイト並び替え段３２６を含み、その段は、バイト並び替え回路３２６０と、バイパス導体３２６２またはバイト並び替え回路３２６０の出力の選択を可能にするマルチプレクサ３２６１とを含む。

次に、マルチプレクサ３２６１の出力において、ＰＣＳ受信器部３５０は、好適には、位相補償段３２７を含み、その段は、位相補償ＦＩＦＯ回路３２７０と、バイパス導体３２７２または位相補償ＦＩＦＯ３２７０の出力の選択を可能にするマルチプレクサ３２７１とを含む。

ＰＣＳ送信器部３７０は、好適には、位相補償段３７１を含み、その段は、位相補償ＦＩＦＯ回路３７１０と、バイパス導体３７１２または位相補償ＦＩＦＯ３７１０の出力の選択を可能にするマルチプレクサ３７１１とを含む。

次に、マルチプレクサ３７１１の出力において、ＰＣＳ送信器部３７０は、好適には、バイト並直列変換器段３７２を含み、その段は、バイト並直列変換器３７２０と、バイパス導体３７２２またはバイト並直列変換器３７２０の出力の選択を可能にするマルチプレクサ３７２１とを含む。マルチプレクサ３７２１の出力がさらなるＸＡＵＩモード選択マルチプレクサ３７２３であり、そのさらなるＸＡＵＩモード選択マルチプレクサは、マルチプレクサ３７２１の出力、またはＸＡＵＩモードのさらなるＸＡＵＩ回路（図示せず）への分流後の同一出力の選択を可能にする。

次に、マルチプレクサ３７２３の出力において、ＰＣＳ送信器部３７０は、好適には、２つの埋め込みプロトコルエンコーダ３７３０、３７３１（この図では、２つの８Ｂ／１０Ｂエンコーダ）を含んだ埋め込みプロトコルエンコード段３７３を含む。マルチプレクサ３７３２は、好適には、ＰＭＡ送信器部３６１へのＰＣＳ送信器部３７０の出力としての、バイパス導体３７３３、またはエンコーダ３７３０、３７３１の一方もしくは両方の選択を可能にする。

図４は、ＸＡＵＩモードのＰＣＳ受信器部３５０の構成４００を示す。ＰＣＳ受信器の構成４００は、シングルワードアライメント回路３５１と、デスキューＦＩＦＯ３２２１と、レート整合ＦＩＦＯ回路３２３０、３２３１の１つと、埋め込みプロトコルデコーダ３２４０、３２４１（この場合では、８Ｂ／１０Ｂデコーダ）の１つと、バイト直並列変換器回路３２５０と、位相補償ＦＩＦＯ回路３２７０とを含む。単純化するために、マルチプレクサ３２４４と、中央チャネル２７内の上記さらなるＸＡＵＩ回路への接続３２４２、３２４３とは、図４では示さないが、存在する。構成４００では、バイト並び替え段はない。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、レート整合ＦＩＦＯ回路３２３０または３２３１用の一クロックとして、また、デコーダ３２４０または３２４１および直並列変換器３２５０用のクロックとして用いられる。そのクロックの半分（分周器４０１によって分けられるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される一クロックとして用いられる。同じクロック（分周器４０２によって分けられ、ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される別のクロックとして用いられる。図４の構成４００の描写は、図３の種々のマルチプレクサに種々の入力を選択させるように設定することによる当然の結果であり、図４には示していないが、マルチプレクサは存在する。

図５は、ＸＡＩＵモードにおけるＰＣＳ送信器部３７０の構成５００を示す。ＰＣＳ送信器の構成５００は、位相補償ＦＩＦＯ回路３７１０と、バイト並直列変換器回路３７２０と、８Ｂ／１０Ｂエンコーダ３７３０、３７３１の一方とを含む。単純化するために、マルチプレクサ３７２３と、中央チャネル２７内の上記さらなるＸＡＵＩ回路への接続とは、図５では示さないが、存在する。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、バイト並直列変換器回路３７２０およびエンコーダ３７３０または３７３１用のクロックとして用いられる。そのクロックの半分（分周器５０１によって分けられるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される一クロックとして用いられる。同じクロック（分周器５０２によって分けられ、ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される別のクロックとして用いられる。図５の構成５００の描写は、図３の種々のマルチプレクサに種々の入力を選択させるように設定することによる当然の結果であり、図５には示していないが、マルチプレクサは存在する。

図６は、ＰＣＩ−ＥｘｐｒｅｓｓモードのＰＣＳ受信器部３５０の構成６００を示す。ＰＣＳ受信器の構成６００は、シングルワードアライメント回路３５１と、レート整合ＦＩＦＯ回路３２３０、３２３１の１つと、埋め込みプロトコルデコーダ３２４０、３２４１（この場合では、８Ｂ／１０Ｂデコーダ）の１つと、バイト直並列変換器回路３２５０と、位相補償ＦＩＦＯ回路３２７０とを含む。構成６００には、デスキュー段またはバイト並び替え段はない。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、レート整合ＦＩＦＯ回路３２３０または３２３１用の一クロックとして、また、デコーダ３２４０または３２４１および直並列変換器３２５０用のクロックとして用いられる。そのクロックの半分（分周器６０１によって分けられるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される一クロックとして用いられる。同じクロック（分周器６０２によって分けられ、ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される別のクロックとして用いられる。図６の構成６００の描写は、図３の種々のマルチプレクサに種々の入力を選択させるように設定することによる当然の結果であり、図６には示していないが、マルチプレクサは存在する。

図７は、ＰＣＩ−ＥｘｐｒｅｓｓモードにおけるＰＣＳ送信器部３７０の構成７００を示す。ＰＣＳ送信器の構成７００は、位相補償ＦＩＦＯ回路３７１０と、バイト並直列変換器回路３７２０と、８Ｂ／１０Ｂエンコーダ３７３０、３７３１の一方とを含む。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、バイト並直列変換器回路３７２０およびエンコーダ３７３０または３７３１用のクロックとして用いられる。そのクロックの半分（分周器７０１によって分けられるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される一クロックとして用いられる。同じ分けられたクロック（ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される別のクロックとして用いられる。図７の構成７００の描写は、図３の種々のマルチプレクサに種々の入力を選択させるように設定することによる当然の結果であり、図７には示していないが、マルチプレクサは存在する。

図８は、「カスタム８Ｂ／１０Ｂ」プロトコル用のＰＣＳモジュールの一チャネルの構成８００を示す。構成８００の受信器部８０１は、好適には、ダブルワードアライメント回路３５２と、カスケード型８Ｂ／１０Ｂデコーダ８０２（デコーダ３２４０、３２４１のカスケード）と、バイト直並列変換器回路３２５０と、位相補償ＦＩＦＯ回路３２７０とを含む。構成８００では、デスキュー段またはバイト並び替え段はない。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、ワードアライメント段、デコーダ段および直並列変換器段用のクロックとして用いられ、そのクロックの半分（分周器８０３によって分けられるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される一クロックとして用いられる。同じ分けられたクロック（ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３２７０へと入力される別のクロックとして用いられる。

構成８００の送信器部８１１は、位相補償ＦＩＦＯ回路３７１０と、バイト並直列変換器回路３７２０と、カスケード型８Ｂ／１０Ｂエンコーダ８１２（エンコーダ３７３０、３７３１のカスケード）とを含む。中央ロジック２７において送信器位相ロックループ（ＰＬＬ）から得られたクロックは、バイト並直列変換器回路３７２０およびエンコーダ８１２用のクロックとして用いられる。そのクロックの半分（分周器８１３によって分けられるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される一クロックとして用いられる。同じ分けられたクロック（ＰＬＤコアロジックを介して処理されるクロック）は、位相補償ＦＩＦＯ回路３７１０へと入力される別のクロックとして用いられる。

図８の構成８００の描写は、図３の種々のマルチプレクサに種々の入力を選択させるように設定することによる当然の結果であり、図８には示していないが、マルチプレクサは存在する。

本発明によるインタフェース２０を取り込んだＰＬＤ１０は、種々の電子デバイスにおいて用いられ得る。有力な一用途は、図９に示すデータ処理システム９００における用途である。データ処理システム９００は、以下の構成要素：プロセッサ９０１と、メモリ９０２と、Ｉ／Ｏ回路９０３と、周辺デバイス９０４とのうちの一つ以上を含み得る。これらの構成要素は、システムバス９０５によって連結され、エンドユーザシステム９０７に含まれる回路基板９０６に実装される。

システム１２０は、種々のアプリケーションにおいて用いられ得る。そのアプリケーションは、例えば、コンピュータネットワーク化、データネットワーク化、計測手段、ビデオ処理、デジタル信号処理、またはプログラマブルロジックまたはリプログラマブルロジックを用いることの利点が望ましい別のアプリケーションである。ＰＬＤ１０は、種々の異なったロジッ機能を実行するために用いられ得る。例えば、ＰＬＤ１０は、プロセッサとして、またはプロセッサ９０１と協働するコントローラとして、構成され得る。ＰＬＤ１０は、システム９００内の共有リソースへのアクセスを調停するアービターとしても用いられ得る。さらに別の例では、ＰＬＤ１０は、プロセッサ９０１と、システム９００内の別の構成要素のうちの１つとのインタフェースとして構成され得る。システム９００は例示に過ぎず、本発明の真の範囲および精神は添付の特許請求の範囲によって示されるべきである、ということに留意されたい。

種々の技術を用いて、上述したような本発明を組み入れたＰＬＤ１０はインプリメントされ得る。

上記記載は本発明の原理の例示に過ぎず、本発明の範囲および精神から逸脱せずに、種々の改変が当業者によってなされ得るということは理解される。そして、本発明は添付の特許請求の範囲によってのみ限定される。

本発明が用いられ得るプログラマブルロジックデバイスの好適な実施形態のブロック図である。 本発明を組み入れたシリアルインタフェースの概略図である。 本発明によるチャネルが１つのシリアルインタフェースの好適な実施形態の概略図である。 ＸＡＵＩプロトコルに対して構成された図３の実施形態の受信器部の概略図である。 ＸＡＵＩプロトコルに対して構成された図３の実施形態の送信器部の概略図である。 ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルに対して構成された図３の実施形態の受信器部の概略図である。 ＰＣＩ−Ｅｘｐｒｅｓｓプロトコルに対して構成された図３の実施形態の送信器部の概略図である。 カスタムプロトコルに対して構成された図３の実施形態の概略図である。 本発明によるシリアルインタフェースを取り込んだプログラマブルロジックデバイスを用いた例示的なシステムの略ブロック図である。

符号の説明

３２１ ワードまたはバイトアライメント段
３２２ デスキュー段
３２３ レート整合段
３２４ 埋め込みプロトコルデコーダ段
３２５ バイト直並列変換器段
３２６ バイト並び替え段
３２７、３７１ 位相補償段
３５０ ＰＣＳ受信器部
３７０ ＰＣＳ送信器部
３７２ バイト並直列変換器段
３７３ 埋め込みプロトコルエンコーダ段

Claims (45)

1. プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの受信器であって、該シリアルインタフェースの受信器は、
   ワードアライメントした出力を提供する少なくとも１つのブロックを備えるワードアライメント段と、デスキュー出力を提供する少なくとも１つのブロックを備えるデスキュー段と、レートが整合された出力を提供する少なくとも１つのブロックを備えるレート整合段と、デコードした出力を提供する少なくとも１つのブロックを備える埋め込みプロトコルデコーダ段と、非直列化した出力を提供する少なくとも１つのブロックを備えるバイト直並列変換器段と、並び換えた出力を提供する少なくとも１つのブロックを備えるバイト並び替え段と、位相が補償された出力を提供する少なくとも１つのブロックを備える位相補償段とからなる群から選択される、複数の段と、
   該段の各々の周囲のバイパス回路と、
   該段の各々に関連したセレクタ回路であって、該段に関して、該段の出力と該段の周囲の該バイパス回路とから選択する、セレクタ回路と
   を備え、
   それによって、該複数の段の任意の１つの段を、該構成可能なシリアルインタフェースの受信器にプログラム可能に含めることができる、構成可能なシリアルインタフェースの受信器。
2. 前記複数の段の少なくとも１つが、それぞれの前記少なくとも１つのブロックを複数個備え、
   前記セレクタ回路が、該それぞれの該少なくとも１つのブロックの該複数個のうちの任意の一つ以上の選択を可能にする、請求項１に記載の構成可能なシリアルインタフェースの受信器。
3. 前記埋め込みプロトコル段が、前記デコードした出力を提供するブロックを複数個備える、請求項２に記載の構成可能なシリアルインタフェースの受信器。
4. 前記埋め込みプロトコル段が、前記デコードした出力を提供するブロックを２つ備える、請求項３に記載の構成可能なシリアルインタフェースの受信器。
5. 前記レート整合段が、前記レートが整合された出力を提供するブロックを複数個備える、請求項３に記載の構成可能なシリアルインタフェースの受信器。
6. 前記レート整合段が、前記レートが整合された出力を提供するブロックを２つ備える、請求項５に記載の構成可能なシリアルインタフェースの受信器。
7. 前記ワードアライメント段が、前記ワードアライメントした出力を提供するブロックを複数個備える、請求項３に記載の構成可能なシリアルインタフェースの受信器。
8. 前記ワードアライメント段が、前記ワードアライメントした出力を提供するブロックを２つ備える、請求項７に記載の構成可能なシリアルインタフェースの受信器。
9. 前記ワードアライメントした出力を提供する２つのブロックが同一である、請求項８に記載の構成可能なシリアルインタフェースの受信器。
10. 前記ワードアライメントした出力を提供する２つのブロックが異なる、請求項８に記載の構成可能なシリアルインタフェースの受信器。
11. 前記ワードアライメントした出力を提供するブロックのうちの１つがシングルワードアライメントブロックであり、該ワードアライメントした出力を提供するブロックのうちの１つがダブルワードアライメントブロックである、請求項１０に記載の構成可能なシリアルインタフェースの受信器。
12. 前記それぞれの少なくとも１つのブロックが全て同一である、請求項２に記載の構成可能なシリアルインタフェースの受信器。
13. 前記それぞれの少なくとも１つのブロックが異なる、請求項２に記載の構成可能なシリアルインタフェースの受信器。
14. 前記セレクタ回路がマルチプレクサを含む、請求項２に記載の構成可能なシリアルインタフェースの受信器。
15. 前記セレクタ回路がマルチプレクサを含む、請求項１に記載の構成可能なシリアルインタフェースの受信器。
16. 前記ワードアライメント段内のシングルワードアライメントブロックおよびダブルワードアライメントブロックと、
    前記デスキュー段内の単一のデスキューブロックと、
    前記レート整合段内の２つのレート整合ブロックと、
    前記埋め込みプロトコルデコーダ段内の２つのデコーダブロックと、
    前記バイト直並列変換器段内の単一の直並列変換器ブロックと、
    前記バイト並び替え段内の単一のバイト並び替えブロックと、
    前記位相補償段内の単一の位相補償ブロックと
    を備える、請求項１に記載の構成可能なシリアルインタフェースの受信器。
17. プログラマブルロジックデバイスで用いる構成可能なシリアルインタフェースの送信器であって、該シリアルインタフェースの送信器は、
    位相が補償された出力を提供する少なくとも１つのブロックを備える位相補償段と、直列化した出力を提供する少なくとも１つのブロックを備えるバイト並直列変換器と、エンコードした出力を提供する少なくとも１つのブロックを備える埋め込みプロトコルエンコーダ段とからなる群から選択される、複数の段と、
    該段の各々の周囲のバイパス回路と、
    該段の各々に関連したセレクタ回路であって、該段に関して、該段の出力と該段の周囲の該バイパス回路とから選択する、セレクタ回路と
    を備え、
    それによって、該複数の段の任意の１つの段を、該構成可能なシリアルインタフェースの送信器にプログラム可能に含めることができる、構成可能なシリアルインタフェースの送信器。
18. 前記複数の段の少なくとも１つが、それぞれの前記少なくとも１つのブロックを複数個備え、
    前記セレクタ回路が、該それぞれの該少なくとも１つのブロックの該複数個のうちの任意の一つ以上の選択を可能にする、請求項１７に記載の構成可能なシリアルインタフェースの送信器。
19. 前記埋め込みプロトコル段が、前記エンコードした出力を提供するブロックを複数個備える、請求項１８に記載の構成可能なシリアルインタフェースの送信器。
20. 前記埋め込みプロトコル段が、前記エンコードした出力を提供するブロックを２つ備える、請求項１９に記載の構成可能なシリアルインタフェースの送信器。
21. 前記それぞれの少なくとも１つのブロックが全て同一である、請求項１８に記載の構成可能なシリアルインタフェースの送信器。
22. 前記それぞれの少なくとも１つのブロックが異なる、請求項１８に記載の構成可能なシリアルインタフェースの送信器。
23. 前記セレクタ回路がマルチプレクサを含む、請求項１８に記載の構成可能なシリアルインタフェースの送信器。
24. 前記セレクタ回路がマルチプレクサを含む、請求項１７に記載の構成可能なシリアルインタフェースの送信器。
25. 前記位相補償段内の単一の位相補償ブロックと、
    前記バイト並直列変換器段内の単一の並直列変換器ブロックと、
    前記埋め込みプロトコルエンコーダ段内の単一のエンコーダブロックと、
    を備える、請求項１７に記載の構成可能なシリアルインタフェースの送信器。
26. 請求項１７に記載のシリアルインタフェースの送信器を備えたプログラマブルロジックデバイス。
27. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路および該メモリに結合された、請求項２６に記載のプログラマブルロジックデバイスと
    を備える、デジタル処理システム。
28. 請求項２６に記載のプログラマブルロジックデバイスが実装されたプリント基板。
29. 前記プリント基板に実装され、前記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、請求項２８に記載のプリント基板。
30. 前記プリント基板に実装され、前記メモリ回路に結合された処理回路をさらに備える、請求項２９に記載のプリント基板。
31. 請求項１７に記載のシリアルインタフェースの送信器を備えた集積回路デバイス。
32. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路および該メモリに結合された、請求項３１に記載の集積回路デバイスと
    を備える、デジタル処理システム。
33. 請求項３１に記載の集積回路デバイスが実装されたプリント基板。
34. 前記プリント基板に実装され、前記集積回路デバイスに結合されたメモリ回路をさらに備える、請求項３３に記載のプリント基板。
35. 前記プリント基板に実装され、前記メモリ回路に結合された処理回路をさらに備える、請求項３４に記載のプリント基板。
36. 請求項１に記載のシリアルインタフェースの受信器を備えたプログラマブルロジックデバイス。
37. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路および該メモリに結合された、請求項３６に記載のプログラマブルロジックデバイスと
    を備える、デジタル処理デバイス。
38. 請求項３６に記載のプログラマブルロジックデバイスが実装されたプリント基板。
39. 前記プリント基板に実装され、前記プログラマブルロジックデバイスに結合されたメモリ回路をさらに備える、請求項３８に記載のプリント基板。
40. 前記プリント基板に実装され、前記メモリ回路に結合された処理回路をさらに備える、請求項３９に記載のプリント基板。
41. 請求項１に記載のシリアルインタフェースの受信器を備えた集積回路デバイス。
42. 処理回路と、
    該処理回路に結合されたメモリと、
    該処理回路および該メモリに結合された、請求項４１に記載の集積回路デバイスと
    を備える、デジタル処理システム。
43. 請求項４１に記載の集積回路デバイスが実装されたプリント基板。
44. 前記プリント基板に実装され、前記集積回路デバイスに結合されたメモリ回路をさらに備える、請求項４３に記載のプリント基板。
45. 前記プリント基板に実装され、前記メモリ回路に結合された処理回路をさらに備える、請求項４４に記載のプリント基板。

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