JP5485310B2 - プログラマブルロジックデバイス集積回路上の高速シリアルデータレシーバ用のデシリアライザ回路網 - Google Patents

Description

（関連出願）
本出願は、米国仮特許出願第６０／７０５，６６３号（２００５年８月３日出願）、および米国仮特許出願第６０／７０７，６１５号（２００５年８月１２日出願）の権利を主張し、これら両方の出願はその全体が本明細書において参考として援用される。

（技術分野）
本発明は、プログラマブルロジックデバイス（「ＰＬＤ」）およびその一般的な形式の他の集積回路（便宜上、全て「ＰＬＤ」として参照される）に関する。より詳細には、本発明は、ＰＬＤに含まれる用途の高速シリアルデータレシーバ回路網に関する。

ＰＬＤは比較的に、一般的な目的のデバイスであることが意図されている。ＰＬＤは、ＰＬＤが支援するように設計されるニーズの範囲内で、任意のニーズに適合するようにプログラムされ（構成され）および／またはさもなくば制御され得る。ＰＬＤは高速シリアルデータ通信回路網を備え得、それによってＰＬＤはシリアルデータを、ＰＬＤの外部にある回路網に送信するおよび／またはから受信することができる。この場合、ＰＬＤの高速シリアルデータ通信回路網は、ＰＬＤ製品の様々なユーザーが採用することを希望する、様々な通信プロトコルを支援可能であることが望ましい。

ＰＬＤ上の高速シリアルデータレシーバ回路網の場合において、このような回路網が一般的に実行する必要のあるタスクの１つは、ＰＬＤに対する外部のソースからデータが通常受信されるときのシリアル形式から、レシーバ回路網がＰＬＤの他の回路網（例えば、ＰＬＤのコアロジック回路網）にデータを好適に手渡すときのパラレル形式への、デシリアライゼーションである。本発明は、多数の異なる通信プロトコルに対して、および広範囲の考えられるデータレートにわたって、このタスクを実行することができるデシリアライザ回路網を提供する。本発明に従った回路網が支援可能な例示的なデータレートの範囲は、６２２Ｍｂｐｓ（メガビット毎秒）から６．５Ｇｂｐｓ（ギガビット毎秒）である。しかしながら、この範囲は単なる例であり、発明の他の実施形態は、必要な場合には他のデータレート範囲を支援できる。

本発明に従って、ＰＬＤ上の高速シリアルデータレシーバ回路網は、シリアルデータを任意のいくつかの異なるデータ幅を有するパラレルデータに変換することができるデシリアライザ回路網を含む。例えば、デシリアライザはシリアルデータをあるときには８ビット、あるときには１０ビット、あるときには１６ビット、またはあるときには２０ビットで提示されるパラレルデータに変換し得る。デシリアライザ回路網はまた好適にも、かなり広い範囲の中の任意の周波数および／またはデータレートにおいて動作することができる。回路網は様々な観点において好適にも構成および再構成が可能であり、それはダイナミック構成（ｃｏｎｆｉｇｕｒａｔｉｏｎ）／再構成（ｒｅ−ｃｏｎｆｉｇｕｒａｔｉｏｎ）（すなわち、ＰＬＤのユーザーモードオペレーションの間の）を含み得る。

本発明はさらに、以下の手段を提供する。

（項目１）
ＰＬＤ上のデシリアライザ回路網であって、該デシリアライザ回路網は、
リタイム（ｒｅ−ｔｉｍｅｄ）シリアルデータ信号および回復クロック信号の複数のバージョンを生成するＣＤＲ回路網であって、該回復クロック信号は該リタイムシリアルデータ信号の半分の周波数を有し、該複数のバージョンは、ほぼ１８０度互いに位相の異なる第１および第２のバージョンを含む、ＣＤＲ回路網と、
偶数番号のビット位置にある、該リタイムシリアルデータ信号のビットを捕らえる、該第１のバージョンに応答する第１のレジスタ回路網と、
奇数番号のビット位置にある、該リタイムシリアルデータ信号のビットを捕らえる、該第２のバージョンに応答する第２のレジスタ回路網と
を備える、デシリアライザ回路網。

（項目２）
上記第１のレジスタ回路網によって捕らえられる連続するビットの選択可能な数をデシリアライズする第１のデシリアライザ回路網と、
上記第２のレジスタ回路網によって捕らえられる連続するビットの選択可能な数をデシリアライズする第２のデシリアライザ回路網とをさらに備える、項目１に記載の回路網。

（項目３）
上記選択可能な数は、４または５ビットを含む、項目２に記載の回路網。

（項目４）
上記第１および第２のデシリアライザ回路網によってデシリアライズされたビットを、インターリーブされたデータ内において、そのオリジナルの偶数番号および奇数番号のビット位置にリストアするために、該デシリアライズされたビットをインターリーブする回路網をさらに備える、項目２に記載の回路網。

（項目５）
上記インターリーブされたデータの２つの連続するグループを選択的にデシリアライズする回路網をさらに備える、項目４に記載の回路網。

（項目６）
上記選択可能な数を制御するダイナミック再構成メモリ回路網をさらに備える、項目２に記載の回路網。

（項目７）
選択的にデシリアライズする上記回路網を制御するダイナミック再構成メモリ回路網をさらに備える、項目５に記載の回路網。

（項目８）
ＰＬＤ上のデシリアライザ回路網であって、該デシリアライザ回路網は、
リタイムシリアルデータ信号と、該リタイムシリアルデータ信号のビットレートの二分の一の周波数を有する回復クロック信号とを生成するＣＤＲ回路網と、
選択可能な因子（ｆａｃｔｏｒ）によって該回復クロック信号の周波数を分割して、比較的低い周波数のクロック信号を生成する周波数分割回路網と、
該低い周波数のクロック信号を使用して該リタイムシリアルデータ信号をデシリアライズする回路網と
を備える、デシリアライザ回路網。

（項目９）
上記選択可能な因子を制御するダイナミック再構成メモリ回路網をさらに備える、項目８に記載の回路網。

（項目１０）
上記選択可能な因子は、４あるいは５に選択され得る、項目９に記載の回路網。

（項目１１）
ＰＬＤ上のデシリアライザ回路網であって、該デシリアライザ回路網は、
リタイムシリアルデータ信号と、該リタイムシリアルデータ信号のビットレートの二分の一の周波数を有する回復クロック信号とを生成するＣＤＲ回路網と、
該回復クロック信号を使用して該リタイムシリアルデータ信号をパラレルな第１および第２データ信号にデシリアライズする第１のデシリアライザ回路網と、
該第１のデータ信号を第１の複数のパラレルデータ信号にデシリアライズする第２のデシリアライザ回路網と、
該第２のデータ信号を第２の複数のパラレルデータ信号にデシリアライズする第３のデシリアライザ回路網と
を備える、デシリアライザ回路網。

（項目１２）
上記第１および第２の複数のパラレルデータ信号をインターリーブして、第３の複数のパラレルデータ信号を生成するインターリーブ回路網をさらに備える、項目１１に記載の回路網。

（項目１３）
連続する第３の複数の信号を選択的にデシリアライズして、第４の複数のパラレルデータ信号を生成するする第４のデシリアライザ回路網をさらに備える、項目１２に記載の回路網。

（項目１４）
上記第２および第３のデシリアライザ回路網の各々は、上記第１および第２の複数のパラレルデータ信号のサイズに関して制御可能である、項目１１に記載の回路網。

（項目１５）
上記第２および第３のデシリアライザ回路網を制御するダイナミック再構成メモリ回路網をさらに備える、項目１４に記載の回路網。

（項目１６）
上記第４のデシリアライザ回路網を制御するダイナミック再構成メモリ回路網をさらに備える、項目１３に記載の回路網。

（項目１７）
選択可能な因子によって上記回復クロック信号の周波数を分割して、上記第２および第３のデシリアライザ回路網の使用のためのより低い周波数の信号を生成する周波数分割回路網をさらに備える、項目１１に記載の回路網。

（項目１８）
上記選択可能な因子を制御するダイナミック再構成メモリ回路網をさらに備える、項目１７に記載の回路網。

（摘要）
プログラマブルロジックデバイス（「ＰＬＤ」）などの高速シリアルデータレシーバ回路網用のデシリアライザ回路網は、シリアルデータを任意の複数のデータ幅を有するパラレルデータに変換するための回路網を含む。該回路網はまた、広範囲の周波数の中の任意の周波数で動作可能である。該回路網は様々な観点において構成可能／再構成可能であり、その構成／再構成の少なくとも１部分はダイナミックに（すなわち、ＰＬＤのユーザーモードオペレ−ションの間に）制御され得る。

発明のさらなる特徴、その本質および様々な利点は、添付の図面および以下の詳細な記載内容から一層明らかになる。

発明に従って構成された回路網の例示的な実施形態の、単純化された概略ブロックダイヤグラムである。 発明に従った図１のある局面の例示的な実施形態のより詳細な、単純化された概略ブロックダイヤグラムである。

発明に従って構成されるデータデシリアライザ回路網１０の例示的な実施形態が、図１に示される。導入のための概観のために、図１に示される全てのものはＰＬＤの回路網の部分である。デシリアライザ１０はシリアルデータを、ＰＬＤのクロックおよびデータリカバリー（「ＣＤＲ」）回路網２０から受信し、そのデータをパラレル形式でＰＬＤのフィジカルコーディングサブレイヤー（「ＰＣＳ」）回路網３０に加える。デシリアライザ１０の動作の様々な局面は、ＰＬＤのダイナミックランダムアクセスメモリ（「ＲＡＭ」）回路網４０の出力信号によって制御され得る。

図１に示された例示的な実施形態において、デシリアライザ１０は、広範囲のデータレートの中の任意のデータレートにおける、ＣＤＲ２０によるシリアルデータ出力を取り扱うことができ、それはまた任意のいくつかの異なるパラレルデータ幅に、そのデータをデシリアライズすることができる。例えば、ＣＤＲ２０からのシリアルビットレートは約６２２Ｍｂｐｓから約６．５Ｇｂｐｓまでの範囲内の任意のレートであり得、デシリアライザ１０によるパラレルデータ出力の幅は８ビット、１０ビット、１６ビット、または２０ビットであり得る。この柔軟性が、回路網が任意の多数の異なる通信標準またはプロトコルを支援することを、可能とする。

ＣＤＲ回路網２０はそれが操作するシリアルデータ信号を、一般的にはＰＬＤの外部にあるソースから受信する。ＣＤＲ回路網２０はそのシリアルデータ信号から、いわゆるリタイムデータ信号Ｄ、およびリタイムデータ信号と同期化されたいわゆる回復クロック信号を回復（ｒｅｃｏｖｅｒ）する。リタイムデータ信号Ｄは、ＣＤＲ回路網２０がデシリアライザ１０に対して加えるシリアルデータ信号である。ＣＤＲ回路網２０はまたデシリアライザ１０に対して、４個の異なる位相、すなわち０度、９０度、１８０度および２７０度を有する回復クロック信号を加える。議論が進行するにつれてより明白となるように、議論されている例示的な実施形態はハーフレート能力を含み、それはクロック信号の両端においてシリアルデータをクロックすることができる。例えば、ＣＤＲ２０がリタイムシリアルデータＤを６．２５Ｇｂｐｓで出力しつつある場合には、それは回復クロック信号を３．１２５ＧＨｚで出力し得る。ＣＤＲ２０のマルチ位相の回復クロック出力の目的の１つは、回復クロック信号周波数の２倍のシリアルビットレートを有するデータの処理において使用され得る、ハーフレートクロック信号の複数のバージョンを提供することである。

デシリアライザ１０の内部において、リタイムシリアルデータ信号Ｄおよび回復クロック信号は、１：２デマルチプレクサ（「ｄｅｍｕｘ」）回路網１００に加えられる。回路網１００は、ＣＤＲ２０によって出力される連続するシリアルデータビットＤを２個づつ捕らえ（登録し）、これらのビットの各々を回路１３０ａおよび１３０ｂの対応する１つに加える。詳細には、シリアルデータストリームＤの中の「偶数」番号のビット位置にある各ビットは、回路網１００によって回路網１３０ａに加えられ、シリアルデータストリームＤの中の「奇数」番号のビット位置にある各ビットは、回路網１００によって回路網１３０ｂに加えられる。いくつかの回復クロック信号の位相がどのように使用され得るかの例示として、回路網１００は、０度位相の回復クロック信号の立上りエッジでＣＤＲ２０からデータを受け取る１個のレジスタ、および１８０度位相の回復クロック信号の立上りエッジでＣＤＲ２０からデータを受け取る第２のレジスタ、を含み得る。０度位相のデータは偶数のビット位置からのものであり得、１８０度位相のデータは奇数のビット位置からのものであり得る。この方法で、２個の連続するシリアルビット位置からのデータは、回復ハーフレートクロック信号の各サイクルの間に、ｄｅｍｕｘ回路網１００の２個の出力レジスタに対してパラレル化され（ｐａｒａｌｌｅｌｉｚｅｄ）得る。

ＣＤＲ回路網２０によって出力されるマルチ位相の回復クロック信号は、またローカルクロック生成回路網１１０に加えられる。回路網１１０はそれが受信する回復クロック信号を使用し、デシリアライザ１０のさらなるデシリアライゼーションの操作において必要とされる、いくつかの他のクロック信号を生成する。図１の実施形態においては、回路網１１０は６個もの異なる出力クロック信号ＣＬＫ［５：０］を生成することが示されている。

回路網１１０の出力信号はクロックドライバ回路網１２０に加えられ、それはデシリアライザに対する中央のクロックを駆動しバランスを取る。

回路網１１０の（それ故に回路網１２０の）出力信号は、例えば、回復クロック信号の周波数の４分の１または５分の１の、比較的低い周波数のクロック（「ＬＦＣＬＫ」）信号を含み得る。この理由は、議論が進行するにつれて明らかとなる。現時点においては、しかしながら、回路網１１０がＬＦＣＬＫ信号を生成するために回復クロック信号周波数を４または５で分割するかどうかは、ダイナミック再構成ＲＡＭ制御回路網４０によって制御され得る、デシリアライザ１０の選択的に変更可能な機能の１つであることを述べることが適切である。

以前に述べたとおり、リタイムシリアルデータの偶数番号を有するビット位置からのビット（「ＤＥ」）は、ｄｅｍｕｘ回路網１００によって１：５／４ｄｅｍｕｘ回路網１３０ａに加えられ、奇数番号を有するビット位置からのビット（「ＤＯ」）は、同様に１：５／４ｄｅｍｕｘ回路網１３０ｂに加えられる。回路１３０の各々は、それに連続して加えられた４個または５個のビットを蓄積し、次いでこれらの４個または５個のビットをパラレルに出力する。デシリアライザ１０がＰＣＳ３０に対して、データを８ビットまたは１６ビットのグループ（８ビットモードまたは１６ビットモード）で供給しようとするときには、回路網１３０の４ビットの蓄積モードが使用される。デシリアライザ１０がＰＣＳ３０に対して、データを１０ビットまたは２０ビットのグループ（１０ビットモードまたは２０ビットモード）で供給しようとするときには、回路網１３０の５ビットの蓄積モードが使用される。

回路網１３０の考えられる構成および動作の例として、これら回路網の各々は、回路網１２０からの５個の位相分配された（ｐｈａｓｅ−ｄｉｓｔｒｉｂｕｔｅｄ）ＬＦＣＬＫ信号によってそれぞれクロックされる、５個の入力レジスタを含み得る。（８ビットモードおよび１６ビットモードにおいては、５番目のレジスタは使用されず、位相分配はクロック信号の５番目のバージョンを省略する。これらの場合のＬＦＣＬＫ周波数は回復クロック周波数を４で割った値である。回路網１３０の５個の入力レジスタの全てが使用されるときには、ＬＦＣＬＫ周波数は回復クロック周波数を５で割った値である。）ＤＥ信号は回路網１３０ａの入力レジスタに加えられる。ＤＯ信号は回路網１３０ｂの入力レジスタに加えられる。これらの回路網の各々の入力レジスタが４個または５個のビットを蓄えるたびごとに、これらのビットはその回路網の出力レジスタにパラレルに移送される。この記述から、回路網１３０に加えられる回路網１２０の６個の出力信号は、これらの回路網の最大５個までの入力レジスタをクロッキングするための最大５個までの位相分配された信号と、これらの回路網の出力レジスタをクロッキングするための第６番目の信号であり得ることが、わかる。

ｄｅｍｕｘ１３０ａのパラレル出力信号は、１０：２０ｄｅｍｕｘおよび８：１６ｄｅｍｕｘ回路網１５０の入力レジスタの、偶数番号を有するビット位置に加えられる。ｄｅｍｕｘ１３０ｂのパラレル出力信号は、回路網１５０の入力レジスタの、奇数番号を有するビット位置に加えられる。１０および２０ビットモードにおいては、その入力レジスタの１０個のビット全てが使用される。８および１６ビットモードにおいては、その入力レジスタの８個のビットのみが使用される。

回路網１２０によって出力される２個のクロック信号が、２分割（ｄｉｖｉｄｅ ｂｙ
２）回路網１４０に加えられる。回路網１４０は、デシリアライザ１０がその広い方のパラレルデータ出力モード（すなわち、１６ビットモードまたは２０ビットモード）の１つで動作しているか否かに応じて、それが受信する信号の周波数を選択的に２で分割する。その場合には、回路網１４０は周波数を２で割る。そうでない場合には、回路網１４０は周波数を２で割らない。回路網１４０が周波数を２で割るか否かは、ダイナミック再構成ＲＡＭ制御回路網４０によって制御され得るデシリアライザ１０の、選択的に変更可能なもう１つの機能である。回路網１４０の出力信号はｄｅｍｕｘ１５０と、またＰＣＳ３０にも加えられる。

８ビットモードおよび１０ビットモードにおいては、回路網１５０はその入力レジスタデータを出力レジスタに送る。この出力レジスタは２０のビット位置を含み得るが、しかし８または１０ビットモードにおいては、これらのビット位置の８個または１０個のみが使用される。１６ビットモードおよび２０ビットモードにおいては、回路網１５０はその入力レジスタから、その２０ビット出力レジスタの交代性の（ａｌｔｅｒｎａｔｅ）１０ビットの部分に、連続するデータを送り得る。この方法で、回路網１５０は連続する８または１０ビットのバイトを、回路網１５０の出力レジスタの中の１６または２０ビットのパラレルワードにデシリアライズすることができる。回路網１５０がシングル幅モード（８または１０のパラレル出力ビット）またはダブル幅モード（１６または２０のパラレル出力ビット）の何れにおいて動作するかは、ダイナミック再構成ＲＡＭ制御回路網４０によって制御され得るデシリアライザ１０の、選択的に変更可能なもう１つの機能である。

ＰＣＳ３０は回路網１４０からのＣＬＫ＿ＤＩＶＲＸ信号の立上りエッジにおいて、回路網１５０の出力レジスタからデータを受信する。これまでの議論から明らかなように、デシリアライザ回路網１０の動作モードに応じて、これは８ビット、１０ビット、１６ビット、または２０ビットの幅を有するパラレルデータである。

バイトデシリアライザ回路網１５０の例示的な実施形態が、図２により詳細に示されている。図２において、回路網１５０からのアップストリームである、図１からの回路網は１００ＥＴＣ．の符号で示される。この回路網（１００ＥＴＣ．）は最大で１０ビットまでのパラレルデータ（図２ではＤ１０ＡＢの符号で示される）を回路網１５０に供給する。この回路網はまた、２個のクロック信号（図２ではＰＨＡＳＥ［０］およびＰＨＡＳＥ［２］の符号で示される）を回路網１５０に供給する。これらのクロック信号は相互に１８０度位相が異なり、それらは両者共に、回路網１００ＥＴＣ．がパラレルデータ（８または１０ビット）の連続するバイトを出力するときの周波数を有する。

回路網１５０の内部において、回路網１００ＥＴＣ．によって出力されるデータはレジスタ２１０およびレジスタ２６０ｂに加えられる。ＰＨＡＳＥ［２］信号はマルチプレクサ（「ｍｕｘ」）２２０の選択可能な１つの入力端子に加えられ、また２分割回路網１４０にも加えれる。ＰＨＡＳＥ［０］信号は、ｍｕｘ２５０の選択可能な１つの入力に加えられる。回路網１４０はそれが受信する信号の周波数を２で割り、その結果として得られる信号の真（ｔｒｕｅ）および相補（ｃｏｍｐｌｅｍｅｎｔ）バージョンを、それぞれｍｕｘ２２０および２５０の選択可能な第２の入力に加える。

ｍｕｘ２２０および２５０の各々は、インバータ２４０を経由するメモリビット２３０からの信号によって制御され、その選択可能な入力のどちらをそれが出力するかを、選択する。ビット２３０はダイナミック再構成ＲＡＭ制御回路網４０の中のメモリビットであり得る。回路網が８ビットモードまたは１０ビットモードで動作している場合には、そのときにはインバータ２４０の出力信号がｍｕｘ２２０および２５０をして、それぞれＰＨＡＳＥ［２］およびＰＨＡＳＥ［０］信号を出力させる。回路網が１６ビットモードまたは２０ビットモードで動作している場合には、そのときにはインバータ２４０の出力信号がｍｕｘ２２０および２５０をして、それぞれ回路網１４０の真および相補の出力信号を出力させる。

ｍｕｘ２２０の出力信号はレジスタ２１０をクロックするために使用される。ｍｕｘ２５０の出力信号はレジスタ２６０ａおよびレジスタ２６０ｂをクロックするために使用される。レジスタ２６０ａはその入力をレジスタ２１０の出力から得る。レジスタ２６０ａおよび２６０ｂの出力はバッファ２７０ａおよび２７０ｂを経由して、ＰＣＳ３０にパラレルに加えられる。ｍｕｘ２５０の出力信号もまたバッファ２８０を経由してＰＣＳ３０に加えられる。

上記から、８ビットモードおよび１０ビットモードにおいては、回路網１００ＥＴＣ．からのデータはレジスタ２１０および２６０ａを通じて、ＰＨＡＳＥ［２］およびＰＨＡＳＥ［０］信号を使用してクロックされ、それは回路網１００ＥＴＣ．が連続するデータを出力するレートと等しい周波数を有することがわかる。回路要素１４０および２６０ｂは有効に使用されない。バッファ２８０の出力信号は、レジスタ２６０ａからの信号をＰＣＳ３０の中にクロッキングするために適切である。１６ビットモードおよび２０ビットモードにおいては、上とは反対に、レジスタ２１０および２６０ｂは、回路網１００ＥＴＣ．が連続するデータを出力するレートの半分で、交互にクロックされる。従って、レジスタ２１０および２６０ｂは回路網１００ＥＴＣの連続するデータ出力を交互に蓄える。また１６ビットモードおよび２０ビットモードにおいては、レジスタ２６０ａはレジスタ２６０ｂとパラレルにクロックされることから、レジスタ２６０ｂが回路網１００ＥＴＣ．から新しいデータを取り込むときに、レジスタ２６０ａは回路網１００ＥＴＣ．から以前のデータを取り込むが、そのデータはレジスタ２１０によって以前に取り込まれ、今出力されつつあるデータである。従って、レジスタ２６０ａおよび２６０ｂの出力は、回路網１００ＥＴＣ．によって連続して出力された２個のパラレルな８または１０ビットのバイトである。再度、バッファ２８０の出力信号は、このデータをＰＣＳ３０の中にクロッキングするために適切である。

これまでの記述は単に発明の原理を例示的に示すものに過ぎず、発明の範囲および精神から逸脱することなく当業者によって様々な修正がなされ得ることが理解される。例えば、上述された特定の動作周波数は単に例示であり、必要な場合には他の周波数が代わりに使用され得る。

１０ デシリアライザ回路網
２０ クロックおよびデータリカバリー（ＣＤＲ）回路網
３０ フィジカルコーディングサブレイヤー（ＰＣＳ）回路網
４０ ダイナミックＲＡＭ制御回路網
１００、１３０ａ、１３０ｂ、１５０ デマルチプレクサ回路網
１１０ ローカルクロック生成回路網
１２０ クロックドライバ回路網
１４０ ２分割回路網
２１０、２６０ａ、２６０ｂ レジスタ
２２０、２５０ マルチプレクサ
２３０ メモリビット
２４０ インバータ
２７０ａ、２７０ｂ、２８０ バッファ

Claims (16)

1. ＰＬＤ上のデシリアライザ回路網であって、前記デシリアライザ回路網は、
   リタイムシリアルデータ信号と、前記リタイムシリアルデータ信号のビットレートの二分の一の周波数を有する回復クロック信号とを生成するＣＤＲ回路網と、
   選択可能な因子によって前記回復クロック信号の周波数を分割して、比較的低い周波数のクロック信号を生成する周波数分割回路網と、
   前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズして、第１の複数のパラレルデータ信号を生成する回路網と、
   前記第１の複数のパラレルデータ信号の２つの連続するグループを選択的にデシリアライズして、第２の複数のパラレルデータ信号を生成する回路網と
   を備える、デシリアライザ回路網。
2. 前記選択可能な因子を制御するダイナミック再構成メモリ回路網をさらに備える、請求項１に記載の回路網。
3. 前記選択可能な因子は、４あるいは５に選択され得る、請求項２に記載の回路網。
4. 前記回復クロック信号を使用して前記リタイムシリアルデータ信号をパラレルな第１および第２のデータ信号にデシリアライズする第１のデシリアライザ回路網をさらに備える、請求項１に記載の回路網。
5. 前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズする回路網は、前記第１のデータ信号を第３の複数のパラレルデータ信号にデシリアライズする第２のデシリアライザ回路網を含む、請求項４に記載の回路網。
6. 前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズする回路網は、前記第２のデータ信号を第４の複数のパラレルデータ信号にデシリアライズする第３のデシリアライザ回路網を含む、請求項５に記載の回路網。
7. 前記第２および第３のデシリアライザ回路網の各々は、前記第３および第４の複数のパラレルデータ信号のサイズに関して制御可能である、請求項６に記載の回路網。
8. 前記第２および第３のデシリアライザ回路網を制御するダイナミック再構成メモリ回路網をさらに備える、請求項７に記載の回路網。
9. 前記第１の複数のパラレルデータ信号の２つの連続するグループを選択的にデシリアライズする回路網を制御するダイナミック再構成メモリ回路網をさらに備える、請求項１に記載の回路網。
10. 前記第２および第３のデシリアライザ回路網の各々は、レジスタ回路網を含む、請求項６に記載の回路網。
11. リタイムシリアルデータ信号をデシリアライズする方法であって、
    前記方法は、
    ＣＤＲ回路網を使用して、前記リタイムシリアルデータ信号と、前記リタイムシリアルデータ信号のビットレートの二分の一の周波数を有する回復クロック信号とを生成することと、
    周波数分割回路網を使用して、選択可能な因子によって前記回復クロック信号の周波数を分割して、比較的低い周波数のクロック信号を生成することと、
    前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズして、第１の複数のパラレルデータ信号を生成することと、
    前記第１の複数のパラレルデータ信号の２つの連続するグループを選択的にデシリアライズして、第２の複数のパラレルデータ信号を生成することと
    を含む、方法。
12. ダイナミック再構成メモリ回路網を使用して、前記選択可能な因子を制御することをさらに含む、請求項１１に記載の方法。
13. 前記選択可能な因子は、４あるいは５に選択され得る、請求項１２に記載の方法。
14. 第１のデシリアライザ回路網を使用して、前記回復クロック信号を使用して前記リタイムシリアルデータ信号をパラレルな第１および第２のデータ信号にデシリアライズすることをさらに含む、請求項１１に記載の方法。
15. 前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズすることは、第２のデシリアライザ回路網を使用して、前記第１のデータ信号を第３の複数のパラレルデータ信号にデシリアライズすることを含む、請求項１４に記載の方法。
16. 前記低い周波数のクロック信号を使用して前記リタイムシリアルデータ信号をデシリアライズすることは、第３のデシリアライザ回路網を使用して、前記第２のデータ信号を第４の複数のパラレルデータ信号にデシリアライズすることを含む、請求項１５に記載の方法。

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