JPS63204848A - 送信方式および受信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データの送受信技術、さらにはデジタルデ
ータの送信および受信に適用して有効な技術に関するも
ので、たとえば、電線あるいは光ファイバーなどで構成
された直列伝送ラインによって接続されたシステム間で
のデータ通信あるいはデータ伝送に利用して有効な技術
に関するものである。

［従来の技術］ たとえば、第５図に示すように、電線や光ファイバなど
の直列伝送ライン誌を使ってシステムＩＡ、ＩＢ間での
データの伝送を行う場合、送信側Ｔでは並列−直列変換
器２によるインターフェイスが使用され、受信側Ｒでは
直列−並列変換器３によるインターフェイスが使用され
る。送信側Ｔの並列−直列変換器２は、第６図に示すよ
うに、受信側システムＩＡから与えられる並列デジタル
データＤＡＴＡを直列デジタルデータ５ｏｕｔに変換し
て出力する。また、受信側Ｒの直列−並列変換器３は、
第７図に示すように、受信された直列デジタルデータＳ
ｉｎを並列デジタルデータＤＡＴＡに戻して受信側シス
テムＩＢに与える。この場合、第６図および第７図に示
すように、並列−直列変換器２および直列−並列変換器
３はそれぞれ所定のクロックＣＫに同期して動作する。

なお、この種のデータ通信については、たとえば、「ト
ランジスタ技術１９８４年９月号」３７１頁（通信イン
ターフェイス）などに関連する技術が記載されている。

［発明が解決しようとする問題点］ しかしながら、上述した技術には、次のような問題点の
あることが本発明者によってあきらかとされた。

すなわち、たとえば第５図に示した送受信方式では、第
６図および第７図に示すように、そのデータの伝送速度
がクロックＣＫの速さに依存する。すなわち、１ビツト
分のデータを時間ｔで送信および受信するなめには、ク
ロックＣＫの周期はその１／２の時間ｔ／２にする必要
がある。つまり、データの伝送速度はクロックＣＫの速
さに依存し、１ビツトあたりの伝送時間ｔは、少なくと
もクロックＣＫの周期期ｔ／２の２倍以上を要し、それ
以上の高速伝送はできない、といったような問題点のあ
ることが本発明者らによってあきらかとされた。

本発明の目的は、データの送信側あるいは受信側におけ
るクロックの速度をそのままにして送信あるいは受信す
ることのできるデータの直列伝送速度を大幅に速められ
るようにする、という技術を提供することにある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、並列データをクロックに同期させながら直列
データに変換して送信する側では、その並列データを第
１．第２の２つの中間コードにそれぞれにデコードし、
第１の中間コードを上記クロックの立ち上がりに同期し
て第１の直列データに変換するとともに、第２の中間コ
ードを上記クロックの立ち下がりに同期して第２の直列
データに変換し、第１の直列データと第２の直列データ
を単一の直列データに論理合成して出力する。

一方、受信された直列データをクロックに同期させなが
ら並列データに戻す受信側では、受信直列データを上記
クロックの立ち上がりに同期して第１の並列データに変
換するとともに、受信直列データを上記クロックの立ち
下がりに同期して第２の並列データに変換し、第１．第
２の両並列データから元の並列データを編成して再生す
る、というものである。

［作用コ 上記した手段によれば、送信側では、クロックが立ち上
がるときと立ち下がるときのそれぞれの時点でデータが
１ピツｌ〜ずつ交互に並列−直列変換されて送信される
。これにより、その送信側システムで使用しているクロ
ックの２倍の速度でデータを直列に送信ることができる
。

一方、受信側でも、クロックが立ち上がるときと立ち下
がるときのそれぞれの時点でデータが１ビツトずつ交互
に直列−並列変換されるので、その受信側システムで使
用しているクロックの２倍の速度でデータを受信するこ
とができる。

これにより、データの送信側あるいは受信側におけるク
ロックの速度をそのままにして送信あるいは受信するこ
とのできるデータの直列伝送速度を大幅に速められるよ
うにする、という目的が達成される。

［実施例］ 以下、本発明の好適な実施例を図面に基づいて説明する
。

なお、各図中、同一符号は同一あるいは相当部分を示す
。

第１図はこの発明による技術が適用された送信方式およ
び受信方式の一実施例を示す。

同図において、送信側Ｔには、送信データを発生するシ
ステムＩＡ、第１のデコーダ４１、第２のデコーダ４２
、第１の並列−直列変換器２１、第２の並列−直列変換
器２２、クロックＣＫを正相と逆相に振り分けるゲート
５、および論理回路６などが設けられている。

第３図は、第１図に示した送信側Ｔにおける動作例を示
す。

第１図および第３図において、システムＩＡは、所定周
期ｔのクロックＣＫに同期して動作するパーソナル・コ
ンピュータなどのデジタルデータ処理システムであって
、ここでは８ビツトからなる並列データＤＡＴＡを送信
データとして出力する。このシステムＩＡから出力され
た並列データＤＡＴＡは、第１．第２の２つのデコーダ
４１．４２によって第１．第２の２つの中間コードＤｉ
、Ｄ２にそれぞれデコードされる。

第１．第２のデコーダ４１．４２はそれぞれ、テーブル
・データが格納されたＲＯＭを用いて構成されている。

各デコーダ４１．４２のＲＯＭはそれぞれ、システムＩ
Ａから与えられる並列データＤＡＴＡによってアドレス
指定され、その指定アドレス位置にあらかじめ格納され
た４ビツトずつからなる並列の中間コードＤＩ、Ｄ２を
出力する。これによって、システムＩＡからの並列デー
タＤＡＴＡがあらかじめ定められた２つの中間コードＤ
ｉ、Ｄ２にデコードされるようになっている。

デコーダ４１．４２によってデコードされた２つの中間
コードＤｉ、Ｄ２は、第１．第２の２つの並列−直列変
換器２１．２２によってそれぞれに並列−直列変換され
る。

このとき、第１の並列−直列変換器２１はクロックＣＫ
の正相に同期して動作させられ、第２の並列−直列変換
器２２はクロックＣＫの逆相に同期して動作させられる
。これにより、第１の並列−直列変換器２１は、第１の
中間並列データＤ１を上記クロックＣＫの立ち上がりに
同期して第１の直列データＳ１に変換する。また、第２
の並列−直列変換器２２は、第２の中間コードＤ２を上
記クロックＣＫの立ち下がりに同期して第２の直列デー
タＳ２に変換する。

論理回路６は第１の直列データＳ１と第２の直列データ
Ｓ２を単一の直列データ５ｏｕｔに論理合成して出力す
る。この場合、その論理回路６は排他的論理和ゲートか
らなり、第１の直列データＳ１と第２の直列データＳ２
との排他的論理和をとる。そして、この排他的論理和を
とられた直列データ５ｏｕｔが送信信号として直列伝送
ライン２に載せられるようになっている。

ここで、上記デコーダ４１．４２は、クロックＣＫの立
ち上がりと立ち下がりとで交互に並列−直列変換された
第１の直列データＳ１と第２の直列データＳ２との排他
的論理和すなわち送信される直列データ５ｏｕｔのデー
タ値（コード〉が、元の並列データＤＡＴＡと等価とな
るようなコードＤＩ、Ｄ２をデコードするように構成さ
れている。したがって、上記デコーダ４１．４２を構成
するＲＯＭには、上記したような条件を成立させるよう
なコードＤｉ、Ｄ２がテーブル形式で格納されている。

以上のようにして、送信側Ｔでは、システムＩＡから発
せられる並列データＤＡＴＡを第１．第２の２つの中間
コードＤＩ、Ｄ２に一旦デコードし、第１の中間コード
Ｄ１をクロックＣＫの立ち上がりに同期して第１の直列
データＳ１に変換するとともに、第２の中間コードＤ２
を上記クロックの立ち下がりに同期して第２の直列デー
タＳ２に変換し、第１の直列データＳ１と第２の直列デ
ータＳ２を単一の直列データに論理合成して出力するよ
うになっている。

これにより、データＤＡＴＡは、クロックＣＫが立ち上
がるときと立ち下がるときのそれぞれの時点で１ビツト
ずつ交互に並列−直列変換されて送信される。つまり、
クロックＣＫの１周期ｔごとに２ビツト分のデータが並
列−直列変換°されて送信される。この結果、送信側Ｔ
では、その送信側システムＩＡで使用しているクロック
ＣＫの２倍の速度でデータを直列に送信することができ
る。

したがって、第３図に示すように、例えばシステムＩＡ
が’　１０１１００１０°′という８ビット並列データ
ＤＡＴＡを出力すると、この並列データ”１０１１００
１０°”から、第１のデコーダ３１は”１０１０”とい
う４ビツトの第１の中間コードＤ１を出力し、第２のデ
コーダ４１は°′１１１０′”という４ビツトの第２の
中間コードＤ２を出力する。第１の並列−直列変換器２
１は第１の中間コードＤｉ”１０１０”とクロックＣＫ
の正相とに応答して、”　１０１０　”の第１の直列デ
ータＳ１を出力する。第２の並列−直列変換器２２は第
２の中間コードＤ２“’１１１０”とクロックＣＫの逆
相とに応答して、“’１１１０”の第２の直列データＳ
２を出力する。これにより、排他的論理和ゲート回路６
は、その第１と第２の直列データＳ１と８２に応答して
、”１０１１００１０”の直列データ５ｏｕｔを出力し
、この直列データ５ｏｕｔはクロックＣＫに同期すると
ともに元の並列データと等価となる。

一方、受信側Ｒには、第１の直列−並列変換器３１、第
２の直列−並列変換器３２、クロックＣＫを正相と逆相
に振り分けるゲート７、第１のラッチ回路（ｍｅｍｏｒ
ｙ−１＞　８１　、第２のラッチ回路（ｍｅｍｏｒｙ−
２）　８２、および受信データＤＡＴＡを受けるデジタ
ルデータ処理システムＩＢなどが設けられている。

第４図は、第１図に示した受信側Ｒにおける動作例を示
す。

第１図および第４図において、受信された直列データＳ
ｉｎは、第１．第２の２つの直列−並列変換器３１．３
２によってそれぞれに直列−並列変換される。このとき
、第１の直列−並列変換器３１は、受信された直列デー
タＳｉｎをクロックＣＫの立ち上がりに同期して直列−
並列変換する。また、第２の直列−並列変換器３１は、
受信された直列データＳｉｎをクロックＣＫの立ち下が
りに同期して直列−並列変換する。

第１の直列−並列変換器３１および第２の直列−並列変
換器３２によって直列−並列変換された第１．第２の２
つの並列データＤ３．Ｄ４はそれぞれ、第１．第２の２
つのラッチ回路８１．８２で一旦保持された後、奇数桁
と偶数桁に交互に振分けられて１つの並列データＤＡＴ
Ａに編成される。このようにして１つに編成された並列
データＤＡＴＡは、送信側ＴのシステムＩＡから発せら
れた元の並列データＤＡＴＡと等価であって、このデー
タＤＡＴＡが受信側ＲのシステムＩＢに与えられるよう
になっている。

第２図は、第１．第２の２つの並列データＤ３、Ｄ４か
ら１つの並列データＤＡＴＡが編成される部分の構成を
示す。

同図に示すように、受信側ＲのシステムＩＢに与えられ
る並列データＤＡＴＡは、その奇数桁（ｂｏ、ｂ２．ｂ
４．ｂ６）が第１のラッチ回路８１を介して出力される
第１の並列データＤ１によって構成され、その偶数桁（
ｂｌ、ｂ３．ｂ５、ｂ７）が第２のラッチ回路８２を介
して出力される第２の並列データＤ１によって構成され
るようになっている。

以上のように、受信側Ｒでは、受信された直列データＳ
ｉｎをクロックＣＫの立ち上がりに同期して第１の並列
データＤ３に変換するとともに、その受信された直列デ
ータＳｉｎを上記クロックＣＫの立ち下がりに同期して
第２の並列データＤ４に変換し、第１．第２の両皿列デ
ータＤ３．Ｄ４から元の並列データＤＡＴＡを得る、と
いう動作が行われるようになっている。

以上のようにして、クロックＣＫが立ち上がるときと立
ち下がるときのそれぞれの時点でデータが１ビツトずつ
交互に直列−並列変換されることにより、受信側システ
ムＩＢで使用しているクロックＣＫの２倍の速度でデー
タＳｉｎを受信することができる。

これにより、データの受信側Ｒにおいても、そのクロッ
クＣＫの速度をそのままにして受信することのできるデ
ータＳｉｎの直列伝送速度を大幅に速めることができる
。

以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、論理回路
６は排他的論理和ゲート以外の論理ゲートであってもよ
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるデータの送受信方式
に適用した場合について説明したが、それに限定される
ものではなく、たとえば、データの記録および再生の技
術などにも適用できる。

少なくとも、データが直列に入出力される条件のものに
は適用できる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

すなわち、データの送信側あるいは受信側におけるクロ
ックの速度をそのままにして送信あるいは受信すること
のできるデータの直列伝送速度を大幅に速めることがで
きる、という効果が得られる。

【図面の簡単な説明】

第１図はこの発明による送信方式および受信方式の一実
施例を示すブロック図、 第２図は受信側部分の一部における具体的な構成例を示
す回路図、 第３図は送信側における動作例を示すタイミングチャー
ト、 第４図は受信側における動作例を示すタイミングチャー
ト、 第５図はこの発明に先立って検討された送信方式および
受信方式を示すブロック図、　第６図は第５図に示した
送信方式の動作例を示すタイミングチャート、 第７図は第５図に示した受信方式の動作例を示すタイミ
ングチャートである。 Ｔ・・・送信側、Ｒ・・・受信側、ＩＡ・・・送信側シ
ステム、ＩＢ・・・受信側システム、２１．２２・・・
並列−直列変換器、３１．３２・・・直列−並列変換器
、４１．４２・・・デコーダ、５・・・ゲート、６・・
・論理回路（排他的論理和ゲート）、込・・・直列伝送
ライン、８１．８２・・・ラッチ回路、ＤＡＴＡ・・・
送受信される並列データ、Ｄｉ、Ｄ２・・・第１．第２
の中間コード、Ｄ３．Ｄ４・・・第１．第２の並列デー
タ、ＣＫ・・・クロック。 第　　１　　図 第　　２　　図 第　　３　　図 し 第　　５　　図

Claims (1)

1. 【特許請求の範囲】 １、並列データを所定のクロックに同期した直列データ
   に変換して送信する送信方式であって、並列データを第
   １、第２の２つの中間コードにそれぞれにデコードする
   デコード手段と、第１の中間コードを上記クロックの立
   ち上がりに同期して第１の直列データに変換する第１の
   並列−直列変換器と、第２の中間コードを上記クロック
   の立ち下がりに同期して第２の直列データに変換する第
   ２の並列−直列変換器と、第１の直列データと第２の直
   列データを単一の直列データに論理合成して出力する論
   理回路とを備えたことを特徴とする送信方式。 ２、上記デコード手段は、それぞれのデコード出力を上
   記論理回路によって互いに論理合成したときに元の並列
   データと等価のデータが得られるような関係となる中間
   コードをデコードするように構成されていることを特徴
   とする特許請求の範囲第１項記載の送信方式。 ３、上記論理回路が排他的論理和ゲートであるとともに
   、上記デコード手段は、上記第１、第２の２つの直列デ
   ータの排他的論理和が元のデータと等価となるような２
   つの中間コードをデコードするように構成されているこ
   とを特徴とする特許請求の範囲第１項または第２項記載
   の送信方式。 ４、受信された直列データを所定のクロックに同期しな
   がら並列データに変換する受信方式であって、受信され
   た直列データを上記クロックの立ち上がりに同期して並
   列データに変換する第１の直列−並列変換器と、受信さ
   れた直列データを上記クロックの立ち下がりに同期して
   並列データに変換する第２の直列−並列変換器とを備え
   、第１の直列−並列変換器の出力と第２の直列−並列変
   換器の出力とから元の並列データを得るようにしたこと
   を特徴とする受信方式。 ５、第１の直列−並列変換器の出力と第２の直列−並列
   変換器の出力を奇数桁と偶数桁に交互に振り分けること
   により元の並列データを編成するようにしたことを特徴
   とする特許請求の範囲第４項記載の受信方式。