JPH0659116B2 - データ変換回路 - Google Patents
データ変換回路Info
- Publication number
- JPH0659116B2 JPH0659116B2 JP60011148A JP1114885A JPH0659116B2 JP H0659116 B2 JPH0659116 B2 JP H0659116B2 JP 60011148 A JP60011148 A JP 60011148A JP 1114885 A JP1114885 A JP 1114885A JP H0659116 B2 JPH0659116 B2 JP H0659116B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- bit
- contents
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1635—Format conversion, e.g. CEPT/US
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビツト配列データ(bit-interleaved data)を
バイト配列データ(byte-interleaved data)に変換する
ためのデータ変換回路に関する。
バイト配列データ(byte-interleaved data)に変換する
ためのデータ変換回路に関する。
従来技術及びその課題 現在の切替えシステムはパルス符号変調（ＰＣＭ）及び
時分割配列（ＴＤＭ）技術を使用する。このため、音声
信号を包含する処理される情報は、普通ビツト配列され
るか、バイト配列されたデイジタルデータ信号から成
る。
時分割配列（ＴＤＭ）技術を使用する。このため、音声
信号を包含する処理される情報は、普通ビツト配列され
るか、バイト配列されたデイジタルデータ信号から成
る。
ビツト配列データフオーマツト(bit-interleaved data
format)においては、データのフレームは各々がＸビツ
トを有するｎ個のサブフレームを含んでいる。これに対
して、バイト配列データフオーマツト(byte-interleave
d data format)においては、データのフレームは各々が
ｎビツトを有するＸ個のチヤンネルを含んでいる。
format)においては、データのフレームは各々がＸビツ
トを有するｎ個のサブフレームを含んでいる。これに対
して、バイト配列データフオーマツト(byte-interleave
d data format)においては、データのフレームは各々が
ｎビツトを有するＸ個のチヤンネルを含んでいる。
北アメリカにおけるデイジタルデータの標準伝送システ
ムはバイト配列データフオーマツトを使用する。このた
め、ビツト配列データフオーマツトを使用する切替えシ
ステムは、ビツト配列データからバイト配列データに変
換するためのインターフエース回路を必要とする。
ムはバイト配列データフオーマツトを使用する。このた
め、ビツト配列データフオーマツトを使用する切替えシ
ステムは、ビツト配列データからバイト配列データに変
換するためのインターフエース回路を必要とする。
システムの種々のチヤンネルからのビツトの挿入のた
め、ビツト−バイト方向の変換は、メモリ及び直列−並
列シフトレジスタ(serial-to-parallel shift registe
r)を含んでいる回路により達成され得るけれども、簡単
な処理工程でない。このような回路において、メモリは
入つてくるデータストリームを一方向に直列に記憶し、
他の方向からデータをバイトに変換するレジスタへと直
列に読み出す。例えば、ビツト配列データは、データの
フレームが記憶されるまで列パターンでメモリに記憶さ
れる。そして、メモリは、その出力においてバイト配列
データを与える直列−並列シフトレジスタへと一時に一
行直列に読み出される。しかしながら、従来の回路によ
ると、その処理速度が遅いという問題がある。
め、ビツト−バイト方向の変換は、メモリ及び直列−並
列シフトレジスタ(serial-to-parallel shift registe
r)を含んでいる回路により達成され得るけれども、簡単
な処理工程でない。このような回路において、メモリは
入つてくるデータストリームを一方向に直列に記憶し、
他の方向からデータをバイトに変換するレジスタへと直
列に読み出す。例えば、ビツト配列データは、データの
フレームが記憶されるまで列パターンでメモリに記憶さ
れる。そして、メモリは、その出力においてバイト配列
データを与える直列−並列シフトレジスタへと一時に一
行直列に読み出される。しかしながら、従来の回路によ
ると、その処理速度が遅いという問題がある。
故に、本発明の目的は従来知られているものよりも速い
データのビツト−バイト変換のための回路を提供するこ
とである。
データのビツト−バイト変換のための回路を提供するこ
とである。
課題を解決するための手段 本発明に従うと、上記のとおりの課題を解決するため
に、 各々がＸビットを含んでいるｎサブフレームを有するフ
レームにフオーマットされたビツト配列データであっ
て、フレームの各々がｎＸタイムスロットを有するビツ
ト配列データを、 各々がｎビツトを含んでいるＸチヤンネルを有するフレ
ームにフオーマットされたバイト配列データに変換する
ためのデータ変換回路であって、 各々が少なくともｎビットを有するＸ記憶場所を備えた
少なくとも２つのページを有するメモリ手段と、 各タイムスロット期間の間に、時系列で第１、第２及び
第３タイミング信号を生成する手段と、 並列及び直列データを受け入れ且つ出力し、その内容を
逐次シフトするようになっているシフトレジスタと、 上記ビツト配列データのソースに接続するための接続手
段とを具備し、 該メモリ手段が、メモリアドレス信号及び上記第１タイ
ミング信号の１つに応答して、該アドレス信号に対応す
る記憶場所の内容を、該シフトレジスタに並列に出力
し、 該記憶場所が、該チヤンネルの所定の１つに対応し、 該シフトレジスタが、該第１タイミング信号に応答し
て、該メモリ手段の内容を受け取り、上記第１タイミン
グ信号の１つと同じタイムスロット期間の第２タイミン
グ信号に応答して、該接続手段において入手し得るデー
タビットを逐次シフトし、上記第２タイミング信号と同
じタイムスロット期間の第３タイミング信号に応答し
て、該メモリ手段にその内容を出力し、 該メモリ手段が、上記第３タイミング信号に応答して、
該シフトレジスタの内容を上記記憶場所に書き戻し、 これによって、ｎＸタイムスロットの後に、該メモリ手
段のＸ記憶場所のページが、バイトフーマットされたデ
ータの１つのフレームを含み、 更に、該ビツト配列データの入ってくるフレームの各々
の境界をマークして、ｎＸタイムスロット毎に該メモリ
手段のページを交互に使用可能にする手段を具備し、こ
れによって、メモリのアイドルページが読み出される ことを特徴とするデータ変換回路 が提供される。
に、 各々がＸビットを含んでいるｎサブフレームを有するフ
レームにフオーマットされたビツト配列データであっ
て、フレームの各々がｎＸタイムスロットを有するビツ
ト配列データを、 各々がｎビツトを含んでいるＸチヤンネルを有するフレ
ームにフオーマットされたバイト配列データに変換する
ためのデータ変換回路であって、 各々が少なくともｎビットを有するＸ記憶場所を備えた
少なくとも２つのページを有するメモリ手段と、 各タイムスロット期間の間に、時系列で第１、第２及び
第３タイミング信号を生成する手段と、 並列及び直列データを受け入れ且つ出力し、その内容を
逐次シフトするようになっているシフトレジスタと、 上記ビツト配列データのソースに接続するための接続手
段とを具備し、 該メモリ手段が、メモリアドレス信号及び上記第１タイ
ミング信号の１つに応答して、該アドレス信号に対応す
る記憶場所の内容を、該シフトレジスタに並列に出力
し、 該記憶場所が、該チヤンネルの所定の１つに対応し、 該シフトレジスタが、該第１タイミング信号に応答し
て、該メモリ手段の内容を受け取り、上記第１タイミン
グ信号の１つと同じタイムスロット期間の第２タイミン
グ信号に応答して、該接続手段において入手し得るデー
タビットを逐次シフトし、上記第２タイミング信号と同
じタイムスロット期間の第３タイミング信号に応答し
て、該メモリ手段にその内容を出力し、 該メモリ手段が、上記第３タイミング信号に応答して、
該シフトレジスタの内容を上記記憶場所に書き戻し、 これによって、ｎＸタイムスロットの後に、該メモリ手
段のＸ記憶場所のページが、バイトフーマットされたデ
ータの１つのフレームを含み、 更に、該ビツト配列データの入ってくるフレームの各々
の境界をマークして、ｎＸタイムスロット毎に該メモリ
手段のページを交互に使用可能にする手段を具備し、こ
れによって、メモリのアイドルページが読み出される ことを特徴とするデータ変換回路 が提供される。
実施例 本発明の一実施例を、図面を参照して説明する。
第１ａ図は、データの１つのフレームが、各々が３２ビ
ツトを含んでいる８つのサブフレームよりなるビツト配
列データを示す。各サブフレームは種々のチヤンネルか
らの同様に番号をつけられたビツトからなることに注目
することができる。例えば、サブフレーム０は３２のチ
ヤンネルからのビツト０（ＢＩＴ−０）からなり、サブ
フレーム７は、３２にチヤンネルからのビツト７（ＢＩ
Ｔ−７）を含む。即ち、ビツト配列データは、例えば、
８個のサブフレームからなり、サブフレームの各々が、
３２のチヤンネル（ＣＨ−０〜ＣＨ−３１）のそれそれ
１つのビツト（例えば、ＢＩＴ−０）を有する。
ツトを含んでいる８つのサブフレームよりなるビツト配
列データを示す。各サブフレームは種々のチヤンネルか
らの同様に番号をつけられたビツトからなることに注目
することができる。例えば、サブフレーム０は３２のチ
ヤンネルからのビツト０（ＢＩＴ−０）からなり、サブ
フレーム７は、３２にチヤンネルからのビツト７（ＢＩ
Ｔ−７）を含む。即ち、ビツト配列データは、例えば、
８個のサブフレームからなり、サブフレームの各々が、
３２のチヤンネル（ＣＨ−０〜ＣＨ−３１）のそれそれ
１つのビツト（例えば、ＢＩＴ−０）を有する。
第１ｂ図は、データの１つのフレームが、各々が８個の
ビツト（ＢＩＴ−０〜ＢＩＴ−７）を含んでいる３２の
チヤンネルよりなる慣用的なバイト配列データを示す。
バイト配列データは、例えば、３２のチヤンネル（ＣＨ
−０〜ＣＨ−３１）からなり、チヤンネルの各々が、そ
れらチヤンネルの８個のビツト（ＢＩＴ−０〜ＢＩＴ−
７）を有する。
ビツト（ＢＩＴ−０〜ＢＩＴ−７）を含んでいる３２の
チヤンネルよりなる慣用的なバイト配列データを示す。
バイト配列データは、例えば、３２のチヤンネル（ＣＨ
−０〜ＣＨ−３１）からなり、チヤンネルの各々が、そ
れらチヤンネルの８個のビツト（ＢＩＴ−０〜ＢＩＴ−
７）を有する。
もちろん、第１ａ図及び１ｂ図は８ビツトＰＣＭ、３２
チヤンネルフオーマツトである場合の例を示すものであ
り、他のフオーマツトの同様に適用できることは明らか
である。
チヤンネルフオーマツトである場合の例を示すものであ
り、他のフオーマツトの同様に適用できることは明らか
である。
第２図は、第１ａ図に示された如きビツト配列データを
第１ｂ図に示された如きバイト配列データに変換するた
めの変換回路の論理ブロツク図である。第２図には、第
３図に例示された如き各タイムスロツト期間中に順番に
３つのタイミング信号を発生するための、タイムスロツ
ト信号乃至はクロック信号に応答するタイミング回路１
０が示されている。タイムスロツトは１ビツトの期間と
して定義される。タイミング回路１０は、当業者によっ
て容易に具体化できる。第１、第２及び第３タイミング
信号の相対的長さは、種々変更できる。
第１ｂ図に示された如きバイト配列データに変換するた
めの変換回路の論理ブロツク図である。第２図には、第
３図に例示された如き各タイムスロツト期間中に順番に
３つのタイミング信号を発生するための、タイムスロツ
ト信号乃至はクロック信号に応答するタイミング回路１
０が示されている。タイムスロツトは１ビツトの期間と
して定義される。タイミング回路１０は、当業者によっ
て容易に具体化できる。第１、第２及び第３タイミング
信号の相対的長さは、種々変更できる。
第２図に示したデータ変換回路は、ページ０及び１を有
するメモリ１１を含んでおり、ページの各々は３２の記
憶場所を有し、記憶場所の各々は８ビツトを有する。従
って、各ページは、データの１つのフレーム（３２ｘ８
ビツト）を記憶することができ、記憶場所の各々はデー
タの１バイト（８ビツト）を記憶することができる。記
憶場所は、アドレス母線１２のメモリアドレス信号によ
り選ばれ、データは、それぞれ第１及び第３タイミング
信号の制御下に、データ母線１３を経由してメモリ１１
から読み出され、メモリ１１に書き込まれる。
するメモリ１１を含んでおり、ページの各々は３２の記
憶場所を有し、記憶場所の各々は８ビツトを有する。従
って、各ページは、データの１つのフレーム（３２ｘ８
ビツト）を記憶することができ、記憶場所の各々はデー
タの１バイト（８ビツト）を記憶することができる。記
憶場所は、アドレス母線１２のメモリアドレス信号によ
り選ばれ、データは、それぞれ第１及び第３タイミング
信号の制御下に、データ母線１３を経由してメモリ１１
から読み出され、メモリ１１に書き込まれる。
ユニバーサルシフトレジスタ１４は、データ母線１３に
接続された並列入力及び出力、並びにリード１５を介し
て、ビツト配列データのソースに接続された直列入力Ｓ
ＲＩを有する。シフトレジスタ１４のロード（ＬＤ）、
直列シフト（Ｓｈ）及び出力（ＯＴ）の機能は、第１、
第２及び第３タイミング信号又はそれらに基づく信号に
よって制御される。
接続された並列入力及び出力、並びにリード１５を介し
て、ビツト配列データのソースに接続された直列入力Ｓ
ＲＩを有する。シフトレジスタ１４のロード（ＬＤ）、
直列シフト（Ｓｈ）及び出力（ＯＴ）の機能は、第１、
第２及び第３タイミング信号又はそれらに基づく信号に
よって制御される。
データ母線１３は、１フレームが２５６バイトであるＰ
ＣＭ−３０フーマットから、１フレームが１９３バイト
であるＤＳ１フオーマツトに変換するためプロトコルフ
オーマツト変換器１６にも接続されている。Ｔ１システ
ムは、北米において多年にわたり広く使用されているデ
ジタル伝送システムであり、Ｔ１システムにおけるフレ
ーム伝送に使用されるフオーマットは、ＤＳ１フーマッ
トと呼ばれる。ヨーロッパにおいては、ＰＣＭ−３０フ
オーマットが使用される。１フレームは、北米では、１
９３ビットを含み、ヨーロッパでは、２５６ビットを含
む。このプロトコルフオーマツト変換器１６は、バイト
配列データを受け入れる。この変換器１６は、普通、ビ
ツトスライスプロセツサ(bit slice processors)及び他
の超高速回路機構を使用する。このため、プロトコルフ
オーマツト変換器１６の出力信号は、慣用のデイジタル
伝送装置と適合性を有する。バイト配列データを、プロ
トコルフオーマツト変換器１６で利用できるようにする
ことが、本発明の回路の目的の１つである。
ＣＭ−３０フーマットから、１フレームが１９３バイト
であるＤＳ１フオーマツトに変換するためプロトコルフ
オーマツト変換器１６にも接続されている。Ｔ１システ
ムは、北米において多年にわたり広く使用されているデ
ジタル伝送システムであり、Ｔ１システムにおけるフレ
ーム伝送に使用されるフオーマットは、ＤＳ１フーマッ
トと呼ばれる。ヨーロッパにおいては、ＰＣＭ−３０フ
オーマットが使用される。１フレームは、北米では、１
９３ビットを含み、ヨーロッパでは、２５６ビットを含
む。このプロトコルフオーマツト変換器１６は、バイト
配列データを受け入れる。この変換器１６は、普通、ビ
ツトスライスプロセツサ(bit slice processors)及び他
の超高速回路機構を使用する。このため、プロトコルフ
オーマツト変換器１６の出力信号は、慣用のデイジタル
伝送装置と適合性を有する。バイト配列データを、プロ
トコルフオーマツト変換器１６で利用できるようにする
ことが、本発明の回路の目的の１つである。
第２図には、計数器１７及びフリツプフロツプ１８も示
されている。計数器１７は、２５６タイムスロツトを計
数して、入つてくるデータのフレーム境界(frame bound
ary)においてリセツトする。この計数によって、フリツ
プフロツプ１８は切替えれ、メモリの新しいページが、
バイト配列データにより充填することができ、先に充填
された他方のページがプロトコルフオーマツト変換器１
６によって利用できるようにする。
されている。計数器１７は、２５６タイムスロツトを計
数して、入つてくるデータのフレーム境界(frame bound
ary)においてリセツトする。この計数によって、フリツ
プフロツプ１８は切替えれ、メモリの新しいページが、
バイト配列データにより充填することができ、先に充填
された他方のページがプロトコルフオーマツト変換器１
６によって利用できるようにする。
アドレス母線１２は、ビツト配列データのソースとプロ
トコルフオーマツト変換器１６との間で時配列化され
る。第１タイミング信号及び第３タイミング信号の期間
中、ビツト配列データのソースがアドレス母線１２を制
御し、第２タイミング信号の期間中、プロトコルフオー
マツト変換器１６がアドレス母線１２を制御する。この
ため、第２タイミング信号の期間中、プロトコルフオー
マツト変換器１６は、必要に応じてメモリ１１のアイド
ルページからデータを読み出すことができる。変換器１
６によりメモリ１１へのアクセスを制御するのに必要な
制御信号は、変換器１６からのメモリ読み出し指令によ
つて、フリツプフロツプ１８の出力信号から導くことも
できる。
トコルフオーマツト変換器１６との間で時配列化され
る。第１タイミング信号及び第３タイミング信号の期間
中、ビツト配列データのソースがアドレス母線１２を制
御し、第２タイミング信号の期間中、プロトコルフオー
マツト変換器１６がアドレス母線１２を制御する。この
ため、第２タイミング信号の期間中、プロトコルフオー
マツト変換器１６は、必要に応じてメモリ１１のアイド
ルページからデータを読み出すことができる。変換器１
６によりメモリ１１へのアクセスを制御するのに必要な
制御信号は、変換器１６からのメモリ読み出し指令によ
つて、フリツプフロツプ１８の出力信号から導くことも
できる。
第２図の回路は、既製の回路要素によって構成すること
ができる。
ができる。
第２図に示した回路は、次のとおりに作動する。
データの任意の１つのフレームに対して、メモリアドレ
スの順序は一定であるべきである。この順序は、チヤン
ネル０からチヤンネル３１であり、入つてくるデータの
新らしいフレームが始動する状態であると仮定しよう。
この状態において、メモリの前にアイドルであつたペー
ジはアクテイブに切替えられる。アイドルページは、変
換プロセスに対して積極的に使用されないが、前のデー
タのフレームを含む。
スの順序は一定であるべきである。この順序は、チヤン
ネル０からチヤンネル３１であり、入つてくるデータの
新らしいフレームが始動する状態であると仮定しよう。
この状態において、メモリの前にアイドルであつたペー
ジはアクテイブに切替えられる。アイドルページは、変
換プロセスに対して積極的に使用されないが、前のデー
タのフレームを含む。
データＣＨ−０、ＢＩＴ−０の入つてくる第１タイムス
ロツト期間中、第１タイミング信号によって、チヤンネ
ル０に対応するメモリアドレスの記憶場所の内容が、レ
ジスタ１４に並列で書き込まれる。次いで第２タイミン
グ信号が、端子ＳＲＩに現われるビツト配列データのビ
ツト（ＣＨ−０、ＢＩＴ−０）を逐次スフトする。従っ
て、第２タイミング信号によって、シフトレジスタ１４
の内容を横に１位置シフトし、シフトされた位置に上記
ビット（ＣＨ−０、ＢＩＴ−０）が記憶される。第３タ
イミング信号が、レジスタ１４におけるデータのバイト
が、メモリのチヤンネル０のアドレスの記憶場所に書き
込まれる。このとき、この記憶場所には、例えば、前の
前のフレームの第１チヤンネル（ＣＨ−０）の第２ビッ
ト乃至第８ビット（ＢＩＴ−１〜ＢＩＴ−７）と、入っ
て来たフレームの第１チヤンネル（ＣＨ−０）の第１ビ
ット（ＢＩＴ−０）とが記憶されていることになる。
ロツト期間中、第１タイミング信号によって、チヤンネ
ル０に対応するメモリアドレスの記憶場所の内容が、レ
ジスタ１４に並列で書き込まれる。次いで第２タイミン
グ信号が、端子ＳＲＩに現われるビツト配列データのビ
ツト（ＣＨ−０、ＢＩＴ−０）を逐次スフトする。従っ
て、第２タイミング信号によって、シフトレジスタ１４
の内容を横に１位置シフトし、シフトされた位置に上記
ビット（ＣＨ−０、ＢＩＴ−０）が記憶される。第３タ
イミング信号が、レジスタ１４におけるデータのバイト
が、メモリのチヤンネル０のアドレスの記憶場所に書き
込まれる。このとき、この記憶場所には、例えば、前の
前のフレームの第１チヤンネル（ＣＨ−０）の第２ビッ
ト乃至第８ビット（ＢＩＴ−１〜ＢＩＴ−７）と、入っ
て来たフレームの第１チヤンネル（ＣＨ−０）の第１ビ
ット（ＢＩＴ−０）とが記憶されていることになる。
次いで同じ方法が、続く３１タイムスロツトに対して行
われる。これが、総ての３２タイムストッロにおいて行
われると、メモリのページの記憶場所の各々には、サブ
フレーム０からの対応するビツト（ＢＩＴ−０）を記憶
していることになる。
われる。これが、総ての３２タイムストッロにおいて行
われると、メモリのページの記憶場所の各々には、サブ
フレーム０からの対応するビツト（ＢＩＴ−０）を記憶
していることになる。
同様に、２５６（８×３２）タイムスロツトの完了時
に、メモリのページはバイト配列データの１つのフレー
ムを記憶することになる。
に、メモリのページはバイト配列データの１つのフレー
ムを記憶することになる。
下記の例は、回路の作動を更に明らかにするであろう。
ビツト配列データのフレームのサブフレーム０乃至７の
サブフレームからの第１のビツトは、語１０１１０１１
１を構成し、変換のために使用されるページはすべての
ゼロを含むと仮定しよう。第１タイムスロツトの後、チ
ヤンネル０に対応する記憶場所はバイト０００００００
１を含み、そして１２９（１２８＋１）タイムスロツト
の後、それは００００１０１１を含み、２２５タイムス
ロツトの終了時には、それはバイト１０１１０１１１を
含む。２５６タイムスロツトの後、メモリのページはデ
ータのＸバイトのフレームを含む。
サブフレームからの第１のビツトは、語１０１１０１１
１を構成し、変換のために使用されるページはすべての
ゼロを含むと仮定しよう。第１タイムスロツトの後、チ
ヤンネル０に対応する記憶場所はバイト０００００００
１を含み、そして１２９（１２８＋１）タイムスロツト
の後、それは００００１０１１を含み、２２５タイムス
ロツトの終了時には、それはバイト１０１１０１１１を
含む。２５６タイムスロツトの後、メモリのページはデ
ータのＸバイトのフレームを含む。
第２タイミング信号の期間中、プロトコル変換器１６は
メモリのアイドルページのいかなる記憶場所も読み出す
ことができる。何故ならば、メモリアクセス回路機構
は、時間のその期間中変換プロセスのためには使用され
ないからである。変換器１６はデータ母線１３を経由し
てアドレスされた記憶場所からのデータのバイトを受け
取るために、単にメモリ記憶場所アドレス及び読み出し
メモリ信号を与えさえすれば良い。
メモリのアイドルページのいかなる記憶場所も読み出す
ことができる。何故ならば、メモリアクセス回路機構
は、時間のその期間中変換プロセスのためには使用され
ないからである。変換器１６はデータ母線１３を経由し
てアドレスされた記憶場所からのデータのバイトを受け
取るために、単にメモリ記憶場所アドレス及び読み出し
メモリ信号を与えさえすれば良い。
第１ａ図は、ビツト配列データの略図である。 第１ｂ図は、バイト配列データの略図である。 第２図は、本発明の一実施例に従うデータ変換回路の論
理ブロツク図である。 第３図は、第２図の回路のタイミング回路により生成さ
れるタイミング信号の略図である。 １０……タイミング回路 １１……メモリ １２……アドレス母線 １３……データ母線 １４……シフトレジスタ １６……プロトコルフオーマツト変換器 １７……計数器 １８……フリツプフロツプ
理ブロツク図である。 第３図は、第２図の回路のタイミング回路により生成さ
れるタイミング信号の略図である。 １０……タイミング回路 １１……メモリ １２……アドレス母線 １３……データ母線 １４……シフトレジスタ １６……プロトコルフオーマツト変換器 １７……計数器 １８……フリツプフロツプ
Claims (1)
- 【請求項１】各々がＸビットを含んでいるｎサブフレー
ムを有するフレームにフオーマットされたビツト配列デ
ータであって、フレームの各々がｎＸタイムスロットを
有するビツト配列データを、 各々がｎビツトを含んでいるＸチヤンネルを有するフレ
ームにフオーマットされたバイト配列データに変換する
ためのデータ変換回路であって、 各々が少なくともｎビットを有するＸ記憶場所を備えた
少なくとも２つのページを有するメモリ手段と、 各タイムスロット期間の間に、時系列で第１、第２及び
第３タイミング信号を生成する手段と、 並列及び直列データを受け入れ且つ出力し、その内容を
逐次シフトするようになっているシフトレジスタと、 上記ビツト配列データのソースに接続するための接続手
段とを具備し、 該メモリ手段が、メモリアドレス信号及び上記第１タイ
ミング信号の１つに応答して、該アドレス信号に対応す
る記憶場所の内容を、該シフトレジスタに並列に出力
し、 該記憶場所が、該チヤンネルの所定の１つに対応し、 該シフトレジスタが、該第１タイミング信号に応答し
て、該メモリ手段の内容を受け取り、上記第１タイミン
グ信号の１つと同じタイムスロット期間の第２タイミン
グ信号に応答して、該接続手段において入手し得るデー
タビットを逐次シフトし、上記第２タイミング信号と同
じタイムスロット期間の第３タイミング信号に応答し
て、該メモリ手段にその内容を出力し、 該メモリ手段が、上記第３タイミング信号に応答して、
該シフトレジスタの内容を上記記憶場所に書き戻し、 これによって、ｎＸタイムスロットの後に、該メモリ手
段のＸ記憶場所のページが、バイトフーマットされたデ
ータの１つのフレームを含み、 更に、該ビツト配列データの入ってくるフレームの各々
の境界をマークして、ｎＸタイムスロット毎に該メモリ
手段のページを交互に使用可能にする手段を具備し、こ
れによって、メモリのアイドルページが読み出される ことを特徴とするデータ変換回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/574,147 US4545052A (en) | 1984-01-26 | 1984-01-26 | Data format converter |
| US574147 | 1984-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60171895A JPS60171895A (ja) | 1985-09-05 |
| JPH0659116B2 true JPH0659116B2 (ja) | 1994-08-03 |
Family
ID=24294880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011148A Expired - Fee Related JPH0659116B2 (ja) | 1984-01-26 | 1985-01-25 | データ変換回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4545052A (ja) |
| EP (1) | EP0150940B1 (ja) |
| JP (1) | JPH0659116B2 (ja) |
| CA (1) | CA1216677A (ja) |
| DE (1) | DE3580682D1 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8414665D0 (en) * | 1984-06-08 | 1984-07-11 | Philips Electronic Associated | Television transmission system |
| US4914655A (en) * | 1986-06-20 | 1990-04-03 | American Telephone And Telegraph Company | Multiplexing arrangement for a digital transmission system |
| US5051889A (en) * | 1987-10-23 | 1991-09-24 | Chips And Technologies, Incorporated | Page interleaved memory access |
| JPH0785547B2 (ja) * | 1988-07-08 | 1995-09-13 | 日本電気株式会社 | フレーム変換器 |
| JPH0750898B2 (ja) * | 1988-10-03 | 1995-05-31 | 富士通株式会社 | 時間スイッチ回路 |
| US4979169A (en) * | 1989-02-14 | 1990-12-18 | Data General Corporation | Method and apparatus for performing format conversion between bit streams |
| DE3934248A1 (de) * | 1989-10-13 | 1991-04-18 | Standard Elektrik Lorenz Ag | Multiplexer und demultiplexer, insbesondere fuer nachrichtenuebertragungs-netze mit einer synchronen hierarchie der digitalsignale |
| US5390353A (en) * | 1991-05-23 | 1995-02-14 | Eastman Kodak Company | Hardware implemental field oriented bit stream formatter for generating user programmed data formats |
| US5826017A (en) * | 1992-02-10 | 1998-10-20 | Lucent Technologies | Apparatus and method for communicating data between elements of a distributed system using a general protocol |
| KR940012937A (ko) * | 1992-11-26 | 1994-06-24 | 정용문 | 일차군 다중화장치의 시그날링 채널 데이터 송수신회로 |
| ES2070739B1 (es) * | 1993-04-30 | 1997-06-01 | Alcatel Standard Electrica | Dispositivo de conversion de interfaces. |
| FR2706054B1 (fr) * | 1993-06-02 | 1995-07-13 | Alcatel Mobile Comm France | Procédé d'entrelacement d'une séquence d'éléments de données, et dispositif d'entrelacement correspondant. |
| US20010053146A1 (en) * | 1993-12-30 | 2001-12-20 | Alcatel U.S.A., Inc., Delaware Corporation | Processor device for terminating and creating synchronous transport signals |
| US5875191A (en) * | 1996-06-28 | 1999-02-23 | Dsc Telecom L.P. | Apparatus and method for mapping telecommunications signals onto a subscriber bus |
| FI103449B1 (fi) * | 1997-08-26 | 1999-06-30 | Nokia Telecommunications Oy | Ristikytkentäprosessorin käskyarkkitehtuuri |
| US7639601B2 (en) * | 2002-07-05 | 2009-12-29 | Nortel Networks Limited | Methods and apparatus for data communication |
| US8254372B2 (en) | 2003-02-21 | 2012-08-28 | Genband Us Llc | Data communication apparatus and method |
| US8027265B2 (en) | 2004-03-19 | 2011-09-27 | Genband Us Llc | Providing a capability list of a predefined format in a communications network |
| WO2005089055A2 (en) | 2004-03-19 | 2005-09-29 | Nortel Networks Limited | Communicating processing capabilites along a communications path |
| BRPI0520720A2 (pt) * | 2005-11-30 | 2009-06-13 | Ericsson Telefon Ab L M | método para transcodificação de fala de um primeiro esquema de codificação de fala para um segundo esquema de codificação de fala, transcodificador de fala, e, sistema de telecomunicação |
| CN101622711B (zh) | 2006-12-28 | 2012-07-18 | 杰恩邦德公司 | 用于无声插入描述符（sid）转换的方法、系统 |
| US8908541B2 (en) | 2009-08-04 | 2014-12-09 | Genband Us Llc | Methods, systems, and computer readable media for intelligent optimization of digital signal processor (DSP) resource utilization in a media gateway |
| US9026434B2 (en) * | 2011-04-11 | 2015-05-05 | Samsung Electronic Co., Ltd. | Frame erasure concealment for a multi rate speech and audio codec |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3084222A (en) * | 1958-08-11 | 1963-04-02 | Ass Elect Ind Woolwich Ltd | Multiplex transmission systems |
| US3816666A (en) * | 1972-10-02 | 1974-06-11 | Communications Satellite Corp | System for changing the burst format in a tdma communication system |
| GB1377374A (en) * | 1972-12-19 | 1974-12-11 | Plessey Co Ltd | Apparatus for processing electrical pulses in tdm systems |
| US4016548A (en) * | 1975-04-11 | 1977-04-05 | Sperry Rand Corporation | Communication multiplexer module |
| GB2017368B (en) * | 1978-01-20 | 1982-03-17 | British Aerospace | Electronic data handling circuits |
| JPS5555693A (en) * | 1978-10-19 | 1980-04-23 | Nippon Telegr & Teleph Corp <Ntt> | Time sharing exchanging circuit |
| JPS5656252U (ja) * | 1979-10-08 | 1981-05-15 |
-
1984
- 1984-01-26 US US06/574,147 patent/US4545052A/en not_active Expired - Lifetime
- 1984-04-25 CA CA000452741A patent/CA1216677A/en not_active Expired
-
1985
- 1985-01-11 DE DE8585300208T patent/DE3580682D1/de not_active Expired - Fee Related
- 1985-01-11 EP EP85300208A patent/EP0150940B1/en not_active Expired
- 1985-01-25 JP JP60011148A patent/JPH0659116B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0150940A3 (en) | 1987-06-03 |
| EP0150940B1 (en) | 1990-11-28 |
| DE3580682D1 (de) | 1991-01-10 |
| US4545052A (en) | 1985-10-01 |
| CA1216677A (en) | 1987-01-13 |
| JPS60171895A (ja) | 1985-09-05 |
| EP0150940A2 (en) | 1985-08-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0659116B2 (ja) | データ変換回路 | |
| EP0156580B1 (en) | Data transmission system | |
| JPH07105818B2 (ja) | 並列伝送方式 | |
| US4713804A (en) | Method and device for converting digital channel multiframes into packet multiframes | |
| JP2844406B2 (ja) | デジタルオーディオ情報を通信するための回路および方法 | |
| US4520479A (en) | Arrangement for re-arranging information for transmitting outgoing time-division multiplexed information obtained from incoming time-division multiplexed information | |
| US4135060A (en) | Circuit arrangement for a time division multiplex communication system for the channel by channel combination at the receiving end of information transmitted in the form of multiframes | |
| US5649148A (en) | Fast digital signal processor interface using data interchanging between two memory banks | |
| US5214651A (en) | Sonet transmit signaling translator | |
| JPH05191441A (ja) | 非同期時分割データパケットと同様に同期時分割信号を処理するためのシステム | |
| US5325404A (en) | Synchronization device for performing synchronous circuit switching functions thru an asynchronous communication node | |
| JP2786170B2 (ja) | フレームデータ変換回路 | |
| US4092497A (en) | Connection network for PCM TDM automatic telephone exchange equipment | |
| US3881065A (en) | Device for aligning data envelope formats to PCM word formats | |
| JP2563770B2 (ja) | 回線設定回路 | |
| JPS6219120B2 (ja) | ||
| JPS5812780B2 (ja) | 調歩同期回路 | |
| US7292603B2 (en) | Memory-efficient conversion between differing data transport formats of SONET overhead data | |
| JP2631699B2 (ja) | セル・フオーマツテイング方式 | |
| JPH0272744A (ja) | インターフェース装置 | |
| JPS63246044A (ja) | デ−タ多重化方式 | |
| JPH0744742B2 (ja) | Ｔｄｍａデータとｔｄｍデータのコンバータ | |
| JPH01307329A (ja) | 受信回路 | |
| JPS61245645A (ja) | 多重変換装置の信号分離回路 | |
| JPS59216391A (ja) | 時間スイツチ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |