JPH0272744A

JPH0272744A - インターフェース装置

Info

Publication number: JPH0272744A
Application number: JP63223576A
Authority: JP
Inventors: Katsuhiko Nakamoto; 勝彦中本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-09-08
Filing date: 1988-09-08
Publication date: 1990-03-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕タイムスロットの配置が異なる複数のフォーマットの信
号を供給され、そのタイムスロットの配置を入換えて複
数のフォーマットの信号夫々を得て出力するインターフ
ェース装置に関し、装置規模が比較的小さく、かつ安価
なことを目的とし、複数のデータの状態を表わすステータス信号に続く該複
数のデータ夫々のタイムスロットの配置が互いに異なる
複数フォーマットの信号夫々をフォーマット毎に供給さ
れ、各タイムスロット毎にそのデータのステータス信号
を付加挿入する第１のステータス挿入回路と、該第１の
ステータス挿人回路夫々よりの信号をステータス信号が
付加されたタイムスロット単位で書き込まれ、該複数フ
ォーマット夫々に応じて読み出すデータメモリと、該デ
ータメモリよりの信号をフォーマット毎に供給され、該
複数のデータのステータス信号を取出して該複数のデー
タ夫々の連続するタイムスロットの直前に付加挿入する
第２のステータス挿入回路とを有し、該第２のステータ
ス挿入回路より複数フォーマットの信号夫々を出力する
よう構成する。

〔産業上の利用分野〕

本発明はインターフェース装置に関し、タイムスロット
の配置が異なる複数のフォーマットの信号を供給され、
そのタイムスロットの配置を入換えて複数のフォーマッ
トの信号夫々を得て出力するインターフェース装置に関
する。

２つのタイムスロットからなる３種類のデータＡ、Ｂ、
Ｃを伝送するとき、第６図（Ａ）に示づ如くデータＡ、
Ｂ、Ｃ夫々の第１タイムスロットＡ１．Ｂｌ、ＣＩに続
けて第２タイムスロットＡ２．８２．０２を配置した分
散配置フォーマットと、同図（［３）に示づ如くデータ
Δの第１、第２タイムスロットＡ１．Ａ２、データＢの
第１、第２タイムスロットＢｌ、８２、データＣの第１
、第２タイムスロットＣ１，Ｃ２の順に配置した集中配
置フォーマットとがある。なお、ＳＡ、ＳＢ。

ＳＣ夫々はデータＡ、Ｂ、Ｃ夫々の状態を表わすステー
タス信号であり、斜線部は同期信号及び未使用の部分で
あって、上記第６図（△＞、（Ｂ）は１フレ一ム周期を
示している。

分散配置フォーマットの信号及び集中配置フォーマット
の信号が混在するシステムではこれらのフォーマット変
換を行なう必要がある。

〔従来の技術〕

第７図は従来のインターフェース装置の−・例のブロッ
ク図を示す。

同図中、端子１０には分散配置フォーマットの信号がシ
リアルに入来し、端子１１には集中配置フォーマットの
信号がシリアルに入来する。分散配置フォーマツ［・の
信号は直並列変換器１２でパラレル信号どされてデータ
メモリ１４に一旦書き込まれる。データメモリ１４から
読み出された分散配置フォーマットのパラレル信号は並
直列変換器１５でシリアル信号に変換されて端子１６よ
り出）Ｊされる。これと共に＠直列変換器１５の出力す
るシリアル信号はフォーマット変換器１７で分散配置フ
ォーマットのシリアル信号に変換されて端子１８より出
力される。

また入来する集中配置フォーマットの信号はフォーマッ
ト変１！ｉＩ！器１３で分散配置フォーマットのシリア
ル信号に変換されて直並列変換器１２に供給され、以降
同様にして端子１６．１８夫々より分散配置フォーマッ
ト、集中配置フォーマット夫々のシリアル信号が出力さ
れる。

〔発明が解決しようとする課題〕

従来装置では２台のフォーマット変換器１３゜１７が必
要である。このフォーマット変換器はデータメモリを内
蔵づるもので回路が複雑かつ高価である。従って、特に
、集中配置フォーマットの信号が複数系列入来するシス
テムでは系列毎に２台のフォーマット変換器を必要とし
、装置規模が大きくかつ高価になるという問題があった
。。

本発明は上記の点に鑑みなされたもので装置規模が比較
的小さく、かつ安価なインターフェース装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

第１図は本発明のインターフェース装置の原理ブロック
図を示す。

同図中、第１のステータス挿入回路２２．２３は、複数
のデータの状態を表わすステータス信号に続く複数のデ
ータ夫々のタイムスロットの配置が互いに異なる複数フ
ォーマットの信号夫々をフォーマット毎に供給され、各
タイムスロット毎にそのデータのステータス信号を付加
挿入する。これによって分散配置フォーマットの信号は
第２図（Ａ）に示すシリアル信号とされ、集中配置フオ
−マットの信号は第２図（Ｂ）に示すシリアル信号とさ
れる。

第１のステータス挿入回路２２．２３夫々の出力信号は
直並列変換器２４でパラレル信号とされてデータメモリ
２５に供給される。

データメモリ２５は、第１のステータス挿入回路２２．
２３夫々よりの信号をステータス信号が付加されたタイ
ムスロット単位で書ぎ込まれ、複数フォーマット夫々に
応じて読み出す。

データメモリ２５から読み出された信号は並直列変換器
２６でシリアル信号とされて第２のステータス挿入回路
２７．２８に供給される。

第２のステータス挿入回路２７．２８は、データメモリ
２５よりの信号をフォーマット毎に供給され、複数のデ
ータのステータス信号を取出して複数のデータ夫々の連
続するタイムスロットの直前に付加挿入する。これによ
って端子２９より分散配置フォーマットの信号が出力さ
れ、端子３０より集中配置フォーマットの信号が出力さ
れる。

〔作用〕

本発明装置では、データメモリ２５には各タイムスロッ
トにステータス信号が付加されて書き込まれているため
、これを書き込み時と異なる順番で読み出しても各タイ
ムスロットにそのステータス信号が付加されており、第
２のステータス挿入回路２７．２８でこの読み出された
信号からステータス信号を取出してタイムスロットの直
前に付加挿入することにより複数フォーマットの信号夫
々を生成して出力できる。

このため、従来の如く集中配置フォーマットの信号が入
来する系列毎にデータメモリが必要な２台のフォーマッ
ト変換器を設ける必要がなく、装置規模が小さくなり、
安価となる。

〔実施例〕

第３図はステータス挿入回路２２の一実施例のブロック
図を示す。

同図中、端子４０には例えば第４図（Ａ）の如き分散配
置フォーマットの信号がシリアルに入来し、データレジ
スタ４１及びステータスレジスタ４２に供給される。

タイミングジェネレータ４３は端子４０の入来信号に同
期して第４図（Ｂ）、（Ｃ）に示す如きデータライト信
号Ｗ１、ステータスライト信号Ｗ２を生成してデータレ
ジスタ４１、ステータスレジスタ４２に供給する。これ
によってデータＡ。

Ｂ、Ｃの各タイムスロットＡ１．Ｂ１．ＣＩ。

Ａ２．Ｂ２．Ｃ２がデータレジスタ４１に順次格納され
、またステータス信号ＳＡ、３Ｂ、ＳＣがステータスレ
ジスタ４２に格納される。

またタイミングジェネレータ４３は同図（Ｄ）。

（Ｅ）に示すデータリード信号Ｒ１、ステータスリード
信号Ｒ２をデータレジスタ４１、ステータスレジスタ４
２夫々に供給してデータの各タイムスロットＡ１．Ｂｌ
、Ｃ１，Ａ２．８２．０２を順次読み出し、かつステー
タス信号ＳＡ、８Ｂ。

ＳＣを繰り返し読み出させ、これらのタイムスロット及
びステータス信号は挿入回路４４に供給される。

挿入回路４４にはステータスリード信号Ｒ２が供給され
ており、挿入回路４４はこの信号のＨレベル時にデータ
のタイムスロットを取り出し、Ｌレベル時にステータス
信号を取り出して第４図（Ｆ）に示すシリアル信号を端
子４５より出力する。

ステータス挿入回路２３は上記ステータス挿入回路２２
とまったく同一構成で、集中配置フォーマットの信号は
第２図（Ｂ）に示すシリアス信号とされる。

データメモリ２５は第１記憶部と第２記憶部とに２分割
されており、分散配置フォーマットから生成された第２
図（Ａ）の如き信号は第１ワードから第６ワードまで順
に各タイムスロットにステータス信号を付加したワード
単位で第１記憶部に書き込まれ、集中配置フォーマット
から生成された第２図（Ｂ）の如き信号はワード単位で
第１ワードから第６ワードまで順に第２記憶部に書き込
まれる。

データメモリ２５は第１記憶部より第１ワードから第６
ワードまで占き込みと同順に読み出し並直列変換器２６
を通してステータス挿入回路２７に供給し、次に第１記
憶部より第１ワード、第４ワード、第２ワード、第５ワ
ード、第３ワード。

第６ワードの順に読み出してステータス挿入回路２８に
供給する。更に、データメモリ２５は第２記憶部より第
１ワードから第６ワードまで古き込みと同順に読み出し
ステータス挿入回路２８に供給し、次に第２記憶部より
第１ワード、第３ワード、第５ワード、第２ワード、第
４ワード、第６ワードの順に読み出してステータス挿入
回路２７に供給する。

ステータス挿入回路２７は第３図と同一構成であるが、
ただタイミングジェネレータ４３は第５図＜８）〜（Ｅ
）に示すデータライト信号Ｗ１、ステータスライト信号
Ｗ２、データリード信号Ｒ１、ステータスリード信号Ｒ
２を生成する。

このため、並直列変換器２６より端子４０に供給される
第５図（Ａ）の如きシリアル信号は挿入回路４４で同図
（Ｆ）に示す分散配置フォーマットの信号に変換されて
端子４５より出力される。

ステータス挿入回路２８は上記ステータス挿入回路２７
とまったく同一構成で第２図（Ｂ）に示す信号を集中配
置フォーマットの信号として出力する。

このように、１台のデータメモリ２５を用いるだけで集
中配置フォーマットと分散配置フォーマットとの間のフ
ォーマット変換が可能となり、従来の如く、集中配置フ
ォーマットの信号が入来する系列毎にデータメモリを内
蔵する２台のフォーマット変換器を設ける代りに、第１
．第２のステータス挿入回路を設けるだけで渋み、装置
規模が小さくなり、安価となる。

（発明の効果〕上述の如く、本発明のインターフェース装置によれば、
装置規模が従来に比しＣ小さくて済み、かつ安価となり
、実用上きわめて有用である。

【図面の簡単な説明】

第１図は本発明装置の原理ブロック図、第２図は第１図
のデータメモリにおける信号フォーマットを示す図、第３図はステータス挿入回路の一実施例のブロック図、第４図、第５図は第３図を説明するための信号タイミン
グチャート、第６図は伝送信号フォーマットを示す図、第７図は従来
装置の一例のブロック図。である。特許出願人　富　ｔ　通　株式会社同弁理士　片　山　修　平　・′−ゾ″−Ｎ４、’　、　
’１７ｊノ゛＼ニン′ 図において、２２．２３は第１のステータス挿入回路、２４は直並列
変換器、２５はデータメモリ、２６は並直列変換器、２７．２８は第２のステータス挿入回路。を示す。本発明装置の原理ブロック図第１図第１図における信号フォーマットを示す図時間第３図を説明するための信号タイミングチャート第図ステータス挿入回路のブロック図第図時間第３図を説明するための信号タイミングチャート第図

Claims

【特許請求の範囲】複数のデータの状態を表わすステータス信号に続く該複
数のデータ夫々のタイムスロットの配置が互いに異なる
複数フォーマットの信号夫々をフォーマット毎に供給さ
れ、各タイムスロット毎にそのデータのステータス信号
を付加挿入する第１のステータス挿入回路（２２、２３
）と、該第１のステータス挿入回路（２２、２３）夫々よりの
信号をステータス信号が付加されたタイムスロット単位
で書き込まれ、該複数フォーマット夫々に応じて読み出
すデータメモリ（２５）と、該データメモリ（２５）よ
りの信号をフォーマット毎に供給され、該複数のデータ
のステータス信号を取出して該複数のデータ夫々の連続
するタイムスロットの直前に付加挿入する第２のステー
タス挿入回路（２７、２８）とを有し、該第２のステータス挿入回路（２７、２８）より複数フ
ォーマットの信号夫々を出力することを特徴とするイン
ターフェース装置。