JPH01231596A - タイムスロット変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル情報通信分野に利用される。

本発明は、ディジタルデータを時分割多重した多重化信
号におけるディジタルデータの多重化されている位置を
変換するタイムスロット変換回路に関する。

〔概要〕

本発明は、変換メモリによりディジタルデータを時分割
多重した多重信号のタイムスロットの変換を行うタイム
スロット変換回路において、前記変換メモリの読み出し
アドレス信号を発生する制御メモリに、あらかじめ前記
アドレス信号とともに固定パターン信号と制御信号とを
記憶させておき、前記制御メモリに書き込み信号が入力
されたとき、前記読み出しアドレス信号、前記固定パタ
ーン信号および前記制御信号を順に読み出すようにする
ことにより、 回路規模の小形化をはかったものである。

〔従来の技術〕

従来、この種のタイムスロット変換回路は第３図に示す
ように、読み出しアドレス信号ｅを発生する制御メモリ
２とは別個に、制御信号ｆを発生する制御信号発生回路
６と固定パターン信号ｇを発生する固定パターン発生回
路７とを有する構成となっていた。

なお、第３図において、１はアドレス発生回路、３は直
並列変換回路、４は変換メモリ、５および８は選択回路
、９および１０は並直列変換回路である。

〔発明が解決しようとする問題点〕

ディジタルデータを時分割多重した多重化信号における
ディジタルデータの多重化されている位置を変換するタ
イムスロット変換回路においては、任意のタイムスロッ
トに固定パターンを挿入する必要がある。前述した従来
のタイムスロット変換回路は、読み出しアドレス信号を
発生する制御メモリ２とは別個に制御信号発生回路６と
固定パターン発生回路７とを持つ構成となっているので
、回路規模が大きくなる欠点があった。

本発明の目的は、前記の欠点を除去することにより、回
路規模を小さくできるタイムスロット変換回路を提供す
ることにある。

〔問題点を解決するための手段〕

本発明は、クロック信号と同期信号とを入力して書き込
みアドレス信号を出力するアドレス発生回路と、直列信
号から並列信号に変換された多重化入力信号を前記書き
込みアドレス信号により書き込み読み出しアドレス信号
により読み出すことによりタイムスロットの変換を行い
変換信号を出力する変換メモリとを含むタイムスロット
変換回路において、前記書き込みアドレス信号を入力し
あらかじめ記憶された前記読み出しアドレス信号と制御
信号と固定パターン信号とを所定の順序で出力する制御
メモリと、前記書き込みアドレス信号と前記読み出しア
ドレス信号とを入力しそのいずれかを前記変換メモリに
入力する第一の選択回路と、前記制御信号を保持出力す
る制御信号保持回路と、前記固定パターン信号を保持出
力する固定パターン保持回路と、前記変換信号および前
記固定パターン保持回路から出力される固定パターン信
号を入力し前記制御信号保持回路から出力される制御信
号に従い選択出力する第二の選択回路とを含むことを特
徴とする。

〔作用〕

制御メモリには、あらかじめ読み出しアドレス信号とと
もに固定パターン信号および制御信号が記憶されており
、これらの信号は、アドレス発生回路からの書き込みア
ドレス信号の入力により順に読み出され、前記読み出し
アドレス信号は第一の選択回路を介して変換メモリに入
力され、前記固定パターン信号および前記制御信号はそ
れぞれ固定パターン保持回路および制御信号保持回路に
入力され一時保持されたうえ所定の出力が行われる。

従って、従来のように別個に固定パターン発生回路およ
び制御信号発生回路を設ける必要がなく、前記制御メモ
リのメモリ容量を大きくし、簡単に構成できる保持回路
を設ければよくなり、回路規模を小さくすることが可能
となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図である
。

本実施例は、クロック信号ａと同期信号すとを入力して
書き込みアドレス信号ｄを出力するアドレス発生回路１
と、直列信号から直並列変換回路３により並列信号に変
換された多重化入力信号Ｃを書き込みアドレス信号ｄに
より書き込み、読み出しアドレス信号ｅにより読み出す
ことによりタイムスロットの変換を行い変換信号りを出
力する変換メモリ４とを含むタイムスロット変換回路に
おいて、 書き込みアドレス信号ｄを入力しあらかじめ記憶された
読み出しアドレス信号ｅと制御信号ｆと固定パターン信
号ｇとを所定の順序で出力する制御メモリ２ａと、書き
込みアドレス信号ｄと読み出しアドレス信号ｅとを入力
しそのいずれかを変換メモリ４に入力する第一の選択回
路５と、制御信号を保持出力する制御信号保持回路６ａ
と、固定パターン信号ｇを保持出力する固定パターン保
持回路７ａと、変換信号りおよび固定パターン保持回路
７ａから出力される固定パターン信号ｇとを入力し制御
信号保持回路６ａから出力される制御信号ｆに従い選択
出力する第二の選択回路８とを含んでいる。なお、第１
図において、９および１０は選択回路８から出力される
出力信号を、それぞれ並列信号から直列信号に変換して
、多重化出力信号Ａおよび多重化出力信号Ｂを出力する
並直列変換回路である。

本発明の特徴は、第１図において、あらかじめ読み出し
アドレス信号ｅとともに固定パターン信号ｇおよび制御
信号ｆを記憶し、書き込みアドレス信号ｄの入力により
そられの信号を所定の順序で読み出す制御メモリ２ａと
、制御信号保持回路６ａ　と、固定パターン信号保持回
路７ａとを設けたことにある。

次に、本実施例の動作について説明する。

アドレス発生回路１は、クロック信号ａと同期信号すと
を入力とし書き込みアドレス信号ｄを出力し、制御メモ
’Ｊ２ａは、あらかじめ書き込まれていた読み出しアド
レス信号ｅと制御信号ｆと固定パターン信号ｇとを書き
込みアドレス信号ｄにより所定の順序で出力する。直並
列変換回路３は、直列信号である多重化入力信号Ｃを並
列信号に変換し多重化入力信号Ｃ′を出力する。変換メ
モリ４は、直並列変換回路３からの多重化入力信号Ｃ′
を書き込みアドレス信号ｄにより書き込み、読み出しア
ドレス信号ｅにより読み出すことによりディジタルデー
タの多重されている位置を変換し変換信号りを出力する
。選択回路５は、書き込みアドレス信号ｄと読み出しア
ドレス信号ｅとを選択出力する。

制御信号保持回路６ａは、制御メモ１Ｊ２ａの出力から
制御信号ｆのみを保持し、固定パターン保持回路７ａは
制御メモ１Ｊ２ａの出力から固定パターン信号ｇのみを
保持する。選択回路８は、固定パターン保持回路７から
出力される固定パターン信号ｇと変換メモリ４から出力
される変換信号りとを制御信号保持回路６ａから出力さ
れる制御信号ｆにより選択し、並直列変換回路９および
１０は、選択回路８から出力される変換信号りおよび固
定パターン信号ｇを並列信号から直列信号にそれぞれ変
換し、多重化出力信号Ａおよび多重化出力信号Ｂとして
出力する。

第２図は第１図の実施例のタイムチャートである。クロ
ック信号ａは多重化入力信号Ｃのビットの位置を示し、
多重化入力信号Ｃは、８ビツトのディジタルデータがタ
イムスロットごとに多重されている。変換メモリ４にお
いては、直並列変換回路３により並列信号に変換された
多重化入力信号Ｃ′がそれぞれタイムスロットのビット
１の位置に入力され、制御メモ’Ｊ２ａからの読み出し
アドレス信号Ａおよび已により変換信号ＡおよびＢがそ
れぞれタイムスロットのビット３およびビット７の位置
に出力される。読み出しアドレス信号ｅ、制御信号ｆお
よび固定パターン信号ｇは、制御メモリ２ａから同図に
示すように、固定パターン信号Δがビット１、制御信号
へがビット２、読み出しアドレス信号Ａがビット３、固
定パターン信号Ｂがビット５、制御信号Ｂがビット６、
読み出しアドレス信号Ｂがビット７に対応して順に出力
される。

なお、本実施例は、１個の多重化入力信号Ｃをタイムス
ロット変換することにより２個の多重化出力信号Ａおよ
びＢとして出力するものであるが、この際、多重化入力
信号Ｃよりも多重化出力信号ＡおよびＢの方が多いため
に、使用されないタイムスロットが存在する。この使用
されないタイムスロットに指定された固定パターン信号
ｇを挿入するために、制御メモ’Ｊ２ａにあらかじめ指
定された固定パターン信号ｇと、固定パターン信号ｇの
挿入されるタイムスロットを指定する制御信号ｆとを、
変換メモリ４の読み出しアドレス信号ｅとともに書き込
んでおき、アドレス発生回路１の出力する書き込みアド
レス信号ｄにより順次出力し、制御信号保持回路６ａと
固定パターン保持回路７ａにより保持し、選択回路８に
より多重化信号Ａおよび已に挿入している。

〔発明の効果〕

以上説明したように、本発明は、前述の構成により、従
来、制御メモリとは別個に構成されていた制御信号発生
回路と固定パターン発生回路とを用いずに回路を構成す
ることができ、回路規模を小さくできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。 第２図はそのタイムチャート。 第３図は従来例を示すブロック構成図。 １・・・アドレス発生回路、２．２ａ・・・制御メモリ
、３・・・直並列変換回路、４・・・変換メモリ、５、
訃・・選択回路、６・・・制御信号発生回路、６ａ・・
・制御信号保持回路、７・・・固定パターン発生回路、
７ａ・・・固定パターン保持回路、９．１０・・・並直
列変換回路、ａ・・・クロック信号、ｂ・・・同期信号
、ｃ、　ｃ’・・・多重化入力信号、ｄ・・・書き込み
アドレス信号、ｅ・・・読み出しアドレス信号、ｆ・・
・制御信号、ｇ・・・固定パターン信号、ｈ・・・変換
信号。

Claims (1)

1. 【特許請求の範囲】 １、クロック信号と同期信号とを入力して書き込みアド
   レス信号を出力するアドレス発生回路（１）と、直列信
   号から並列信号に変換された多重化入力信号を前記書き
   込みアドレス信号により書き込み読み出しアドレス信号
   により読み出すことによりタイムスロットの変換を行い
   変換信号を出力する変換メモリ（４）とを含むタイムス
   ロット変換回路において、 前記書き込みアドレス信号を入力しあらかじめ記憶され
   た前記読み出しアドレス信号と制御信号と固定パターン
   信号とを所定の順序で出力する制御メモリ（２ａ）と、
   前記書き込みアドレス信号と前記読み出しアドレス信号
   とを入力しそのいずれかを前記変換メモリに入力する第
   一の選択回路（５）と、前記制御信号を保持出力する制
   御信号保持回路（６ａ）と、前記固定パターン信号を保
   持出力する固定パターン保持回路（７ａ）と、前記変換
   信号および前記固定パターン保持回路から出力される固
   定パターン信号を入力し前記制御信号保持回路から出力
   される制御信号に従い選択出力する第二の選択回路（８
   ）と を含むことを特徴とするタイムスロット変換回路。