JPH04243334A - シグナリングフォーマット変換方式 - Google Patents
シグナリングフォーマット変換方式Info
- Publication number
- JPH04243334A JPH04243334A JP469791A JP469791A JPH04243334A JP H04243334 A JPH04243334 A JP H04243334A JP 469791 A JP469791 A JP 469791A JP 469791 A JP469791 A JP 469791A JP H04243334 A JPH04243334 A JP H04243334A
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- Japan
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- signaling
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- section
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- 230000011664 signaling Effects 0.000 title claims abstract description 57
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000005236 sound signal Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多重装置内における音声
のシグナリングのフォーマット変換方式に関する。ディ
ジタル通信では、音声信号はチャンネル毎に指定される
タイムスロットにそれぞれ収容して伝送し、音声信号の
接続条件を指定するシグナリングは情報が少ないことか
らシグナリング専用タイムスロットに複数のチャンネル
のシグナリングを周期的に収容して伝送している。
のシグナリングのフォーマット変換方式に関する。ディ
ジタル通信では、音声信号はチャンネル毎に指定される
タイムスロットにそれぞれ収容して伝送し、音声信号の
接続条件を指定するシグナリングは情報が少ないことか
らシグナリング専用タイムスロットに複数のチャンネル
のシグナリングを周期的に収容して伝送している。
【０００２】図３は８マルチフォーマットを説明する図
であり、８フレームで１マルチフレームを構成し、１フ
レームの中にシグナリング専用タイムスロットが設けら
れている例である。
であり、８フレームで１マルチフレームを構成し、１フ
レームの中にシグナリング専用タイムスロットが設けら
れている例である。
【０００３】シグナリング専用タイムスロットには、１
フレーム目にはフレームパターン、２〜７フレームには
チャンネル１〜６のシグナリング、８フレーム目にはア
ラーム情報を乗せており、これを繰り返して伝送する。
フレーム目にはフレームパターン、２〜７フレームには
チャンネル１〜６のシグナリング、８フレーム目にはア
ラーム情報を乗せており、これを繰り返して伝送する。
【０００４】かかるディジタル通信で用いられる多重装
置は小型化、低消費電力化が求められており、そのため
に装置を構成する各回路も小型化することが必要であり
、シグナリングフォーマット変換方式も回路構成を小型
化ができる変換方式が要求されている。
置は小型化、低消費電力化が求められており、そのため
に装置を構成する各回路も小型化することが必要であり
、シグナリングフォーマット変換方式も回路構成を小型
化ができる変換方式が要求されている。
【０００５】
【従来の技術】図４は従来例を説明するブロック図であ
る。図中の１０はメモリ部、２０はアドレス作成部、３
０は制御部、４０はシリアル／パラレル変換部（以下Ｓ
／Ｐ変換部と称する）、５０はチャンネル選択部である
。
る。図中の１０はメモリ部、２０はアドレス作成部、３
０は制御部、４０はシリアル／パラレル変換部（以下Ｓ
／Ｐ変換部と称する）、５０はチャンネル選択部である
。
【０００６】図５は従来例のタイムチャートを示す。図
４の回路の動作を図５のタイムチャートにより説明する
。図５のフレーム構成は図３で説明した８マルチフォー
マットの例とし、シグナリングはチャンネル（図中ＣＨ
と示す）１〜６を収容している。
４の回路の動作を図５のタイムチャートにより説明する
。図５のフレーム構成は図３で説明した８マルチフォー
マットの例とし、シグナリングはチャンネル（図中ＣＨ
と示す）１〜６を収容している。
【０００７】■ １フレーム毎に入力するチャンネル
１〜６のシグナリングである。■ シリアルデータと
して入力するチャンネル１〜６のシグナリングをＳ／Ｐ
変換部４０にて６本のパラレルデータに変換し、１フレ
ームの間それぞれのデータを保持する。
１〜６のシグナリングである。■ シリアルデータと
して入力するチャンネル１〜６のシグナリングをＳ／Ｐ
変換部４０にて６本のパラレルデータに変換し、１フレ
ームの間それぞれのデータを保持する。
【０００８】■ チャンネル選択部５０により、パラ
レルデータに変換したチャンネル１〜６のシグナリング
を順次取り出し、アドレス作成部の発生するアドレスに
書き込む。
レルデータに変換したチャンネル１〜６のシグナリング
を順次取り出し、アドレス作成部の発生するアドレスに
書き込む。
【０００９】■ メモリ部１０に書き込んだチャンネ
ル１〜６のシグナリングを制御部３０の制御により、位
相調整しシグナリング専用タイムスロットに送出する。
ル１〜６のシグナリングを制御部３０の制御により、位
相調整しシグナリング専用タイムスロットに送出する。
【００１０】
【発明が解決しようとする課題】上述の従来例では、８
マルチフォーマットであり、シグナリングは６チャンネ
ル収容されており、２０マルチフォーマットの場合には
１８チャンネル分が収容される。
マルチフォーマットであり、シグナリングは６チャンネ
ル収容されており、２０マルチフォーマットの場合には
１８チャンネル分が収容される。
【００１１】従来例においては、Ｓ／Ｐ変換部４０、チ
ャンネル選択部５０はそれぞれチャンネル対応の構成を
とっているので、６チャンネル分または１８チャンネル
分の回路が必要となり、多重装置の小型化を妨げている
。
ャンネル選択部５０はそれぞれチャンネル対応の構成を
とっているので、６チャンネル分または１８チャンネル
分の回路が必要となり、多重装置の小型化を妨げている
。
【００１２】本発明は、シグナリングフォーマットの変
換を小型な構成の回路で行うことのできるシグナリング
フォーマット変換方式を実現しようとする。
換を小型な構成の回路で行うことのできるシグナリング
フォーマット変換方式を実現しようとする。
【００１３】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はチャンネル毎の
シグナリングを書き込むメモリ部であり、２０はメモリ
部１０へのシグナリング書き込み／読み出しアドレス（
図中書き込みアドレスをＷＡ、読み出しアドレスをＲＡ
と示す。）を指定するアドレス作成部であり、３０はア
ドレス作成部２０で作成する書き込み／読み出しアドレ
スの制御と、読み出したシグナリングをシグナリング専
用タイムスロットに送出する制御を行う制御部であり、
チャンネル毎のシグナリングをアドレス作成部２０で作
成するアドレスの指定によりメモリ部１０に書き込み、
制御部３０の制御により、アドレス作成部２０で作成す
るメモリ部１０の指定のアドレスのシグナリングを読み
出し、順次シグナリング専用タイムスロットに送出する
ことを特徴とする。この構成をとることにより小型な構
成の回路でシグナリングフォーマットの変換を行うこと
が可能となる。
明するブロック図である。図中の１０はチャンネル毎の
シグナリングを書き込むメモリ部であり、２０はメモリ
部１０へのシグナリング書き込み／読み出しアドレス（
図中書き込みアドレスをＷＡ、読み出しアドレスをＲＡ
と示す。）を指定するアドレス作成部であり、３０はア
ドレス作成部２０で作成する書き込み／読み出しアドレ
スの制御と、読み出したシグナリングをシグナリング専
用タイムスロットに送出する制御を行う制御部であり、
チャンネル毎のシグナリングをアドレス作成部２０で作
成するアドレスの指定によりメモリ部１０に書き込み、
制御部３０の制御により、アドレス作成部２０で作成す
るメモリ部１０の指定のアドレスのシグナリングを読み
出し、順次シグナリング専用タイムスロットに送出する
ことを特徴とする。この構成をとることにより小型な構
成の回路でシグナリングフォーマットの変換を行うこと
が可能となる。
【００１４】
【作用】チャンネル毎のシグナリングはアドレス作成部
２０の作成する書き込みアドレスにしたがって、１チャ
ンネル、１アドレスでメモリ部１０に書き込まれる。
２０の作成する書き込みアドレスにしたがって、１チャ
ンネル、１アドレスでメモリ部１０に書き込まれる。
【００１５】書き込まれたチャンネル毎のシグナリング
は、アドレス作成部２０の作成する読み出しアドレスの
指定により順次読み出され、制御部３０の制御により、
伝送路の速度に合わせて、シグナリング専用タイムスロ
ットに直接出力することにより小型な回路でシグナリン
グフォーマットの変換を行うことが可能となる。
は、アドレス作成部２０の作成する読み出しアドレスの
指定により順次読み出され、制御部３０の制御により、
伝送路の速度に合わせて、シグナリング専用タイムスロ
ットに直接出力することにより小型な回路でシグナリン
グフォーマットの変換を行うことが可能となる。
【００１６】
【実施例】図２は本発明の実施例のタイムチャートであ
る。本実施例の動作を図３で説明した８マルチフォーマ
ットの例で説明する■ フレーム毎に入力するチャン
ネル１〜６のシグナリングである。
る。本実施例の動作を図３で説明した８マルチフォーマ
ットの例で説明する■ フレーム毎に入力するチャン
ネル１〜６のシグナリングである。
【００１７】■ フレーム毎のシグナリングを書き込
むアドレスを示し、チャンネル１（図中ＣＨ１と示す）
のシグナリングは書き込みアドレス１に、チャンネル２
（図中以下ＣＨは省略）のシグナリングは書き込みアド
レス２に、以下同様にしてチャンネル６までのシグナリ
ングを書き込みアドレス６までに書き込む。
むアドレスを示し、チャンネル１（図中ＣＨ１と示す）
のシグナリングは書き込みアドレス１に、チャンネル２
（図中以下ＣＨは省略）のシグナリングは書き込みアド
レス２に、以下同様にしてチャンネル６までのシグナリ
ングを書き込みアドレス６までに書き込む。
【００１８】■ メモリ部１０に書き込んだデータの
読み出しアドレスと示す。最初の１フレーム目では、ア
ドレス１のシグナリングを、２フレーム目ではアドレス
２のシグナリングを、以下同様に６フレーム目ではアド
レス６のシグナリングを読み出す。
読み出しアドレスと示す。最初の１フレーム目では、ア
ドレス１のシグナリングを、２フレーム目ではアドレス
２のシグナリングを、以下同様に６フレーム目ではアド
レス６のシグナリングを読み出す。
【００１９】■ ■の読み出しは、制御部３０の制御
により行い、シグナリング専用タイムスロットに位相を
合わせて送出する。図２は８マルチフォーマットの例で
説明したが、２０マルチフォーマット等他の規格への変
換も、アドレス作成部２０の内容と制御部３０による制
御を変更するのみで、簡単に対応することが可能である
。
により行い、シグナリング専用タイムスロットに位相を
合わせて送出する。図２は８マルチフォーマットの例で
説明したが、２０マルチフォーマット等他の規格への変
換も、アドレス作成部２０の内容と制御部３０による制
御を変更するのみで、簡単に対応することが可能である
。
【００２０】
【発明の効果】本発明にれよば、シグナリングフォーマ
ットの変換を、入力するシグナリングを１チャンネル１
アドレスでメモリ部に書き込み、伝送路のタイミングに
合わせて、シグナリング専用タイムスロットに順次１フ
レーム１アドレスで読み出すことにより、小型な回路で
シグナリングフォーマット変換が可能となる。
ットの変換を、入力するシグナリングを１チャンネル１
アドレスでメモリ部に書き込み、伝送路のタイミングに
合わせて、シグナリング専用タイムスロットに順次１フ
レーム１アドレスで読み出すことにより、小型な回路で
シグナリングフォーマット変換が可能となる。
【図１】 本発明の原理を説明するブロック図
【図２
】 本発明の実施例のタイムチャート
】 本発明の実施例のタイムチャート
【図３】 ８
マルチフォーマットを説明する図
マルチフォーマットを説明する図
【図４】 従来例を
説明するブロック図
説明するブロック図
【図５】 従来例のタイムチャー
ト
ト
１０ メモリ部
２０ アドレス作成部
３０ 制御部
４０ Ｓ／Ｐ変換部
５０ チャンネル選択部
Claims (1)
- 【請求項１】 多重装置内における音声のシグナリン
グのフォーマット変換方式であって、チャンネル毎のシ
グナリングを書き込むメモリ部（１０）と、前記メモリ
部（１０）へのシグナリング書き込み／読み出しアドレ
スを指定するアドレス作成部（２０）と、前記アドレス
作成部（２０）で作成する書き込み／読み出しアドレス
の制御と、読み出したシグナリングをシグナリング専用
タイムスロットに送出する制御を行う制御部（３０）と
を備え、チャンネル毎のシグナリングを前記アドレス作
成部（２０）で作成するアドレスの指定により前記メモ
リ部（１０）に書き込み、前記制御部（３０）の制御に
より、前記アドレス作成部（２０）で作成する前記メモ
リ部（１０）の指定のアドレスのシグナリングを読み出
し、順次シグナリング専用タイムスロットに送出するこ
とを特徴とするシグナリングフォーマット変換方式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP469791A JPH04243334A (ja) | 1991-01-18 | 1991-01-18 | シグナリングフォーマット変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP469791A JPH04243334A (ja) | 1991-01-18 | 1991-01-18 | シグナリングフォーマット変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04243334A true JPH04243334A (ja) | 1992-08-31 |
Family
ID=11591084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP469791A Withdrawn JPH04243334A (ja) | 1991-01-18 | 1991-01-18 | シグナリングフォーマット変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04243334A (ja) |
-
1991
- 1991-01-18 JP JP469791A patent/JPH04243334A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |