JPH0297152A - 時間スイッチ回路 - Google Patents
時間スイッチ回路Info
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- JPH0297152A JPH0297152A JP63247523A JP24752388A JPH0297152A JP H0297152 A JPH0297152 A JP H0297152A JP 63247523 A JP63247523 A JP 63247523A JP 24752388 A JP24752388 A JP 24752388A JP H0297152 A JPH0297152 A JP H0297152A
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- JP
- Japan
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- data
- transmission format
- time
- memory
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- 230000005540 biological transmission Effects 0.000 claims abstract description 77
- 230000015654 memory Effects 0.000 claims abstract description 33
- 239000000872 buffer Substances 0.000 claims description 8
- 230000000737 periodic effect Effects 0.000 claims description 4
- 230000009466 transformation Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 14
- 230000006870 function Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/08—Time only switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
異なる種類の伝送フォーマットを有する複数種類のメデ
ィアのデータのタイムスロットの入替えを行なう時間ス
イッチ回路に関し、 異なる伝送フォーマットのデータに対して、時間スイッ
チ機能とフォーマット変換機能とを実現し、ハードウェ
ア構成および制御を簡素化することを目的とし、 書込みアドレスの順序と読出しアドレスの順序とを変換
することによってタイムスロットの入替えを行なうため
に、同一の基本速度単位を有し各々周期的で且つ異なる
伝送フォーマットを有してなる複数種類のデータをさら
に時分割多重化してなるデータを、少なくとも１周期分
毎に保持するデータ・バッファと、前記データバッファ
の各アドレス毎に前記書込みあるいは読出しの順序を設
定するアドレスコントロールメモリを有し、前記アドレ
スコントロールメモリにおいては、前記複数種類のデー
タの相互間における伝送フォーマットの変換と、該複数
種類のデータそれぞれの伝送フォーマット内でのタイム
スロットの入替えとを同時に実現するようにアドレスが
設定されるように構成する。
ィアのデータのタイムスロットの入替えを行なう時間ス
イッチ回路に関し、 異なる伝送フォーマットのデータに対して、時間スイッ
チ機能とフォーマット変換機能とを実現し、ハードウェ
ア構成および制御を簡素化することを目的とし、 書込みアドレスの順序と読出しアドレスの順序とを変換
することによってタイムスロットの入替えを行なうため
に、同一の基本速度単位を有し各々周期的で且つ異なる
伝送フォーマットを有してなる複数種類のデータをさら
に時分割多重化してなるデータを、少なくとも１周期分
毎に保持するデータ・バッファと、前記データバッファ
の各アドレス毎に前記書込みあるいは読出しの順序を設
定するアドレスコントロールメモリを有し、前記アドレ
スコントロールメモリにおいては、前記複数種類のデー
タの相互間における伝送フォーマットの変換と、該複数
種類のデータそれぞれの伝送フォーマット内でのタイム
スロットの入替えとを同時に実現するようにアドレスが
設定されるように構成する。
本発明は、異なる種類の伝送フォーマットを有する複数
種類のメディアのデータのタイムスロットの入替えを行
なう時間スイッチ回路に関する。
種類のメディアのデータのタイムスロットの入替えを行
なう時間スイッチ回路に関する。
時分割多重化装置等においては、時分割多重化されたデ
ータを入力して、該データのタイムスロットの入替えを
行なう時間スイッチ回路が設けられている。
ータを入力して、該データのタイムスロットの入替えを
行なう時間スイッチ回路が設けられている。
ところで、近年の時分割多重化装置においては、音声デ
ータ、画像データ、コンピュータ端末からのデータ等、
複数のメディアのデータを多重化して効率良く伝送する
ことが要求されている。そして、これらの各メディアの
データは、それぞれのメディアのデータの種類に応じて
異なる伝送フォーマットを有する。
ータ、画像データ、コンピュータ端末からのデータ等、
複数のメディアのデータを多重化して効率良く伝送する
ことが要求されている。そして、これらの各メディアの
データは、それぞれのメディアのデータの種類に応じて
異なる伝送フォーマットを有する。
上記のような時分割多重化装置において時間スイッチと
しての機能を実現するには、各メディアのデータ内、す
なわち、同一の伝送フォーマットのデータ内でのタイム
スロットの入替え機能の他に、異なる伝送フォーマット
のデータ相互間でのタイムスロットの入替えを行なう機
能も必要となる。
しての機能を実現するには、各メディアのデータ内、す
なわち、同一の伝送フォーマットのデータ内でのタイム
スロットの入替え機能の他に、異なる伝送フォーマット
のデータ相互間でのタイムスロットの入替えを行なう機
能も必要となる。
また、これらの異なる種類の伝送フォーマットを有する
複数種類のメディアのデータを伝送する際に、それぞれ
の伝送フォーマットを保持したまま、さらに多重化して
伝送する場合もあれば、あるいは、効率的なデータ伝送
を実現するために、伝送容量の少ないメディアのデータ
は他のメディアのデータの伝送フォーマットに変換して
該他のメディアのデータと共に伝送するという場合もあ
り得る。後者の場合におけるように、データの伝送フォ
ーマットを他の伝送フォーマットに変換することも、前
記の異なる伝送フォーマットのデータ相互間でのタイム
スロットの入替え機能により実現される。
複数種類のメディアのデータを伝送する際に、それぞれ
の伝送フォーマットを保持したまま、さらに多重化して
伝送する場合もあれば、あるいは、効率的なデータ伝送
を実現するために、伝送容量の少ないメディアのデータ
は他のメディアのデータの伝送フォーマットに変換して
該他のメディアのデータと共に伝送するという場合もあ
り得る。後者の場合におけるように、データの伝送フォ
ーマットを他の伝送フォーマットに変換することも、前
記の異なる伝送フォーマットのデータ相互間でのタイム
スロットの入替え機能により実現される。
第５図は、従来のマルチメディアのデータに対する、タ
イムスロットの入替えのための構成の１例として、異な
る種類の伝送フォーマットを有する２種類のメディアの
データを伝送するために設けられた時分割多重化装置に
おける、従来のタイムスロットの入替えのための構成の
概略を示すものである。
イムスロットの入替えのための構成の１例として、異な
る種類の伝送フォーマットを有する２種類のメディアの
データを伝送するために設けられた時分割多重化装置に
おける、従来のタイムスロットの入替えのための構成の
概略を示すものである。
第５図の従来例に示されるように、従来の時分割多重化
装置においては、前記複数種類のデータそれぞれの伝送
フォーマット内でタイムスロットの入替えを行なうため
の時間スイッチ回路５１および５２と、該複数種類のデ
ータの相互間における伝送フォーマットの変換を行なう
ためのフォーマット変換回路５３とが、それぞれ独立に
設けられている。
装置においては、前記複数種類のデータそれぞれの伝送
フォーマット内でタイムスロットの入替えを行なうため
の時間スイッチ回路５１および５２と、該複数種類のデ
ータの相互間における伝送フォーマットの変換を行なう
ためのフォーマット変換回路５３とが、それぞれ独立に
設けられている。
例えば、第１の伝送フォーマットのデータ内のタイムス
ロットを、第２の伝送フォーマットのデータ内のタイム
スロットと入替えようとするときには、まず、フォーマ
ット変換回路５３によって該第１の伝送フォーマットの
データのフォーマットを第２の伝送フォーマットに変換
し、その後、時間スイッチ回路５２によって上記の第２
の伝送フォーマットのデータ内の目的のタイムスロット
との入替えが行なわれていた。
ロットを、第２の伝送フォーマットのデータ内のタイム
スロットと入替えようとするときには、まず、フォーマ
ット変換回路５３によって該第１の伝送フォーマットの
データのフォーマットを第２の伝送フォーマットに変換
し、その後、時間スイッチ回路５２によって上記の第２
の伝送フォーマットのデータ内の目的のタイムスロット
との入替えが行なわれていた。
ここで、図示しないが、第５図の２つの時間スイッチ回
路５１および５２、そして、フォーマット変換回路５３
は、それぞれ、通常の時間スイッチ回路としての構成を
有する。すなわち、書込みアドレスの順序と読出しアド
レスの順序とを変換することによってシリアルなデータ
のタイムスロットの入替えを行なうために、該データを
一時保持するデータ・バッファと、該データバッファの
各アドレス毎に該書込みあるいは読出しの順序を設定す
るアドレスコントロールメモリ、その他、これらのデー
タバッファおよびアドレスコントロールメモリを制御す
る構成を、第５図に示すような、個々の時間スイッチ回
路（あるいはフォーマット変換回路）５１．５２および
５３の構成毎に有する。（なお、第５図においては、そ
れぞれの時間スイッチ回路（あるいはフォーマット変換
回路）の入出力は、２つの対向局の間で双方向にやりと
りされるデータを模式的に示すもので、実際の時間スイ
ッチ回路の入出力は、それぞれ、時分割多重化されたシ
リアルデータであることは言うまでもない。） 上述のように、従来のマルチメディアのデータに対する
、タイムスロットの入替えのための構成は、ハードウェ
ア構成が複雑化し、したがって、全体の制御も複雑化す
るという問題があった。
路５１および５２、そして、フォーマット変換回路５３
は、それぞれ、通常の時間スイッチ回路としての構成を
有する。すなわち、書込みアドレスの順序と読出しアド
レスの順序とを変換することによってシリアルなデータ
のタイムスロットの入替えを行なうために、該データを
一時保持するデータ・バッファと、該データバッファの
各アドレス毎に該書込みあるいは読出しの順序を設定す
るアドレスコントロールメモリ、その他、これらのデー
タバッファおよびアドレスコントロールメモリを制御す
る構成を、第５図に示すような、個々の時間スイッチ回
路（あるいはフォーマット変換回路）５１．５２および
５３の構成毎に有する。（なお、第５図においては、そ
れぞれの時間スイッチ回路（あるいはフォーマット変換
回路）の入出力は、２つの対向局の間で双方向にやりと
りされるデータを模式的に示すもので、実際の時間スイ
ッチ回路の入出力は、それぞれ、時分割多重化されたシ
リアルデータであることは言うまでもない。） 上述のように、従来のマルチメディアのデータに対する
、タイムスロットの入替えのための構成は、ハードウェ
ア構成が複雑化し、したがって、全体の制御も複雑化す
るという問題があった。
本発明は上記の問題点に鑑み、なされたもので、異なる
伝送フォーマットのデータに対して、時間スイッチ機能
とフォーマット変換機能とを実現し、ハードウェア構成
および制御を簡素化する時間スイッチ回路を提供するこ
とを目的とするものである。
伝送フォーマットのデータに対して、時間スイッチ機能
とフォーマット変換機能とを実現し、ハードウェア構成
および制御を簡素化する時間スイッチ回路を提供するこ
とを目的とするものである。
第１図は本発明の基本構成図である。本図において、■
はデータメモリ、そして、２はアドレスコントロールメ
モリである。
はデータメモリ、そして、２はアドレスコントロールメ
モリである。
データメモリ１は、書込みアドレスの順序と読出しアド
レスの順序とを変換することによってタイムスロットの
入替えを行なうために、同一の基本速度単位を有し各々
周期的で且つ異なる伝送フォーマットを有してなる複数
種類のデータをさらに時分割多重化してなるデータを、
少なくとも１周期分毎に保持する。
レスの順序とを変換することによってタイムスロットの
入替えを行なうために、同一の基本速度単位を有し各々
周期的で且つ異なる伝送フォーマットを有してなる複数
種類のデータをさらに時分割多重化してなるデータを、
少なくとも１周期分毎に保持する。
アドレスコントロールメモリ２は、前記データバッファ
１の各アドレス毎に前記書込みあるいは読出しの順序を
設定するためものであって、本発明においては、該アド
レスコントロールメモリ２には、前記複数種類のデータ
の相互間における伝送フォーマットの変換と、該複数種
類のデータそれぞれの伝送フォーマット内でのタイムス
ロットの入替えとを同時に実現するようにアドレスが設
定される。
１の各アドレス毎に前記書込みあるいは読出しの順序を
設定するためものであって、本発明においては、該アド
レスコントロールメモリ２には、前記複数種類のデータ
の相互間における伝送フォーマットの変換と、該複数種
類のデータそれぞれの伝送フォーマット内でのタイムス
ロットの入替えとを同時に実現するようにアドレスが設
定される。
データメモリ１に、同一の基本速度単位を有し各々周期
的で且つ異なる伝送フォーマットを有してなる複数種類
のデータをさらに時分割多重化してなるデータが、少な
くとも１周期分毎に保持されることにより、該データメ
モリｌには、全ての種類のデータの伝送フォーマットが
少なくとも１周期分合まれる。こうして、これらデータ
メモリ１に保持されたデータのタイムスロットを入替え
ることにより、異なる伝送フォーマットの間の伝送フォ
ーマット変換を行なうことが可能である。
的で且つ異なる伝送フォーマットを有してなる複数種類
のデータをさらに時分割多重化してなるデータが、少な
くとも１周期分毎に保持されることにより、該データメ
モリｌには、全ての種類のデータの伝送フォーマットが
少なくとも１周期分合まれる。こうして、これらデータ
メモリ１に保持されたデータのタイムスロットを入替え
ることにより、異なる伝送フォーマットの間の伝送フォ
ーマット変換を行なうことが可能である。
さらに、該データメモリ１に、各種類のデータの伝送フ
ォーマットが少なくとも１周期分、すなわち、完全な形
で含まれることにより、該各種類のデータの伝送フォー
マット内でタイムスロットの入替えを行なうことができ
る。
ォーマットが少なくとも１周期分、すなわち、完全な形
で含まれることにより、該各種類のデータの伝送フォー
マット内でタイムスロットの入替えを行なうことができ
る。
上記の、異なる伝送フォーマットの間の伝送フォーマッ
ト変換、および、各種類のデータの伝送フォーマット内
でのタイムスロットの入替えは、共に上記データメモリ
１に一時期に保持されるデータのタイムスロットを入替
えることにより実現されるものであるので、該データメ
モリ１における、書込みアドレスの順序と読出しアドレ
スの順序とを変換するために、データバッファ１の各ア
ドレス毎に前記書込みあるいは読出しの順序を設定する
アドレスコントロールメモリ２におけるアドレス設定に
より、−度に行なうことができる。
ト変換、および、各種類のデータの伝送フォーマット内
でのタイムスロットの入替えは、共に上記データメモリ
１に一時期に保持されるデータのタイムスロットを入替
えることにより実現されるものであるので、該データメ
モリ１における、書込みアドレスの順序と読出しアドレ
スの順序とを変換するために、データバッファ１の各ア
ドレス毎に前記書込みあるいは読出しの順序を設定する
アドレスコントロールメモリ２におけるアドレス設定に
より、−度に行なうことができる。
したがって、本発明の構成によれば、１つの時間スイッ
チ回路の構成によって、異なる伝送フォーマットの間の
伝送フォーマット変換、および、各種類のデータの伝送
フォーマット内でのタイムスロットの入替えが一度に行
ない得、前述の従来の構成に比較してハードウェア構成
が簡素化され、また、１つの時間スイッチ回路を制御す
るのみであるので、制御も簡素化される。
チ回路の構成によって、異なる伝送フォーマットの間の
伝送フォーマット変換、および、各種類のデータの伝送
フォーマット内でのタイムスロットの入替えが一度に行
ない得、前述の従来の構成に比較してハードウェア構成
が簡素化され、また、１つの時間スイッチ回路を制御す
るのみであるので、制御も簡素化される。
第３図は、複数の伝送フォーマットのデータをさらに多
重化したデータ構成の１例として、交換機のダイヤリン
グ情報であるシグナリングデータ卆の２種類の伝送フォ
ーマットを示すものである。
重化したデータ構成の１例として、交換機のダイヤリン
グ情報であるシグナリングデータ卆の２種類の伝送フォ
ーマットを示すものである。
第３図に示される例では、伝送フォーマットｌは１ビツ
ト×２０のマルチフレームからなる伝送フォーマットで
あり、伝送フォーマット２は、８ビツトからなるフレー
ム×２０のマルチフレームからなる伝送フォーマットで
ある。なお、第３図において、ＣＨＩ、ＣＨ２，・・・
等は各チャネルの１ビツトのデータを、Ａは制御ビット
である。
ト×２０のマルチフレームからなる伝送フォーマットで
あり、伝送フォーマット２は、８ビツトからなるフレー
ム×２０のマルチフレームからなる伝送フォーマットで
ある。なお、第３図において、ＣＨＩ、ＣＨ２，・・・
等は各チャネルの１ビツトのデータを、Ａは制御ビット
である。
ここで、伝送フォーマット１１伝送フオーマツト２とも
に、１ビツトのデータを伝送する基本速度単位は同一の
Ｑ、４ｋｂｐｓであって、伝送フォーマット１の１マル
チフレームは０．４Ｘ２０−８ｋｂｐｓ、伝送フォーマ
ット２の１マルチフレームは０．４Ｘ８Ｘ２０＝６４ｋ
ｂｐｓを占める。
に、１ビツトのデータを伝送する基本速度単位は同一の
Ｑ、４ｋｂｐｓであって、伝送フォーマット１の１マル
チフレームは０．４Ｘ２０−８ｋｂｐｓ、伝送フォーマ
ット２の１マルチフレームは０．４Ｘ８Ｘ２０＝６４ｋ
ｂｐｓを占める。
伝送フォーマットｌと伝送フォーマット２とを多重化し
たデータを伝送する回線上では、伝送フォーマットｌ、
および、伝送フォーマット２に対して、それぞれ、６４
ｋｂｐｓが割当られている。
たデータを伝送する回線上では、伝送フォーマットｌ、
および、伝送フォーマット２に対して、それぞれ、６４
ｋｂｐｓが割当られている。
したがって、該６４ｋｂｐｓの間に、伝送フォーマット
１の８ｋｂｐｓのマルチフレームは８周期分伝送され、
伝送フォーマット２の６４ｋｂｐ Ｓのマルチフレーム
は１周期分伝送される。
１の８ｋｂｐｓのマルチフレームは８周期分伝送され、
伝送フォーマット２の６４ｋｂｐ Ｓのマルチフレーム
は１周期分伝送される。
さて、上記の第３図のデータのタイムスロットの入替え
が行なわれる、本発明の時間スイッチ回路のハードウェ
ア構成例は、第４図に示されているように、通常の時間
スイッチ回路と同様に、データメモリ４１、セレクタ４
２、アドレスコントロールメモリ４３、およびカウンタ
４４を有してなる。
が行なわれる、本発明の時間スイッチ回路のハードウェ
ア構成例は、第４図に示されているように、通常の時間
スイッチ回路と同様に、データメモリ４１、セレクタ４
２、アドレスコントロールメモリ４３、およびカウンタ
４４を有してなる。
データメモリ４１には、第３図の構成のデータが一度に
３２０ビツト（前述の伝送フォーマットｌの８ｋｂｐｓ
のマルチフレーム８周期分の１６０ビツト士伝送フォー
マット２の６４ｋｂｐＳのマルチフレーム１周期分の１
６０ビツト）、カウンタ４４から出力された逐次的な出
力に応じて順に書き込まれる。（伝送フォーマット１と
伝送フォーマット２とを多重化したデータの周期は、マ
ルチフレームの周期の大きい伝送フォーマット２のマル
チフレームを１つ完全に含む長さ、すなわち、第３図に
示される３２０ビツトである。）上記のデータメモリ４
１に一度に書き込まれた３２０ビツトのデータは、アド
レスコントロールメモリ４３に設定されたアドレスに従
って読み出され、これによって、該３２０ビツトのデー
タのタイムスロットの入替えが実現される。
３２０ビツト（前述の伝送フォーマットｌの８ｋｂｐｓ
のマルチフレーム８周期分の１６０ビツト士伝送フォー
マット２の６４ｋｂｐＳのマルチフレーム１周期分の１
６０ビツト）、カウンタ４４から出力された逐次的な出
力に応じて順に書き込まれる。（伝送フォーマット１と
伝送フォーマット２とを多重化したデータの周期は、マ
ルチフレームの周期の大きい伝送フォーマット２のマル
チフレームを１つ完全に含む長さ、すなわち、第３図に
示される３２０ビツトである。）上記のデータメモリ４
１に一度に書き込まれた３２０ビツトのデータは、アド
レスコントロールメモリ４３に設定されたアドレスに従
って読み出され、これによって、該３２０ビツトのデー
タのタイムスロットの入替えが実現される。
該タイムスロットの入替えの１例が第２図に示されてい
る。
る。
第２図において、実線の矢印は伝送フォーマット１内で
のタイムスロットの入替えを、破線の矢印は伝送フォー
マット２内でのタイムスロットの入替えを、そして、−
点鎖線は伝送フォーマットｌと伝送フォーマット２との
間のフォーマット変換のためのタイムスロットの入替え
を、それぞれ示している。
のタイムスロットの入替えを、破線の矢印は伝送フォー
マット２内でのタイムスロットの入替えを、そして、−
点鎖線は伝送フォーマットｌと伝送フォーマット２との
間のフォーマット変換のためのタイムスロットの入替え
を、それぞれ示している。
これらのタイムスロットの入替えは、第４図のデータメ
モリ４１に第２図の１ａのように書き込まれたデータを
、第２図のｌｂのような順で読み出すように、第４図の
アドレスコントロールメモリ４３のアドレスを設定する
ことにより実現できる。
モリ４１に第２図の１ａのように書き込まれたデータを
、第２図のｌｂのような順で読み出すように、第４図の
アドレスコントロールメモリ４３のアドレスを設定する
ことにより実現できる。
本発明によれば、伝送フォーマットの異なるデータに対
して、時間スイッチ機能とフォーマット変換機能とを実
現し、ハードウェア構成および制御を簡素化することが
できる。
して、時間スイッチ機能とフォーマット変換機能とを実
現し、ハードウェア構成および制御を簡素化することが
できる。
第１図は本発明の基本構成図、
第２図は、本発明の実施例におけるタイムスロットの入
替えの１例を示す図、 第３図は、複数の伝送フォーマットを多重化したデータ
の構成例を示す図、 第４図は、時間スイッチ回路のハードウェア構成例を示
す図、そして 第５図は、従来の複数の伝送フォーマットを多重化した
データに対するタイムスロット入替えのための構成の概
略図である。 〔符号の説明〕 １．４１・・・データメモリ、２．４３・・・アドレス
コントロールメモリ、４２・・・セレクタ、４４・・・
カウンタ、５１．５１・・・時間スイッチ回路、５３・
・・伝送フォーマット相互変換回路。
替えの１例を示す図、 第３図は、複数の伝送フォーマットを多重化したデータ
の構成例を示す図、 第４図は、時間スイッチ回路のハードウェア構成例を示
す図、そして 第５図は、従来の複数の伝送フォーマットを多重化した
データに対するタイムスロット入替えのための構成の概
略図である。 〔符号の説明〕 １．４１・・・データメモリ、２．４３・・・アドレス
コントロールメモリ、４２・・・セレクタ、４４・・・
カウンタ、５１．５１・・・時間スイッチ回路、５３・
・・伝送フォーマット相互変換回路。
Claims (1)
- 【特許請求の範囲】 １、書込みアドレスの順序と読出しアドレスの順序とを
変換することによってタイムスロットの入替えを行なう
ために、同一の基本速度単位を有し各々周期的で且つ異
なる伝送フォーマットを有してなる複数種類のデータを
さらに時分割多重化してなるデータを、少なくとも１周
期分毎に保持するデータ・バッファ（１）と、 前記データバッファ（１）の各アドレス毎に前記書込み
あるいは読出しの順序を設定するアドレコントロールメ
モリ（２）とを有し、 前記アドレスコントロールメモリ（２）においては、前
記複数種類のデータの相互間における伝送フォーマット
の変換と、該複数種類のデータそれぞれの伝送フォーマ
ット内でのタイムスロットの入替えとを同時に実現する
ようにアドレスが設定されることを特徴とする時間スイ
ッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247523A JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
| US07/416,474 US4972407A (en) | 1988-10-03 | 1989-10-03 | Time-division switching circuit transforming data formats |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63247523A JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0297152A true JPH0297152A (ja) | 1990-04-09 |
| JPH0750898B2 JPH0750898B2 (ja) | 1995-05-31 |
Family
ID=17164759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63247523A Expired - Fee Related JPH0750898B2 (ja) | 1988-10-03 | 1988-10-03 | 時間スイッチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4972407A (ja) |
| JP (1) | JPH0750898B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5390333A (en) * | 1990-02-06 | 1995-02-14 | Alcatel Network Systems, Inc. | Switch array power reduction apparatus |
| US5157656A (en) * | 1990-07-31 | 1992-10-20 | Northern Telecom Limited | Nyblet time switch |
| US5239542A (en) * | 1991-08-23 | 1993-08-24 | Redcom Laboratories, Inc. | Time division multiplex switching system for interconnecting telephone circuits which operate in accordance with different signalling systems and call formats |
| US5388089A (en) * | 1991-08-30 | 1995-02-07 | The Furukawa Electric Co., Ltd. | Apparatus for connecting multiplex transmission systems |
| JPH0564276A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 時間スイツチ回路 |
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