JPH04148325A - メモリデータ送受信回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリデータ送受信回路に関する。

〔従来の技術〕

従来のメモリデータの送受信回路は、第４図に下すよう
にシリアルデータ入力端子１０１からのシリアルデータ
を入力するシリアル／パラレル変換回路１０４と、シリ
アルデータ出力端子１０２へシリアルデータを出力する
パラレル／シリアル変換回路１０５と、シリアルデータ
を送受信するためのクロック、制御信号及び受信メモリ
回路１１１と送信メモリ回路１０７に読み出し・書き込
みするためのアドレス信号を出力するカウンタ回路１０
３と、シリアル／パラレル変換回路１０４からのパラレ
ル出力データをカウンタ回路１０３からのアドレス信号
により書き込み、アドレス信号入力端子１０９を介して
ＣＰＵから入力される読み出し要求によりデータバス入
出力端子１１０ヘデータを出力する受信メモリ回路１１
１と、パラレル／シリアル変換回路１０５に出力するパ
ラレル出力データをカウンタ回路１０３からのアドレス
信号により読み出し、アドレス信号入力端子１０９を介
してＣＰＵから入力される書き込み要求によりデータバ
ス入出力端子１１０からのデータを入力する送信メモリ
回路１０７を有している。第４図はシリアルデータの信
号形態を示す図である。

次に動作について説明する。シリアルデータ入力端子１
０１から入力されるシリアルデータは、カウンタ回路１
０３の制御を受け順次シリアル／パラレル変換回路１０
４でパラレルデータに変換され受信メモリ回路１１１に
書き込まれる。また送信メモリ回路１０７に蓄積されて
いるパラレルデータは、カウンタ回路１０３の制御を受
けパラレル／シリアル変換回路１０５でシリアルデータ
に変換され出力端子１０２から出力される。シリアルデ
ータ出力端子１０２から出力するデータは、３２バイト
周期でアドレスと多重分離装置の動作設定情報が次々と
多重・分離装置へ送出される。多重・分離装置は通常１
６ボートを有しており、各ボートはこの出力シリアルデ
ータを受信しアドレス値を基に自分のアドレスかどうか
判断し自分のアドレスの場合はその動作設定情報を取り
込み、またアドレスとそのボートの動作状態情報がシリ
アルデータとして出力され、シリアルデータ入力端子１
０１に入力される。

カウンタ回路１０３では、シリアル／パラレル変換回路
１０４とパラレル／シリアル変換回路１０５にＣＬｋと
シリアル／パラレルあるいはパラレル／シリアル変換す
るための制御信号と共に、受信メモリ回路１１１と送信
メモリ回路１０７に対しシリアルデータに使用するメモ
リのアドレス信号を出力する。

受信メモリ回路１１１は取り扱うデータ量から通常４に
バイト程度の容量を有し、シリアル／パラレル変換回路
１０４から出力されるパラレルデータを入力し、カウン
タ回路１０３から出力されるアドレス信号を基にそのパ
ラレルデータを書き込む。そして、アドレス信号の入力
端子１０９を介してＣＰＵから受信メモリ回路１１１に
対し周期的に読み出し要求があると、データバスの入出
力端子１１０を介してＣＰＵにデータが出力される。

送信メモリ回路１０７も受信メモリ回路１１１と同様４
にバイト程度の容量を有し、受信メモリ回路１１１とは
逆にアドレス信号の入力端子１０９を介してＣＰＵから
送信メモリ回路１０７に対する書き込み要求があるとデ
ータバスの入出力端子１１０を介してＣＰＵからのデー
タが書き込まれる。そして、カウンタ回路１０３から出
力されるアドレス信号を基にそのアドレスに対するデー
タがパラレル／シリアル変換回路１０５へ読み出される
。

シリアルデータ量としては通常１６ボートのデータを授
受するため４にバイト必要であり、受信メモリ回路１１
１と送信メモリ回路１０７の容量は４にバイトとなる。

カウンタ回路１０３から出力するアドレス信号の周期は
通常２ｍｓ　ｅ　ｃであり、受信メモリ回路１１１と送
信メモリ回路１０７に対するＣＰＵの書き込み・読み出
し周期は通常５０ｍ５　ｅ　ｃ　〜１００ｍ５　ｅ　ｃ
である。

〔発明が解決しようとする課題〕

この従来のメモリデータ送受信回路は、シリアルデータ
の容量としても４にバイトが必要のために受信メモリ回
路と送信メモリ回路の双方とも４にバイトの容量が必要
であり、そのメモリへのアクセスが一方のシリアルデー
タは２ｍ５ｅｃ周期で、他方のＣＰＵは５０〜１００ｍ
５ｅｃ周期と非同期のため、両方向からアクセス可能で
且つメモリ容量の大きなメモリが必要となり回路価格が
高価になる欠点があった。

〔課題を解決するための手段〕

本発明のメモリデータ送受信回路は、シリアルデータを
送受信するためのクロックと制御信号と送信および受信
の２つのメモリ回路を読み出し・書き込みするためのア
ドレス信号を出力するカウンタ回路と、前記カウンタ回
路が出力する前記クロックおよび制御信号を受けシリア
ルデータの入力信号をパラレルデータに変換して出力す
るシリアル／パラレル変換回路と、前記カウンタ回路が
出力する前記クロックおよび制御信号を受け前記送信メ
モリ回路からのパラレルデータをシリアルデータに変換
して出力するパラレル／シリアル変換回路と、前記シリ
アル／パラレル変換回路の出力であるパラレルデータを
前記カウンタ回路が出力する前記アドレス信号に従い順
次書き込み、且つ書き込みとは独立に外部のＣＰＵから
当該データを読み出す事が可能な前記受信メモリ回路と
、前記外部ＣＰＵからのデータをランダムに書き込み、
且つ前記パラレル／シリアル変換回路の入力であるパラ
レルデータを前記カウンタ回路が出力する前記アドレス
信号に従い順次読み出す前記送信メモリ回路と、この送
信メモリ回路内のデータを複数個にブロック化し送出す
るための制御機能を持つ選択回路とを備えている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す多重通信システムの構
成を示すブロック図、第２図は本発明のメモリ送受信回
路の一実施例を示すブロック図、第３図は第１図の送信
メモリ回路の内部構成を示す図である。

第１図の多重通信システムは、複数の加入者回線を多重
化し伝送し且つ多重化された信号を受信して複数の加入
者回線に分離する多重・分離装置２と、この多重Φ分離
装置の作動条件の設定、動作状態の監視等のデータを送
受するメモリデータ送受信回路３と、メモリデータ送受
信回路を介して多重合分離装置を制御するＣＰＵ４と、
交換機５から構成される。第２図のメモリデータ送受信
回路は、シリアルデータの入力端子１０１、シリアルデ
ータの出力端子１０２、カウンタ回路１０３、シリアル
／パラレル変換回路１０４、パラレル／シリアル変換回
路１０５、受信メモリ回路１０６、送信メモリ回路１０
７、選択回路１０８、アドレス信号の入力端子１０９、
データバスの入出力端子１１０で構成される。

第２図において、多重・分離装置から入力端子１０１を
介して入力されたシリアルデータは、シリアル／パラレ
ル変換回路１０４に送られる。シリアル／パラレル変換
回路１０４では、８ビツトのパラレルデータに順次変換
し受信メモリ回路１０６に出力する。

カウンタ回路１０３は多重−分離装置と同期しており、
シリアル／パラレル変換回路１０４とパラレル／シリア
ル変換回路１０５にＣＬＫと制御信号（第１図では１本
の線で示す）を出力すると共に、受信メモリ回路１０６
と送信メモリ回路１０７に対しシリアルデータに使用す
るメモリのアドレス信号を出力する。

受信メモリ回路１０８は例えば１にバイト（従来の１／
４）の容量を有し、シリアル／パラレル変換回路１０４
から出力されるパラレルデータを入力し、カウンタ回路
１０３から出力されるアドレス信号を基にそのパラレル
データを書き込む。

そして、ＣＰＵからアドレス信号の入力端子１０９を介
して受信メモリ回路１０６に対し読み出し要求があると
、データバスの入出力端子１１０を介してＣＰＵにデー
タが出力される。送信メモリ回路１０７は４にバイトの
容量ををし、受信メモリ回路１０６とは逆にＣＰＵから
アドレス信号の入力端子１０９を介して入力される送信
メモリ回路１０７に対する書き込み要求があるとデータ
バスの入出力端子１１０を介してＣＰＵからのデータが
書き込まれる。そして、カウンタ回路１０３から出力さ
れるアドレス信号と後述する選択回路１０８から出力さ
れるアドレス信号（ブロック指定信号）を基にそのアド
レスに対するデータが読み出される。

パラレル／シリアル変換回路１０５では、カウンタ回路
１０３からのアドレス信号により順次送信メモリ回路１
０７から入力される８ビツトのパラレルデータをシリア
ルに変換し出力端子１０２を介して多重・分離装置へシ
リアルデータとして出力する。

第３図において、監視回路１０８はＣＰＵの制御を受け
送信メモリのブロック設定情報を生成する。選択回路１
０８からのブロック設定情報により、送信メモリ回路１
０７内の４にバイトの容量がブロック１〜ブロツク４に
分けられ、そのブロックの１つの１にバイトのデータが
パラレル／シリアル変換回路１０５に出力される。この
ブロック１〜４のデータはＣＰＵから個々に書き換え可
能であり、ブロック内のデータの設定変更がない限り選
択回路１０８からのブロック設定情報に従い当該ブロッ
クのデータが繰り返しパラレル／シリアル変換回路１０
５に入力され、出力端子１０２からシリアルデータが多
重・分離装置へ出力される。なおＣＰＵからの送信メモ
リ回路１０７のデータ内容の変更は選択回路１０８から
ブロック設定情報によるデータの送出とは別にランダム
に行われるために、シリアルデータの最大容量は、４に
バイト必要である。

入力端子１０１からのシリアルデータは、出力端子１０
２のシリアルデータのブロックに対応しており、選択回
路１０８の設定情報により例えばブロック１の内容が多
重・分離装置へ出力されると、ブロック１に対応した多
重・分離装置の動作状態を示すデータが入力される。従
って受信メモリ回路１０６内のメモリ容量は、各ブロッ
クを順次ＣＰＵが読み出す構成のために１にバイトで済
み、そのメモリ内のデータは選択回路１０８の設定情報
によりどのブロック内容であるかがＣＰＵで判断できる
。また、シリアルデータの容量としては、ｌｋバイトに
なり、シリアルデータの周期としては０．５ｍ５ｅｃと
なる。一方ＣＰＵが送信メモリ回路をアクセスする周期
は、５０〜１００ｍ５ｅｃでありシリアルデータの周期
より長いので、受信メモリ回路１０６が１にバイトでも
選択回路１０８の設定情報により１にバイトメ４ブロツ
クのデータをＣＰＵは読み出すことができ、ブロック１
を読み出し後ブロック２〜ブロツク４を読み出すように
選択回路１０８を制御する。

〔発明の効果〕

以上説明したように本発明は、シリアルデータの周期が
０．５ｍ５ｅｃでＣＰＵのアクセス周期が５０〜１００
ｍ５ｅｃであることを利用して選択回路の制御によりメ
モリ内部を１／４ずつにブロック化し、出力のシリアル
データと入力のシリアルデータを対応させることにより
、受信メモリ回路のメモリ容量が従来回路の１／４にで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す多重通信システムの構
成を示すブロック図、第２図は本発明の一実施例を示す
メモリデータ送受信回路のブロック図、第３図は送信メ
モリ回路の内部構成を示す図、第４図は従来のメモリ送
受信回路のブロック図である。 １・・・電話機、２・・・多重・分離装置、３・・・メ
モリデータ送受信回路、４・・・ＣＰＵ、１０１・・・
シリアルデータ入力端子、１０２・・・シリアルデータ
出力端子、１０３・・・カウンタ回路、１０４・・・シ
リアル／パラレル変換回路、１０５・・・パラレル／シ
リアル変換回路、１０６，１１１・・・受信メモリ回路
、１０７・・・送信メモリ回路、１０８・・・選択回路
、１０９・・・アドレス信号入力端子、１１０・・・デ
ータバス入出力端子。

Claims (1)

【特許請求の範囲】
1. シリアルデータを送受信するためのクロックと制御信号
   と送信および受信の２つのメモリ回路を読み出し・書き
   込みするためのアドレス信号を出力するカウンタ回路と
   、前記カウンタ回路が出力する前記クロックおよび制御
   信号を受けシリアルデータの入力信号をパラレルデータ
   に変換して出力するシリアル／パラレル変換回路と、前
   記カウンタ回路が出力する前記クロックおよび制御信号
   を受け前記送信メモリ回路からのパラレルデータをシリ
   アルデータに変換して出力するパラレル／シリアル変換
   回路と、前記シリアル／パラレル変換回路の出力である
   パラレルデータを前記カウンタ回路が出力する前記アド
   レス信号に従い順次書き込み、且つ書き込みとは独立に
   外部のＣＰＵから当該データを読み出す事が可能な前記
   受信メモリ回路と、前記外部ＣＰＵからのデータをラン
   ダムに書き込み、且つ前記パラレル／シリアル変換回路
   の入力であるパラレルデータを前記カウンタ回路が出力
   する前記アドレス信号に従い順次読み出す前記送信メモ
   リ回路と、この送信メモリ回路内のデータを複数個にブ
   ロック化し送出するための制御機能を持つ選択回路とを
   備えていることを特徴とするメモリデータ送受信回路。