JPH01241935A - 同期フォーマッタ - Google Patents

同期フォーマッタ

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JPH01241935A
JPH01241935A JP63110628A JP11062888A JPH01241935A JP H01241935 A JPH01241935 A JP H01241935A JP 63110628 A JP63110628 A JP 63110628A JP 11062888 A JP11062888 A JP 11062888A JP H01241935 A JPH01241935 A JP H01241935A
Authority
JP
Japan
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formatter
synchronous
host computer
bandwidth
allocating
Prior art date
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Application number
JP63110628A
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English (en)
Inventor
Bong S Choe
ボン　スウ　チョウ
Robert C Fairfield
ロバート　チャールズ　フェアフィールド
Joel David Peshkin
ジョエル　デビット　ペシュキン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q11/00—Selecting arrangements for multiplex systems
    • H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
    • H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
    • H04Q11/0435—Details
    • H04Q11/0464—Primary rate access circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1647—Subrate or multislot multiplexing

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Time-Division Multiplex Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の背景） ［産業上の利用分野］ 本発明は、集積サービスデジタル回路網（ＩｓＤＮ）用
のデジタル多重化インタフェース、特に、プライマリレ
ートインタフェースと呼ばれる比較的高周波型て使用さ
れる同期プロトコルデータフォーマツタに関する。
［従来技術の説明コ デシタル通信サービスの最近の急速な発展においては、
集積サービスデジタル回路網の一般的な概念は確実に普
及している。換言すれは、全ての考えられるサービスは
同一のデジタル回路網を介して提供される。
国際標準機構はこの発達を促進するために迅速に行動し
ている。この機構は（主に化アメリカ及び日本て’）１
．５４４Ｍビット／Ｓ及びプライマリ−レートデジタル
多重化インタフェース用の２．０４８Ｍビット／ｓ（世
界の大部分）のライン速度に基準を合せている。
市販製品のあるものはこれらの目的のために存在するが
、その各々は欠点を有している。
例えば、それらの内のあるものは少数のチャネルに役立
つだけなのて、装置の価格及び整合問題は急速に高まる
。また所望の容量の通信リンクを顧客に保証するには融
通性の点て不充分である。
本発明の目的は以上の問題を解決することである。
（発明の概要） 本発明によれば、同期プロトコルデータフォーマツタ（
以下単に）オーマツタという）はプライマワーレートデ
シタル多重化インタフェースの全てのチエネルを取り扱
うことかてき、又は、１つ以上の「スーパーチャネル」
を作るために隣接又は非隣接の６４キロヒツトのチャネ
ルを動的に割当ることかできるようにされている。
本発明の他の特徴によれは、このフォーマツタはこのフ
ォーマツタ及びこのプライマリ−レートデジタル多重化
インタフェースに関連するホストコンピュータ、即ち、
マイクロプロセッサにより主メモリの分担使用を容易に
する円形の待ち行列及び「割り込み待ち行列」構造を有
している。
この割り込み待ち行列構造によりホストコンピュータに
対する通知パルスと共にフォーマツタにより主メモリへ
の即時のアクセスか可能となり、これにより、主メモリ
自体にアクセスする前にホストコンピュータはいくつか
の緊急優先順位の仕事を続けることか依然として可能で
ある。
本発明の他の特徴によれば、誤りチェック周期冗長符号
（’ＣＲＣ）は、音声信号か送信されているということ
か知られたときにアドレス及び制御フィールドに基づい
てのみ計算される。
本発明の更に他の特徴によれは、フォーマツタは、リレ
ーモートのときに（例えは、レピータによる伝送）付加
的なＣＲＣの計算を防止し、代って、フレーム用の前の
ＣＲＣを処理してメモリに誤りか生しないようにする。
［実施例の説明］ 第１図において、本発明により実施することかてきるフ
ォーマット形成デジタル多重化インタフェースは送信ユ
ニット１１、受信ユニット１２及びＩ１０インタフェー
ス１３を有している。送信ユニット１１と受信ユニット
１２は総括的にトランシーバと称し、例えば、局部的な
ホストコンピュータ１４に奉仕する局部的な入出力イン
タフェース１３を、公衆交換電話回路網又は他の情報伝
送設備への伝送線インタフェース１５に接続する場合に
、必要なプロトコル、フォーマツチインク及び、一般的
な関連機能を提供する。
送信ユニット１１の内部詳細に入る前に、従来技術て開
発されている機能全体を考える。１９８７年１０月５日
ニューヨーク州ライ（Ｒｙｅ）て王ヱ１　プロシーテイ
ンクス（Ｃｏ　ｎ　ｆ　、見エヱ０６においてバリー　
ティ、フレンチ（Ｈａｒｒｙ　　Ｔ、Ｆｒｅｎｃｈ）に
よる論文［アン　エイト　チャネルシンクロナス　デー
タ　コントローラ　）オー　ア　プライマリ−レート　
インタフェース　トウ　イストンＪ　　（Ａｎ　　Ｅｉ
ｇｈｔＣｈａｎｎｅｌＳｙｎｃｈｒｏｎｏｕｓ　　Ｄａ
ｔａ　　Ｃｏｎｔｒｏｌｌｅｒ　　ｆｏｒ　　ａ　　Ｐ
ｒｉｍａｒｙ　　Ｒａｔｅ　　Ｉｎｔｅｒｆａｃｅ　　
ｔｏ　　ｌ５ＤＮ）には、本発明の直前の技術である集
積回路か記載されている。
フォーマツタについては次のように記載されている。
このフォーマツタは低レベルのフォーマツチインク機能
からホストコンピュータを解放し、そして、ＣＲＣ発生
及びチェックのような要求された機能を提供してリンク
層流制御（ｌｉｎｋ　　１ａｙｅｒ　　ｆｌｏｗ）及び
誤り回復を行い・・。
「それは」前端プロセッサ、ホストコンピュータ、群コ
ントローラ及び高級端末ワークステーションに利用され
よう。
それにもかかわらす（Ｃ，Ｃ，１，Ｔ、Ｔ、）により採
用されているチャネル北アメリカ標準用途又は３２チヤ
ネルヨーロツパ（Ｃ，Ｅ、Ｐ。
Ｔ、）標準用途用のこの８チャネル回路の重複要求を減
少することか望ましくなった。
本発明は、ホストコンピュータ用の前端プロセッサとし
て考えるとき、ソフトウェアの必要性及びホストコンピ
ュータ用の計算負荷を大いに減少させる単一の集積回路
を提供する。
又第１図で、送信ユニット１１は送信直列入出カニニッ
ト１６、高レベルデータリンク制御（ＨＤＬＣ）ユニッ
ト１７及びＲＡＭ１８を有し、これにより１つのフォー
マッタは全部で３２個の独立チャネルを絶えず注意する
ことができる。
第７図に示したように互いに調和する第２図及び第３図
の好適な実施例ては、本発明の動的チャネルの割り当て
、割り込み待ち行列構造及び他の特徴を可能にする要素
かフロック線図て示しである。
クロック信号は外部クロック（ＣＬＫ）及び伝送線イン
タフェース１５からの種々の信号の両方に応答してクロ
ック発生器２１て発生される。要素１１．１２及び１３
の全てはクロック発生器２１からの信号に同期して動作
する。
データは４０ビツトのデータバス２２てＩ１０インタフ
ェース１３と送信ユニット１１の間を流れるが、種々の
内部制御信号は制御ハス２３て送信ユニット１１内を流
れる。
ホストコンピュータ１４か分担メモリ２０に命令を置き
、そして、Ｉ１０インタフェース１３にＳＡリート線て
パルスを送って、共に、Ｂ（一般音声又はデータ伝送体
）又はＤ（データ又は通信チャネル）の６４にビット／
Ｓよりも大きな容量のスーパーチャネルか必要であると
いうことを示すと、フォーマツタはＳＡ倍信号応答して
分担メモリ２０内の新しい情報を読取る。この情報は充
分な数のチャネルを指定して、充分な帯域幅全体のチャ
ネルを結合するようにさせる。
論理チャネル番号回路２８はチャネル及びスーパーチャ
ネル内にタイムスロットの場所をマツプ化する重要な役
割りをこのプロセスで演する。
本発明の割り込み待ち行列構造は次のごと〈実施される
。
１６ビツトよりなる４０９６ワートまでの円形の割り込
み待ち行列は分担メモリ２０内に設定される。この待ち
行列は円形の割り込み待ち行列内における最後のシーケ
ンシャル位置か順次最初の位置にリンクされ、その結果
、制御ユニット１３内の割り込み待ち行列ポインタ３２
が最後の位置から最初の位置へ円滑に移動することかで
きるようにされている点て円形である。
割り込み待ち行列の目的は、送信ユニット１１又は受信
ユニット１２のそれぞれにおいてフォーマツタで取扱わ
れるデータ内に見られる（注意を要する）条件を記憶す
ることである。このために、フォーマツタは分担メモリ
に対して直接アクセスを行う。同時に、フォーマツタは
待ち行列ポインタ３２を進めて、ＩＮＴリード線て（第
１図に示した）ホストコンピュータ１４に警報信号を送
る。
ホストコンピュータ１４かより緊急の処理債先順・位を
持つ場合、ホストコンピュータ１４は一時的にその割り
込みを無視するが、フォーマツタは割込み待ち行列内に
ビットを設定して、後て、割込み待ち行列内における対
応アドレスをホストコンピュータ１４に発見させるよう
にし、そして、適切な処理、記録更新、などをさせる。
割り込み待ち行列内における記録は厳密に順次取扱われ
る。現在使用されているインタロック機構は円形割り込
み待ち行列内における各ワード内のフラッグビットの設
定及びクリアによる。フォーマッタがこのビットを設定
するのは割り込み条件が発生され、そして、Ｉ１０イン
タフェースユニット１３内に保持された割り込みＱポイ
ンタを進めるときである。円形の割り込み待ち行列を読
んだ後にホストコンピュータ１４はこのフラッグビット
をクリアしてそれ自体の割り込みＱポインタを進める。
このようにして、ホストコンピュータ１４は常に円形待
ち行列をめぐりフォーマツタを追跡する。フォーマツタ
のポインタかホストコンピュータ１４の割り込みＱポイ
ンタを取り囲まない限り、問題は生じない。
周期冗長符号（ＣＲＣ）制御装置３４は、完全伝送フレ
ームて、又は、音声信号データか現在伝送されている場
合にアドレス及び制御フィールドに基づいてのみ符号が
計算てき又はリレーモートては全熱計算できないという
点て従来技術とは異なる。
ＣＲＣ制御装置３４か音声信号処理用にプロクラムされ
るならば、受信ユニット１２において、ＣＲＣレジスタ
の内容はいくつかのへツタバイトか受信された後に固定
される。更に別のデータか受信されると、その固定され
たＣＲＣと新しく受信されたデータとの間て比較かすさ
れる。閉しフラッフ区切り文字（０１１１１１１０）か
受信されると、そのフレームに誤りかない場合、固定さ
れたＣＲＣレジスタの内容は（フラッフの前の）前の２
つのハイドに等しくなる。この受信されたＣＲＣは常に
インタフェースユニット１３によって分担メモリ２０に
書き込まれる。
送信ユニット１１ては、ＣＲＣレジスタの内容はいくつ
かのへツタハイドか送信された後に固定される。この固
定されたＣＲＣは、閉しフラッフ区切り文字の前にフレ
ームが送られるときにこのフレームの終りまて保持され
る。
送信ユニット１１がフレームリレー用途にある場合、メ
モリアクセスの誤りはデータ内の主誤り源となり得る。
その場合、新しいＣＲＣは発生されず、そして、前の値
か分担メモリ２０から送信ユニット１１まてＩ１０イン
タフェースユニット１３を介して直接送られる。この送
信ＣＲＣ５Ｒ（３４の一部）レジスタはこのモートては
使用されない。
診断試験のために、劣化ＣＲＣを分担メモリ２０から送
信ユニット１１へＩ１０インタフェースユニット１３を
介して送ることかできる。換言すれば、システムは試験
モートにおいてＣＲＣの誤りを無理に作る。これはライ
ンの誤りを模擬するものて受信端末回路をチェックする
ために使用することかてきる。
第４図から、最近確立された国際標準に対する本発明の
新規な動的チャネル割り当ての関係か理解されよう。第
１のラインは北アメリカ基準の２４個全てのチャネルを
示し、その最後のチャネル（ここでは「２３」として示
す）はチャネル通信データよりなるデータの特定の種類
でなければならない。
第２のラインは４つの標準的な３８４ｋｂｐｓスーパー
チヤネルを示す。
実際、第４図のライン２と３はスーパーチャネルの割り
当てを示し、この割り当ては１９８５年シュネーフにお
けるシリーズＩ、１．４３１の新しい標準Ｃ，Ｃ，Ｌ、
Ｔ、Ｔ、勧告に詳細に記載されているが、これは、最後
のラインの「混合及び整合」モートを達成するために本
発明の回路により等しく充分に実施される。
第４図の最後のラインには、本発明による規則的な混合
チャネル−スーパーチャネルの割り当てか示しである。
本発明の結果として、チャネル＃１の部分はチャネル＃
２の部分によって時間的に分離することがてきるし、又
逆も可能である。
ここて２つの点か観察されるへきである。まず、話中チ
ャネル又はタイムスロットか混信を受けないようにホス
トコンピュータはタイムスロットをマツプ化しくそして
、フォーマツタはそのＭＡＰレジスタ３６にそれらの選
択内容をコピーする）。第２に、マツピンクによりチャ
ネル２３又は通信のような特別の機能用に保存された任
意の他のタイムスロット又はチャネルは本発明による動
的チャネルの割り当てには決して割り当てられることか
ない。
各６４にビット１５のタイムスロットの終りにおいて、
フォーマツタは文脈スイッチを動作させて内部ＲＡＭ　
ｌ　ａ内にそのタイムスロットのチャネル用の部分情報
を記憶し、そして、次のタイムスロットのチャネル用の
部分情報を検索する。この構造によりこの非常に融通性
あるチャネル割り当ての特徴か実施可能となる。
他の点ては、この好適な実施例は当業者により一般的に
知られ及び理解される方法て動作する。
例えば、上記のフレンチ等による論文を参照。
他の可能な標準的なスーパーチャネルの割り当ては第５
図の表に記載しであるか自明であると考えられる。
第６図は動的チャネルの割り当てにおいて（主にホスト
コンピュータ１４により）守られる手続きを言葉て幾分
詳しく述へるフローチャートを示す。
このフローチャート内の「負荷相互参照」段階はどのタ
イムスロットかとのチャネルに割り嘉てられるへきかを
ホストコンピュータか識別して、分担メモリ内に新しい
割り当てを含む相互参照テーブルを形成するということ
を意味する。
そこで述べられた「注意マツプ」は分担メモリからＭＡ
Ｒレジスタ３６内へフォーマツタによりコピーされてフ
ォーマツタに対して第２図の論理チャネル番号回路２８
の相互参照割り当てのとれか変化したかを知らせる。
［）オーマツタ注意レジスタｊはとんな種類の構成変更
（即ち、再割り当て、命令、新しい割り込み待ち行列）
をフォーマッタが受けるへきかを示す。ホストコンピュ
ータは第６図の第２から第４まてのフロック内に記載さ
れた情報の全てを分担メモリ２０に書き込む。ホストコ
ンピュータは次にＳＡピン（第１図参照）をパルス駆動
して第６図の第５番目のフロックのステップを完成させ
る。続いて、フォーマツタは分担メモリを読取ってフォ
ーマツタ内のＳＡレジスタ２９を更新し、そして、再構
成プロセスを開始する。
（発明の効果） 本発明によれば、従来技術の欠点、すなわち、少数のチ
ャネルのみに役立つたつことに原因する装置の価格及び
整合問題の急速な増大、及び所望の容量の通信リンクの
顧客に対する融通性の問題か解決される。
【図面の簡単な説明】
第１図は本発明による同期プロトコルテータフオーマッ
トを使用ず（ることかてきるデジタル多重化インタフェ
ース利用環境のフロック線図、第２図と第３図は本発明
の好適な実施例のフロック線図、 第４図ないし第６図は本発明による動的チャネル割り当
ての融通性を示す図、 第７図は第２図と第３図の関係を示す図である。 出願人・アメリカン　テレホン　アンドＦＩＧ、５ ＦＩＧ、　　６ １〃吟チヤ牙ＩＬｚｌ＋ｌ　ｌｌ当て；ｊｋバＷ戒、循
２手ンｒＡイ釆し磐い矛ヤター１しＩＪ宇区辱木、ｆい
Ｉ０手続補正書坊式） 昭和６３年１２月１３日

Claims (11)

    【特許請求の範囲】
  1. （１）タイムスロットの割り当てを介して通信チャネル
    の帯域幅を割り当てる手段とプロトコル機能を遂行する
    手段を備えた種類のデータ回路網インタフェース用の同
    期フォーマッタにおいて、通信チャネルの帯域幅を割り
    当てる手段は任意のタイムスロットをチャネルに割り当
    てる手段を有していることを特徴とする同期フォーマッ
    タ。
  2. （２）通信チャネルの帯域幅を割り当てる手段は非話中
    タイムスロットを割り当てながら話中タイムスロットに
    対する混信を防止する手段を有することを更に特徴とす
    る特許請求の範囲第１項に記載の同期フォーマッタ。
  3. （３）通信チャネルの帯域幅を割り当てる手段は特別の
    機能用に保存されたどのタイムスロットに対する混信を
    も防止する手段を有することを更に特徴とする特許請求
    の範囲第１項に記載の同期フォーマッタ。
  4. （４）通信チャネルの帯域幅を割り当てる手段は帯域幅
    の割り当てを示す分担メモリ内に相互参照タイムスロッ
    トを有することを更に特徴とする特許請求の範囲第１項
    に記載の同期フォーマッタ。
  5. （５）プロトコル機能を遂行する手段は全データフィー
    ルドよりも少ない範囲に基づく周期冗長符号を処理する
    手段を有していることを更に特徴とする特許請求の範囲
    第１項に記載の同期フォーマッタ。
  6. （６）プロトコル機能を遂行する手段は周期冗長符号の
    処理から任意の音声信号データフィールドを除去する手
    段を有することを更に特徴とする特許請求の範囲第５項
    に記載の同期フォーマッタ。
  7. （７）周期冗長符号を処理する手段によって周期冗長符
    号の発生を抑止すると共に現存の周期冗長符号を伝送す
    る手段を有することを更に特徴とする特許請求の範囲第
    ５項に記載の同期フォーマッタ。
  8. （８）プロトコル機能を遂行する手段はホストコンピュ
    ータの注意のための丸い待ち行列の項目を確立する手段
    を含む、ホストコンピュータとの競合なしにメモリを分
    担する手段、及び、ホストコンピュータの注意が要求さ
    れそうな時にこのような各々のアクセスの後にホストコ
    ンピュータに対して注意信号を発生する手段を有するこ
    とを更に特徴とする特許請求の範囲第１項に記載の同期
    フォーマッタ。
  9. （９）ホストコンピュータが一時的に注意信号を無視す
    ることを可能にする手段、及び 項目が待ち行列内に入れられた順序でこの待ち行列内の
    項目にホストコンピュータをアクセスさせる手段を更に
    有することを特徴とする特許請求の範囲第８項に記載の
    同期フォーマッタ。
  10. （１０）メモリ関連の誤りが主誤り源に容易になり得る
    ように、選択されたチャネルについてフレームを中継す
    るために本同期フォーマッタが使用され、及び 周期冗長符号を処理する手段を抑止すると共に、以前に
    受信された周期冗長符号を伝送する手段がメモリ関連の
    誤りをチェックすることを更に特徴とする特許請求の範
    囲第７項に記載の同期フォーマッタ。
  11. （１１）プロトコル機能を遂行する手段は周期冗長符号
    を処理する手段を有し、そしてこの手段が、周期冗長符
    号の誤りによりシステムの試験を遂行させる手段を有し
    ていることを更に特徴とする特許請求の範囲第１項に記
    載の同期フォーマッタ。
JP63110628A 1988-03-18 1988-05-09 同期フォーマッタ Pending JPH01241935A (ja)

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