JPH10262272A - 時分割多重化通信媒体の簡単なインターフェース - Google Patents
時分割多重化通信媒体の簡単なインターフェースInfo
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- JPH10262272A JPH10262272A JP9276334A JP27633497A JPH10262272A JP H10262272 A JPH10262272 A JP H10262272A JP 9276334 A JP9276334 A JP 9276334A JP 27633497 A JP27633497 A JP 27633497A JP H10262272 A JPH10262272 A JP H10262272A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
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- H04Q2213/13292—Time division multiplexing, TDM
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- H04Q2213/00—Indexing scheme relating to selecting arrangements in general and for multiplex systems
- H04Q2213/13393—Time slot switching, T-stage, time slot interchanging, TSI
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】
【課題】 タイムスロット交換（ＴＳＩ）機能を簡単か
つ低コストな仕方で実行する。 【解決手段】 プロセッサは、ＴＤＭ媒体のタイムスロ
ットのビットマップを記憶する制御記憶部を備えてい
る。ビットマップは、判別すべき各タイムスロットの間
プロセッサで調べられるか、または、外部回路もしくは
プロセッサの予備内部回路で使用されるかして、どのタ
イムスロットをアクセスすべきかを、プロセッサに、つ
まりプロセッサのホストインターフェースに指示する割
り込みまたはＤＭＡ要求を発生する。プロセッサは、Ｔ
ＤＭ媒体とアプリケーション間のデータ転送を遂行する
ための読み取りバッファと書き込みバッファを備えてい
る。アプリケーションはバッファとランダムにアクセス
することにより、タイムスロット交換機能を遂行する。
つ低コストな仕方で実行する。 【解決手段】 プロセッサは、ＴＤＭ媒体のタイムスロ
ットのビットマップを記憶する制御記憶部を備えてい
る。ビットマップは、判別すべき各タイムスロットの間
プロセッサで調べられるか、または、外部回路もしくは
プロセッサの予備内部回路で使用されるかして、どのタ
イムスロットをアクセスすべきかを、プロセッサに、つ
まりプロセッサのホストインターフェースに指示する割
り込みまたはＤＭＡ要求を発生する。プロセッサは、Ｔ
ＤＭ媒体とアプリケーション間のデータ転送を遂行する
ための読み取りバッファと書き込みバッファを備えてい
る。アプリケーションはバッファとランダムにアクセス
することにより、タイムスロット交換機能を遂行する。
Description
【０００１】
【発明の属する技術分野】本発明は、タイムスロット交
換機能を含む時分割多重通信システムに関する。
換機能を含む時分割多重通信システムに関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】今日の
種々の遠距離通信交換システムは、交換機として時分割
多重（ＴＤＭ）通信媒体を使用している。このようなシ
ステムの一例は、ルーセント テクノロジーズ インク
のＤｅｆｉｎｉｔｙ（登録商標）構内交換機（ＰＢＸ）
である。このＴＤＭ媒体に通信リンクと装置（アプリケ
ーション）をインターフェースするポート回路は、通
常、媒体のタイムスロットの比較的少数のみへのアクセ
スを提供する。例えば、Ｄｅｆｉｎｉｔｙ ＰＢＸのポ
ート回路パックは、ＰＢＸの２５６タイムスロットＴＤ
Ｍバスのうちのいずれかの３２タイムスロットへのアク
セスを提供する。３２以上のタイムスロットへのアクセ
スを要するアプリケーションは、多数のポート回路パッ
クまたは注文した（及び一般に複雑で高価な）タイムス
ロット交換（ＴＳＩ）回路のどちらかを使用している。
種々の遠距離通信交換システムは、交換機として時分割
多重（ＴＤＭ）通信媒体を使用している。このようなシ
ステムの一例は、ルーセント テクノロジーズ インク
のＤｅｆｉｎｉｔｙ（登録商標）構内交換機（ＰＢＸ）
である。このＴＤＭ媒体に通信リンクと装置（アプリケ
ーション）をインターフェースするポート回路は、通
常、媒体のタイムスロットの比較的少数のみへのアクセ
スを提供する。例えば、Ｄｅｆｉｎｉｔｙ ＰＢＸのポ
ート回路パックは、ＰＢＸの２５６タイムスロットＴＤ
Ｍバスのうちのいずれかの３２タイムスロットへのアク
セスを提供する。３２以上のタイムスロットへのアクセ
スを要するアプリケーションは、多数のポート回路パッ
クまたは注文した（及び一般に複雑で高価な）タイムス
ロット交換（ＴＳＩ）回路のどちらかを使用している。
【０００３】従来のポート回路が提供する以上のタイム
スロットへのアクセスを要するアプリケーションは、い
つも一般的になっている。このようなアプリケーション
が多数のポート回路パックを使用している場合は、ＴＤ
Ｍ媒体の多数の回路パックスロットを使い尽くし、それ
により、交換システムがサーブできるアプリケーション
の数を減らしてしまう。また、このようなアプリケーシ
ョンが注文した複雑で高価なＴＤＭインターフェース回
路を使用している場合は、システムコストがかなり増加
する。
スロットへのアクセスを要するアプリケーションは、い
つも一般的になっている。このようなアプリケーション
が多数のポート回路パックを使用している場合は、ＴＤ
Ｍ媒体の多数の回路パックスロットを使い尽くし、それ
により、交換システムがサーブできるアプリケーション
の数を減らしてしまう。また、このようなアプリケーシ
ョンが注文した複雑で高価なＴＤＭインターフェース回
路を使用している場合は、システムコストがかなり増加
する。
【０００４】理想的なＴＤＭインターフェースは、アプ
リケーションが簡単で低コストな仕方で必要とするＴＤ
Ｍ媒体のタイムスロットの全てへのポート回路パックア
クセスでサーブされる各アプリケーションを提供するだ
ろう。
リケーションが簡単で低コストな仕方で必要とするＴＤ
Ｍ媒体のタイムスロットの全てへのポート回路パックア
クセスでサーブされる各アプリケーションを提供するだ
ろう。
【０００５】
【課題を解決するための手段】本発明は、この技術の欠
点を回避して要求を満足させることに向けられている。
一例として、本発明によれば、ＴＤＭ媒体のタイムスロ
ットへのアクセスを要するアプリケーションを実行する
プロセッサは、プロセッサの予備処理容量及び／または
予備ハードウェアを使用して、ＴＤＭ媒体とインターフ
ェースすると共にタイムスロット交換（ＴＳＩ）機能を
実行する。その結果生じるＴＤＭ媒体へのインターフェ
ースは簡単で低コストになる。例えば、十分な過剰処理
容量と予備周辺構成要素を有するプロセッサでは、コス
トは実際上ゼロになる。プロセッサは、ＴＤＭ媒体のタ
イムスロットのビットマップを記憶する制御記憶部を備
えている。ビットマップは、各タイムスロットの間プロ
セッサで調べられるか、または、好適には回路網−−例
えば、プロセッサの予備内部周辺構成要素−−で使用さ
れるかのどちらかが行なわれて、どのタイムスロットを
アクセスすべきかをプロセッサに示す。後者の割込みベ
ースの形態では、プロセッサは、好適には、アクセスさ
れないだろうタイムスロットによる処理をむだにしな
い。いずれの場合にも、プロセッサは、好適には、ビッ
トマップで指定される通りに、ＴＤＭバスのどのタイム
スロットにもアクセスする能力を有する。プロセッサ
は、ＴＤＭ媒体とアプリケーション間のデータ転送を遂
行する読み取りバッファ及び書き込みバッファを備えて
いる。アプリケーションは、バッファへのランダムアク
セスを有し、それによりタイムスロット交換機能を遂行
する。
点を回避して要求を満足させることに向けられている。
一例として、本発明によれば、ＴＤＭ媒体のタイムスロ
ットへのアクセスを要するアプリケーションを実行する
プロセッサは、プロセッサの予備処理容量及び／または
予備ハードウェアを使用して、ＴＤＭ媒体とインターフ
ェースすると共にタイムスロット交換（ＴＳＩ）機能を
実行する。その結果生じるＴＤＭ媒体へのインターフェ
ースは簡単で低コストになる。例えば、十分な過剰処理
容量と予備周辺構成要素を有するプロセッサでは、コス
トは実際上ゼロになる。プロセッサは、ＴＤＭ媒体のタ
イムスロットのビットマップを記憶する制御記憶部を備
えている。ビットマップは、各タイムスロットの間プロ
セッサで調べられるか、または、好適には回路網−−例
えば、プロセッサの予備内部周辺構成要素−−で使用さ
れるかのどちらかが行なわれて、どのタイムスロットを
アクセスすべきかをプロセッサに示す。後者の割込みベ
ースの形態では、プロセッサは、好適には、アクセスさ
れないだろうタイムスロットによる処理をむだにしな
い。いずれの場合にも、プロセッサは、好適には、ビッ
トマップで指定される通りに、ＴＤＭバスのどのタイム
スロットにもアクセスする能力を有する。プロセッサ
は、ＴＤＭ媒体とアプリケーション間のデータ転送を遂
行する読み取りバッファ及び書き込みバッファを備えて
いる。アプリケーションは、バッファへのランダムアク
セスを有し、それによりタイムスロット交換機能を遂行
する。
【０００６】一般に、本発明によれば、フレームにグル
ープ分けされたタイムスロット中のデータを伝送するＴ
ＤＭ媒体へのインターフェースは、ＴＤＭ媒体のフレー
ムの第１のタイムスロットからのデータを使用するか、
またはＴＤＭ媒体のフレームの第２のタイムスロットに
対してデータを発生するかのどちらかの機能を実行する
プロセッサからなる。同時に、前記プロセッサは、ＴＤ
Ｍ媒体のタイムスロット及びフレームの発生を追跡し、
前記機能で使用するためにＴＤＭ媒体のフレームの第１
のタイムスロットからのデータを受信するかまたはＴＤ
Ｍ媒体のフレームの第２のタイムスロットにおいて前記
機能によって発生するデータを送信するかのどちらかを
行なう。したがって、アプリケーション実行とインター
フェース機能は、追加のハードウェアの助けがほとんど
もしくは全くなしに、同一プロセッサで実行され、その
結果簡単で低コストのインターフェースが得られる。
ープ分けされたタイムスロット中のデータを伝送するＴ
ＤＭ媒体へのインターフェースは、ＴＤＭ媒体のフレー
ムの第１のタイムスロットからのデータを使用するか、
またはＴＤＭ媒体のフレームの第２のタイムスロットに
対してデータを発生するかのどちらかの機能を実行する
プロセッサからなる。同時に、前記プロセッサは、ＴＤ
Ｍ媒体のタイムスロット及びフレームの発生を追跡し、
前記機能で使用するためにＴＤＭ媒体のフレームの第１
のタイムスロットからのデータを受信するかまたはＴＤ
Ｍ媒体のフレームの第２のタイムスロットにおいて前記
機能によって発生するデータを送信するかのどちらかを
行なう。したがって、アプリケーション実行とインター
フェース機能は、追加のハードウェアの助けがほとんど
もしくは全くなしに、同一プロセッサで実行され、その
結果簡単で低コストのインターフェースが得られる。
【０００７】本発明の一態様によれば、プロセッサは、
第１のタイムスロットか第２のタイムスロットかを識別
するＴＤＭ媒体のフレームのタイムスロットマップを記
憶する制御記憶部を含み、発生したタイムスロットが第
１のタイムスロットか第２のタイムスロットかをタイム
スロットマップから判別することにより、ＴＤＭ媒体に
おけるタイムスロットの各々の発生に応答する。この実
行は、好都合にも、プロセッサにさらなるハードウェア
を必要としない。
第１のタイムスロットか第２のタイムスロットかを識別
するＴＤＭ媒体のフレームのタイムスロットマップを記
憶する制御記憶部を含み、発生したタイムスロットが第
１のタイムスロットか第２のタイムスロットかをタイム
スロットマップから判別することにより、ＴＤＭ媒体に
おけるタイムスロットの各々の発生に応答する。この実
行は、好都合にも、プロセッサにさらなるハードウェア
を必要としない。
【０００８】本発明の他の態様によれば、インターフェ
ースは、さらに、第１のタイムスロットか第２のタイム
スロットかを識別するＴＤＭ媒体のフレームのタイムス
ロットマップを記憶する制御記憶部と、前記制御記憶部
と関連づけられ、現在発生中のタイムスロットがタイム
スロットマップにおいて第１のタイムスロットか第２の
タイムスロットのどちらかとして識別されることをプロ
セッサに示す回路網とを含む。プロセッサは、現在発生
中のタイムスロットが第１のタイムスロットか第２のタ
イムスロットのどちらかとして識別されることを回路網
が示している場合のみ、ＴＤＭ媒体におけるタイムスロ
ットの発生に応答する。制御記憶部及び／または関連回
路網がプロセッサの外部にあるか内部にあるかに依存し
て、この実行は、プロセッサにさらなるハードウェアを
必要としたりしなかったりする。しかしながら、この実
行は、好適に、アクセスしないタイムスロットに関する
処理をしなくてもよい。
ースは、さらに、第１のタイムスロットか第２のタイム
スロットかを識別するＴＤＭ媒体のフレームのタイムス
ロットマップを記憶する制御記憶部と、前記制御記憶部
と関連づけられ、現在発生中のタイムスロットがタイム
スロットマップにおいて第１のタイムスロットか第２の
タイムスロットのどちらかとして識別されることをプロ
セッサに示す回路網とを含む。プロセッサは、現在発生
中のタイムスロットが第１のタイムスロットか第２のタ
イムスロットのどちらかとして識別されることを回路網
が示している場合のみ、ＴＤＭ媒体におけるタイムスロ
ットの発生に応答する。制御記憶部及び／または関連回
路網がプロセッサの外部にあるか内部にあるかに依存し
て、この実行は、プロセッサにさらなるハードウェアを
必要としたりしなかったりする。しかしながら、この実
行は、好適に、アクセスしないタイムスロットに関する
処理をしなくてもよい。
【０００９】好適には、本発明によれば、プロセッサ
は、受信したデータまたは発生したデータを一時的に記
憶する複数のデータ記憶場所（バッファ）を含み、どん
亜順番でも前記記憶場所をアクセスすることにより、Ｔ
ＳＩ機能を遂行する。
は、受信したデータまたは発生したデータを一時的に記
憶する複数のデータ記憶場所（バッファ）を含み、どん
亜順番でも前記記憶場所をアクセスすることにより、Ｔ
ＳＩ機能を遂行する。
【００１０】本発明のこれら及び他の利点と特徴は、図
面と共に行われる本発明の実施例の以下の説明から明ら
かになるだろう。
面と共に行われる本発明の実施例の以下の説明から明ら
かになるだろう。
【００１１】
【発明の実施の形態】図１は本発明の原理に従って構成
されたＴＤＭバスインターフェースの第１の実施例を示
す。図１のＴＤＭバスインターフェースは、ＴＤＭバス
１１０に接続された従来のマイクロコントローラまたは
マイクロプロセッサで実行される。ＴＤＭバス１１０
は、例えば、各々が２５６タイムスロットからなる反復
フレームを定義する。個々のタイムスロットをクロック
するＴＤＭ ＳＬＯＴ信号線１１１は、マイクロプロセ
ッサ１００の第１の割込み入力（ＩＮＴ１）に接続され
る。個々のフレームをクロックするＴＤＭ ＦＲＡＭＥ
信号線１１２は、マイクロプロセッサ１００の第２の割
込み入力（ＩＮＴ２）に接続される。（かけがえとし
て、マイクロプロセッサ１００との登録済入力／出力
（Ｉ／Ｏ）接続を割り込み接続の代わりに使用すること
ができる。）ＴＤＭ ＤＡＴＡバス１１４上のデータが
安定でラッチされる準備ができていることを示すＴＤＭ
ＳＴＲＯＢＥ信号線１１３は、マイクロプロセッサ１
００のＲ／Ｗ ＳＴＲＯＢＥ入力及び出力に接続され
る。バイト幅の広いＴＤＭ ＤＡＴＡバス１１４の８本
のリードは、マイクロプロセッサ１００のＤＡＴＡ入力
及び出力に接続される。また、その状態が、ＴＤＭバス
１１０が読み取られるべきか書き込まれるべきかを示す
ＴＤＭＲＥＡＤ信号線１１５は、マイクロプロセッサ１
００のＲ／Ｗ入力及び出力に接続される。
されたＴＤＭバスインターフェースの第１の実施例を示
す。図１のＴＤＭバスインターフェースは、ＴＤＭバス
１１０に接続された従来のマイクロコントローラまたは
マイクロプロセッサで実行される。ＴＤＭバス１１０
は、例えば、各々が２５６タイムスロットからなる反復
フレームを定義する。個々のタイムスロットをクロック
するＴＤＭ ＳＬＯＴ信号線１１１は、マイクロプロセ
ッサ１００の第１の割込み入力（ＩＮＴ１）に接続され
る。個々のフレームをクロックするＴＤＭ ＦＲＡＭＥ
信号線１１２は、マイクロプロセッサ１００の第２の割
込み入力（ＩＮＴ２）に接続される。（かけがえとし
て、マイクロプロセッサ１００との登録済入力／出力
（Ｉ／Ｏ）接続を割り込み接続の代わりに使用すること
ができる。）ＴＤＭ ＤＡＴＡバス１１４上のデータが
安定でラッチされる準備ができていることを示すＴＤＭ
ＳＴＲＯＢＥ信号線１１３は、マイクロプロセッサ１
００のＲ／Ｗ ＳＴＲＯＢＥ入力及び出力に接続され
る。バイト幅の広いＴＤＭ ＤＡＴＡバス１１４の８本
のリードは、マイクロプロセッサ１００のＤＡＴＡ入力
及び出力に接続される。また、その状態が、ＴＤＭバス
１１０が読み取られるべきか書き込まれるべきかを示す
ＴＤＭＲＥＡＤ信号線１１５は、マイクロプロセッサ１
００のＲ／Ｗ入力及び出力に接続される。
【００１２】マイクロプロセッサ１００は、従来のよう
に、中央演算処理装置（ＣＰＵ）１０１及び内部メモリ
１０２からなる。共に２５６ビットからなるメモリ１０
２内のワードの１ブロックは制御記憶部１０４を構成す
る。制御記憶部１０４には、マイクロプロセッサ１００
が使用するタイムスロットだけのためのビットセット
や、未使用タイムスロットとしてクリアされるビットと
共に、ＴＤＭバス１１０のタイムスロットのビットマッ
プが入っている。ＣＰＵ１０１で定義される制御ポイン
タ１０９は、制御記憶部１０４中の現在位置を指示す
る。共に２５６バイトからなるメモリ１０２内のワード
の１ブロックは、読み取りバッファ１０５を構成し、他
の同様のブロックは書き込みバッファ１０６を構成す
る。ＣＰＵ１０１で定義される読み取りポインタ１０７
及び書き込みポインタ１０８は、それぞれバッファ１０
５及び１０６内の現在位置を指示する。また、メモリ１
０２は、ＣＰＵ１０１での実行のための制御プログラム
１０３も記憶する。従来のように、メモリ１０２は、Ｃ
ＰＵ１０１での実行のためのアプリケーションプログラ
ム９９−−これらの詳細は本発明に関連しない−−も記
憶する。
に、中央演算処理装置（ＣＰＵ）１０１及び内部メモリ
１０２からなる。共に２５６ビットからなるメモリ１０
２内のワードの１ブロックは制御記憶部１０４を構成す
る。制御記憶部１０４には、マイクロプロセッサ１００
が使用するタイムスロットだけのためのビットセット
や、未使用タイムスロットとしてクリアされるビットと
共に、ＴＤＭバス１１０のタイムスロットのビットマッ
プが入っている。ＣＰＵ１０１で定義される制御ポイン
タ１０９は、制御記憶部１０４中の現在位置を指示す
る。共に２５６バイトからなるメモリ１０２内のワード
の１ブロックは、読み取りバッファ１０５を構成し、他
の同様のブロックは書き込みバッファ１０６を構成す
る。ＣＰＵ１０１で定義される読み取りポインタ１０７
及び書き込みポインタ１０８は、それぞれバッファ１０
５及び１０６内の現在位置を指示する。また、メモリ１
０２は、ＣＰＵ１０１での実行のための制御プログラム
１０３も記憶する。従来のように、メモリ１０２は、Ｃ
ＰＵ１０１での実行のためのアプリケーションプログラ
ム９９−−これらの詳細は本発明に関連しない−−も記
憶する。
【００１３】制御プログラム１０３の動作は図２に示さ
れる。制御プログラム１０３の実行は、まず、マイクロ
プロセッサ１００のＩＮＴ２入力からのＴＤＭ ＦＲＡ
ＭＥ信号の受信に基づいて引き起こされる。ステップ２
００における、１フレームの終わりと次のフレームの始
まりを示すＴＤＭ ＦＲＡＭＥ信号の受信により、ステ
ップ２０２で、プログラム１０３はポインタ１０７〜１
０９をリセットする。各ポインタ１０７〜１０９のリセ
ットは、そのポインタを、メモリ１０２のポインタの対
応領域１０４〜１０６の始め−−制御記憶部１０４内の
最初のビットと読み取りバッファ１０５及び書き込みバ
ッファ１０６内の最初のバイト）に指示させる。次いで
ステップ２０４で、プログラム１０３はその実行を終了
する。
れる。制御プログラム１０３の実行は、まず、マイクロ
プロセッサ１００のＩＮＴ２入力からのＴＤＭ ＦＲＡ
ＭＥ信号の受信に基づいて引き起こされる。ステップ２
００における、１フレームの終わりと次のフレームの始
まりを示すＴＤＭ ＦＲＡＭＥ信号の受信により、ステ
ップ２０２で、プログラム１０３はポインタ１０７〜１
０９をリセットする。各ポインタ１０７〜１０９のリセ
ットは、そのポインタを、メモリ１０２のポインタの対
応領域１０４〜１０６の始め−−制御記憶部１０４内の
最初のビットと読み取りバッファ１０５及び書き込みバ
ッファ１０６内の最初のバイト）に指示させる。次いで
ステップ２０４で、プログラム１０３はその実行を終了
する。
【００１４】次に、プログラム１０３の実行は、ステッ
プ２０６で、次に、あるタイムスロットの終わりと次の
タイムスロットの始まりを示す、マイクロプロセッサ１
００のＩＮＴ１入力からのＴＤＭ ＳＬＯＴ信号の受信
によって引き起こされる。それに応じて、ステップ２１
０で、プログラム１０３は、制御ポインタ１０９で指示
された制御記憶部１０４のビットを読み取る。次いでス
テップ２１４で、プログラム１０３はこのビットの状態
をチェックする。このビットがクリアされ、マイクロプ
ロセッサ１００でサーブされる１つのアプリケーション
または複数のアプリケーションが現在のタイムスロット
を使用していないことを示している場合は、プログラム
１０３は、ステップ２３０で、制御ポインタ１０９を単
にインクリメントし、次いでステップ２３２で、その実
行を終了する。しかし、ステップ２１４で、制御ビット
がセットされていることがわかり、マイクロプロセッサ
１００でサーブされるアプリケーションが現在のタイム
スロットを使用していることを示している場合は、プロ
グラム１０３は、ステップ２１６で、ＴＤＭ ＲＥＡＤ
線１１５の状態をチェックし、ＴＤＭバス１１０が読み
取られるべきか書き込まれるべきかを判別する。ＴＤＭ
バス１１０が読み取られるべきであるならば、プログラ
ム１０３は、ステップ２１８で、マイクロプロセッサ１
００に、ＴＤＭ ＳＴＲＯＢＥ線１１３のストローブ信
号の発生に基づいてＴＤＭ ＤＡＴＡバス１１４からの
データをラッチさせる。次いでステップ２２０で、プロ
グラム１０３は、マイクロプロセッサ１００に、ラッチ
されたデータを読み取りポインタ１０７で指示される読
み取りバッファ１０５の場所へ書き込ませる。次いで、
プログラム１０３は、ステップ２２２で、読み取りポイ
ンタ１０７をインクリメントし、次いでステップ２３０
以下に進む。
プ２０６で、次に、あるタイムスロットの終わりと次の
タイムスロットの始まりを示す、マイクロプロセッサ１
００のＩＮＴ１入力からのＴＤＭ ＳＬＯＴ信号の受信
によって引き起こされる。それに応じて、ステップ２１
０で、プログラム１０３は、制御ポインタ１０９で指示
された制御記憶部１０４のビットを読み取る。次いでス
テップ２１４で、プログラム１０３はこのビットの状態
をチェックする。このビットがクリアされ、マイクロプ
ロセッサ１００でサーブされる１つのアプリケーション
または複数のアプリケーションが現在のタイムスロット
を使用していないことを示している場合は、プログラム
１０３は、ステップ２３０で、制御ポインタ１０９を単
にインクリメントし、次いでステップ２３２で、その実
行を終了する。しかし、ステップ２１４で、制御ビット
がセットされていることがわかり、マイクロプロセッサ
１００でサーブされるアプリケーションが現在のタイム
スロットを使用していることを示している場合は、プロ
グラム１０３は、ステップ２１６で、ＴＤＭ ＲＥＡＤ
線１１５の状態をチェックし、ＴＤＭバス１１０が読み
取られるべきか書き込まれるべきかを判別する。ＴＤＭ
バス１１０が読み取られるべきであるならば、プログラ
ム１０３は、ステップ２１８で、マイクロプロセッサ１
００に、ＴＤＭ ＳＴＲＯＢＥ線１１３のストローブ信
号の発生に基づいてＴＤＭ ＤＡＴＡバス１１４からの
データをラッチさせる。次いでステップ２２０で、プロ
グラム１０３は、マイクロプロセッサ１００に、ラッチ
されたデータを読み取りポインタ１０７で指示される読
み取りバッファ１０５の場所へ書き込ませる。次いで、
プログラム１０３は、ステップ２２２で、読み取りポイ
ンタ１０７をインクリメントし、次いでステップ２３０
以下に進む。
【００１５】ステップ２１６で、ＴＤＭバス１１０が書
き込まれるべきであると判別された場合は、プログラム
１０３は、ステップ２２４で、マイクロプロセッサ１０
０に、書き込みポインタ１０８で指示される書き込みバ
ッファ１０６の場所を読み取らせる。次いで、プログラ
ム１０３は、ステップ２２６で、書き込みポインタ１０
８をインクリメントし、次いでステップ２２８で、マイ
クロプロセッサ１００に、書き込みバッファ１０６から
読み取られたデータをＴＤＭ ＳＴＲＯＢＥ線１１３の
ストローブ信号の発生に基づいてＴＤＭ ＤＡＴＡバス
１１４上に送信させる。次いで、プログラム１０３はス
テップ２３０以下に進む。
き込まれるべきであると判別された場合は、プログラム
１０３は、ステップ２２４で、マイクロプロセッサ１０
０に、書き込みポインタ１０８で指示される書き込みバ
ッファ１０６の場所を読み取らせる。次いで、プログラ
ム１０３は、ステップ２２６で、書き込みポインタ１０
８をインクリメントし、次いでステップ２２８で、マイ
クロプロセッサ１００に、書き込みバッファ１０６から
読み取られたデータをＴＤＭ ＳＴＲＯＢＥ線１１３の
ストローブ信号の発生に基づいてＴＤＭ ＤＡＴＡバス
１１４上に送信させる。次いで、プログラム１０３はス
テップ２３０以下に進む。
【００１６】プログラム１０３の実行は、それぞれステ
ップ２００または２０６で、ＴＤＭＦＲＡＭＥまたはＴ
ＤＭ ＳＬＯＴ信号の発生のたびに、再び引き起こされ
る。
ップ２００または２０６で、ＴＤＭＦＲＡＭＥまたはＴ
ＤＭ ＳＬＯＴ信号の発生のたびに、再び引き起こされ
る。
【００１７】ＣＰＵ１０１による他のプログラム−−例
えば、アプリケーションプログラムや入力及び出力プロ
グラム−−の実行は、読み取りバッファ１０５の読み取
りと書き込みバッファ１０６の書き込みになる。バッフ
ァ１０５及び１０６の場所はＣＰＵ１０１に対してラン
ダムにアクセスすることができ、それにより、タイムス
ロット交換（ＴＳＩ）機能がマイクロプロセッサ１００
で実行される。
えば、アプリケーションプログラムや入力及び出力プロ
グラム−−の実行は、読み取りバッファ１０５の読み取
りと書き込みバッファ１０６の書き込みになる。バッフ
ァ１０５及び１０６の場所はＣＰＵ１０１に対してラン
ダムにアクセスすることができ、それにより、タイムス
ロット交換（ＴＳＩ）機能がマイクロプロセッサ１００
で実行される。
【００１８】マイクロプロセッサ１００が、その他のタ
スク（例えば、アプリケーションプログラム９９の実
行）に加えて、制御プログラム１０３を実行するのに十
分な予備処理容量を有する場合は、図１のインターフェ
ースの実施例は、ハードウェアコストがゼロになる。し
かしながら、それは、各ＴＤＭタイムスロットの間に制
御プログラム１０３の処理を実行して、現在のタイムス
ロットを使用すべきか否かを判別することをマイクロプ
ロセッサ１００に要求することになる。たいていのアプ
リケーションでは、プロセッサ１００は、ＴＤＭバス１
１０の全タイムスロットのわずかな部分だけを使用して
いそうである。したがって、未使用タイムスロットに必
要な処理は、制御プログラム１０３の処理の大部分を浪
費している。
スク（例えば、アプリケーションプログラム９９の実
行）に加えて、制御プログラム１０３を実行するのに十
分な予備処理容量を有する場合は、図１のインターフェ
ースの実施例は、ハードウェアコストがゼロになる。し
かしながら、それは、各ＴＤＭタイムスロットの間に制
御プログラム１０３の処理を実行して、現在のタイムス
ロットを使用すべきか否かを判別することをマイクロプ
ロセッサ１００に要求することになる。たいていのアプ
リケーションでは、プロセッサ１００は、ＴＤＭバス１
１０の全タイムスロットのわずかな部分だけを使用して
いそうである。したがって、未使用タイムスロットに必
要な処理は、制御プログラム１０３の処理の大部分を浪
費している。
【００１９】図３は、ＴＤＭバスインターフェースの第
２の実施例を示し、これは、未使用タイムスロットの制
御プログラム処理の全てを除去することにより、マイク
ロプロセッサ１００の制御プログラム処理負荷を少なく
する。図３のインターフェースは、外部制御メモリ３０
０と関連制御回路網３０１〜３０２が制御記憶部１０５
及び制御ポインタ１０９に代わり、制御プログラム３０
３が制御プログラム１０３に代わるという点で、図１の
インターフェースと異なる。
２の実施例を示し、これは、未使用タイムスロットの制
御プログラム処理の全てを除去することにより、マイク
ロプロセッサ１００の制御プログラム処理負荷を少なく
する。図３のインターフェースは、外部制御メモリ３０
０と関連制御回路網３０１〜３０２が制御記憶部１０５
及び制御ポインタ１０９に代わり、制御プログラム３０
３が制御プログラム１０３に代わるという点で、図１の
インターフェースと異なる。
【００２０】ＴＤＭ ＳＬＯＴ信号線１１１はカウンタ
３０１のデータ入力に接続される。カウンタ３０１のＲ
ＥＳＥＴ入力はＴＤＭ ＦＲＡＭＥ信号線１１２に接続
される。カウンタ３０１は、ＴＤＭ ＳＬＯＴ信号の発
生のたびにそのカウントがインクリメントされ、ＴＤＭ
ＦＲＡＭＥ信号の発生のたびにそのカウントがリセッ
トされる。カウンタ３０１のカウントは、デュアルポー
ト制御メモリ３００の第１のポートのＡＤＤＲＥＳＳ入
力に接続される。制御メモリ３００の第１のポートの読
み取り／書き込み入力は常にＲＥＡＤ状態にセットされ
ている。制御メモリ３００の内容は図１の制御記憶部１
０４の内容と同じになっている。したがって、制御メモ
リ３００は制御記憶部１０４に代わり、カウンタ３０１
は図１の制御ポインタ１０９に代わる。制御メモリ３０
０の第１のポートのＤＡＴＡ出力はＡＮＤゲート３０２
の一方の入力に接続され、ＴＤＭ ＳＬＯＴ信号線１１
１はＡＮＤゲート３０２の第２の入力に接続される。
３０１のデータ入力に接続される。カウンタ３０１のＲ
ＥＳＥＴ入力はＴＤＭ ＦＲＡＭＥ信号線１１２に接続
される。カウンタ３０１は、ＴＤＭ ＳＬＯＴ信号の発
生のたびにそのカウントがインクリメントされ、ＴＤＭ
ＦＲＡＭＥ信号の発生のたびにそのカウントがリセッ
トされる。カウンタ３０１のカウントは、デュアルポー
ト制御メモリ３００の第１のポートのＡＤＤＲＥＳＳ入
力に接続される。制御メモリ３００の第１のポートの読
み取り／書き込み入力は常にＲＥＡＤ状態にセットされ
ている。制御メモリ３００の内容は図１の制御記憶部１
０４の内容と同じになっている。したがって、制御メモ
リ３００は制御記憶部１０４に代わり、カウンタ３０１
は図１の制御ポインタ１０９に代わる。制御メモリ３０
０の第１のポートのＤＡＴＡ出力はＡＮＤゲート３０２
の一方の入力に接続され、ＴＤＭ ＳＬＯＴ信号線１１
１はＡＮＤゲート３０２の第２の入力に接続される。
【００２１】ＡＮＤゲート３０２の出力はマイクロプロ
セッサ１００のＩＮＴ割込み入力に接続される。したが
って、マイクロプロセッサ１００は、ＴＤＭ ＳＬＯＴ
信号で指示された現在のタイムスロットがマイクロプロ
セッサ１００で使用されるべきであることを制御メモリ
３００の内容が示している場合のみ、ＩＮＴ１入力から
割込みを受信する。制御メモリ３００の第２のポートの
アドレス（ＡＤＤＲ）、データ（ＤＡＴＡ）、及び読み
取り／書き込み（Ｗ）入力は、マイクロプロセッサ１０
０が制御メモリ３００の内容を再プログラムすることが
できるように、マイクロプロセッサ１００に接続され
る。
セッサ１００のＩＮＴ割込み入力に接続される。したが
って、マイクロプロセッサ１００は、ＴＤＭ ＳＬＯＴ
信号で指示された現在のタイムスロットがマイクロプロ
セッサ１００で使用されるべきであることを制御メモリ
３００の内容が示している場合のみ、ＩＮＴ１入力から
割込みを受信する。制御メモリ３００の第２のポートの
アドレス（ＡＤＤＲ）、データ（ＤＡＴＡ）、及び読み
取り／書き込み（Ｗ）入力は、マイクロプロセッサ１０
０が制御メモリ３００の内容を再プログラムすることが
できるように、マイクロプロセッサ１００に接続され
る。
【００２２】制御プログラム３０３の動作は図４に示さ
れる。制御プログラム３０３の実行は、まず、ステップ
４００で、マイクロプロセッサ１００のＩＮＴ２入力か
らのＴＤＭ ＦＲＡＭＥ信号の受信に基づいて引き起こ
される。それに応じて、プログラム３０３は、ステップ
４０２で、ポインタ１０７及び１０８をリセットし、次
いでステップ４０４で、その実行を終了する。
れる。制御プログラム３０３の実行は、まず、ステップ
４００で、マイクロプロセッサ１００のＩＮＴ２入力か
らのＴＤＭ ＦＲＡＭＥ信号の受信に基づいて引き起こ
される。それに応じて、プログラム３０３は、ステップ
４０２で、ポインタ１０７及び１０８をリセットし、次
いでステップ４０４で、その実行を終了する。
【００２３】次に、プログラム３０３の実行は、ステッ
プ４０６で、ＩＮＴ１入力からの割込みの受信によって
引き起こされる。それに応じて制御プログラム３０３は
進み、図２に関して説明されたステップ２１６〜２２８
のＴＤＭバス読み取りまたは書き込み動作を実行する。
次いで、制御プログラム３０３はステップ４０８でその
実行を終了する。
プ４０６で、ＩＮＴ１入力からの割込みの受信によって
引き起こされる。それに応じて制御プログラム３０３は
進み、図２に関して説明されたステップ２１６〜２２８
のＴＤＭバス読み取りまたは書き込み動作を実行する。
次いで、制御プログラム３０３はステップ４０８でその
実行を終了する。
【００２４】プログラム３０３の実行は、それぞれ、ス
テップ４００またはステップ４０６で、ＴＤＭ ＦＲＡ
ＭＥ信号の発生またはＩＮＴ１入力からの割り込みの受
信のたびに、再び引き起こされる。多くの遠距離通信交
換システムのポート回路には、デジタル シグナル プ
ロセッサ（ＤＳＰ）が備えられている。図５はＴＤＭバ
スインターフェースの第３の実施例を示し、これは、さ
もなければ未使用となる構成要素と、ポート回路のＤＳ
Ｐ５００の処理容量とを使用している。ＤＳＰ５００
は、例えばモトローラ社半導体部門のＤＳＰ５６３０３
である。説明を簡単かつ明快にするために、本発明の理
解に関連したＤＳＰ５００の構成要素と機能のみが図５
に示され、以下に説明される。
テップ４００またはステップ４０６で、ＴＤＭ ＦＲＡ
ＭＥ信号の発生またはＩＮＴ１入力からの割り込みの受
信のたびに、再び引き起こされる。多くの遠距離通信交
換システムのポート回路には、デジタル シグナル プ
ロセッサ（ＤＳＰ）が備えられている。図５はＴＤＭバ
スインターフェースの第３の実施例を示し、これは、さ
もなければ未使用となる構成要素と、ポート回路のＤＳ
Ｐ５００の処理容量とを使用している。ＤＳＰ５００
は、例えばモトローラ社半導体部門のＤＳＰ５６３０３
である。説明を簡単かつ明快にするために、本発明の理
解に関連したＤＳＰ５００の構成要素と機能のみが図５
に示され、以下に説明される。
【００２５】ＤＳＰ５００は、ホストインターフェース
５１０と、予備シリアルデータ（ＥＳＳＩ）インターフ
ェース５１１と、（モトローラＤＳＰ５６３０３に内蔵
されている全部で６つの中から）ユニット５１６及び５
１７を含む３つの予備ダイレクト メモリ アクセス
（ＤＭＡ）と、アプリケーションプログラム９９を記憶
するプログラム ランダムアクセスメモリ（ＲＡＭ）５
１８と、メモリＲＡＭ５０２と、プログラムＲＡＭ５１
８からのプログラムを実行するプログラム制御部５０１
（モトローラＤＳＰでは、プログラム割込みコントロー
ラ、プログラムデコード コントローラ、プログラム
アドレス発生器、データ演算及びロジックユニット、メ
モリアクセス コントローラ、アキュムレータ及びシフ
ターを含む）と、外部バス５１４への外部バスインター
フェース５１３とを含む。構成要素５０１，５０２，５
１０，５１１，５１３及び５１６〜５１８は内部バス５
１９で相互接続される。
５１０と、予備シリアルデータ（ＥＳＳＩ）インターフ
ェース５１１と、（モトローラＤＳＰ５６３０３に内蔵
されている全部で６つの中から）ユニット５１６及び５
１７を含む３つの予備ダイレクト メモリ アクセス
（ＤＭＡ）と、アプリケーションプログラム９９を記憶
するプログラム ランダムアクセスメモリ（ＲＡＭ）５
１８と、メモリＲＡＭ５０２と、プログラムＲＡＭ５１
８からのプログラムを実行するプログラム制御部５０１
（モトローラＤＳＰでは、プログラム割込みコントロー
ラ、プログラムデコード コントローラ、プログラム
アドレス発生器、データ演算及びロジックユニット、メ
モリアクセス コントローラ、アキュムレータ及びシフ
ターを含む）と、外部バス５１４への外部バスインター
フェース５１３とを含む。構成要素５０１，５０２，５
１０，５１１，５１３及び５１６〜５１８は内部バス５
１９で相互接続される。
【００２６】ＴＤＭ ＳＬＯＴ信号線１１１は、ＥＳＳ
Ｉインターフェース５１１のＳＣＫ０入力とＤＭＡユニ
ット５１７のＩＲＱＢ入力に接続される。ＤＭＡ ＦＲ
ＡＭＥ信号線１１２は、ＥＳＳＩインターフェース５１
１のＳＣ０２とＤＭＡユニット５１７のＩＲＱＡ入力に
接続される。ＥＳＳＩインターフェース５１１のＳＣ０
１出力はホストインターフェース５１０のＨＣＳ入力に
接続される。ＴＤＭＳＴＲＯＢＥ信号線１１３はホスト
インターフェース５１０のＨＤＳ入力に接続される。Ｔ
ＤＭ ＤＡＴＡバス１１４は、ホストインターフェース
５１０のＨＤ［０−７］入力及び出力に接続される。そ
して、ＴＤＭ ＲＥＡＤ信号線１１５は、ホストインタ
ーフェース５１０のＨＲＷ入力及び出力に接続される。
Ｉインターフェース５１１のＳＣＫ０入力とＤＭＡユニ
ット５１７のＩＲＱＢ入力に接続される。ＤＭＡ ＦＲ
ＡＭＥ信号線１１２は、ＥＳＳＩインターフェース５１
１のＳＣ０２とＤＭＡユニット５１７のＩＲＱＡ入力に
接続される。ＥＳＳＩインターフェース５１１のＳＣ０
１出力はホストインターフェース５１０のＨＣＳ入力に
接続される。ＴＤＭＳＴＲＯＢＥ信号線１１３はホスト
インターフェース５１０のＨＤＳ入力に接続される。Ｔ
ＤＭ ＤＡＴＡバス１１４は、ホストインターフェース
５１０のＨＤ［０−７］入力及び出力に接続される。そ
して、ＴＤＭ ＲＥＡＤ信号線１１５は、ホストインタ
ーフェース５１０のＨＲＷ入力及び出力に接続される。
【００２７】メモリＲＡＭ５０２は、制御記憶部５０
４、読み取りバッファ５０５及び書き込みバッファ５０
６を定義する。これらのデータ構造は、実質的に、図１
のそれぞれ対応するデータ構造１０４〜１０６を複製し
ている。制御記憶部５０４は、ＴＤＭバス１１０のタイ
ムスロットのビットマップを定義する１６個の１６ビッ
トワードと、ＤＳＰ５００が使用するタイムスロットの
ビットセットと、未使用タイムスロットとしてクリアさ
れるビットとを含む。
４、読み取りバッファ５０５及び書き込みバッファ５０
６を定義する。これらのデータ構造は、実質的に、図１
のそれぞれ対応するデータ構造１０４〜１０６を複製し
ている。制御記憶部５０４は、ＴＤＭバス１１０のタイ
ムスロットのビットマップを定義する１６個の１６ビッ
トワードと、ＤＳＰ５００が使用するタイムスロットの
ビットセットと、未使用タイムスロットとしてクリアさ
れるビットとを含む。
【００２８】ＤＭＡユニット５１７は、制御記憶部５０
４と共に動作し、次のように構成されている。ＤＭＡユ
ニット５１７は、記憶部５０４を制御する制御ポインタ
５０９を定義する。制御ポインタ５０９は図１の制御ポ
インタ１０９と実質的に同一のものである。ＩＲＱＡ入
力からのＴＤＭ ＦＲＡＭＥ信号の受信により、ＤＭＡ
ユニット５１７は、ポインタ５１９をリセットして制御
記憶部５０４の始めに指示させ、次いで、制御ポインタ
５０９で指示されている制御記憶部５０４のワードをＥ
ＳＳＩインターフェース５１１に転送する。ＩＲＱＢ入
力から１６番目のＴＤＭ ＳＬＯＴ信号を受信するたび
に、ＤＭＡユニット５１７は制御ポインタ５０９をイン
クリメントし、制御ポインタ５０９で指示されている制
御記憶部５０４のワードをＥＳＳＩインターフェース５
１１に転送する。
４と共に動作し、次のように構成されている。ＤＭＡユ
ニット５１７は、記憶部５０４を制御する制御ポインタ
５０９を定義する。制御ポインタ５０９は図１の制御ポ
インタ１０９と実質的に同一のものである。ＩＲＱＡ入
力からのＴＤＭ ＦＲＡＭＥ信号の受信により、ＤＭＡ
ユニット５１７は、ポインタ５１９をリセットして制御
記憶部５０４の始めに指示させ、次いで、制御ポインタ
５０９で指示されている制御記憶部５０４のワードをＥ
ＳＳＩインターフェース５１１に転送する。ＩＲＱＢ入
力から１６番目のＴＤＭ ＳＬＯＴ信号を受信するたび
に、ＤＭＡユニット５１７は制御ポインタ５０９をイン
クリメントし、制御ポインタ５０９で指示されている制
御記憶部５０４のワードをＥＳＳＩインターフェース５
１１に転送する。
【００２９】ＥＳＳＩインターフェース５１１はＤＭＡ
ユニット５１７と共に動作し、次のように構成されてい
る。ＥＳＳＩインターフェース５１１は１６ビット シ
リアルシフターからなる。ＥＳＳＩインターフェース５
１１は、制御記憶部５０４から制御ワードを受信する
と、それをシリアルシフター５１２にロードする。次い
で、そのＳＣＫ０入力からのＴＤＭ ＳＬＯＴ信号の受
信のたびに、シリアルシフター５１２は、その内容の１
ビットをＥＳＳＩインターフェース５１１の出力ＳＣ０
１にシフトする。そのＳＣ０２入力からのＴＤＭ ＦＲ
ＡＭＥ信号の受信のたびに、ＥＳＳＩインターフェース
５１１はシフター５１２をクリアしてリセットする。
（予備シリアルデータインターフェース５１１を使用す
る代わりに、予備パラレルデータインターフェースを同
じように使用してもよい。）
ユニット５１７と共に動作し、次のように構成されてい
る。ＥＳＳＩインターフェース５１１は１６ビット シ
リアルシフターからなる。ＥＳＳＩインターフェース５
１１は、制御記憶部５０４から制御ワードを受信する
と、それをシリアルシフター５１２にロードする。次い
で、そのＳＣＫ０入力からのＴＤＭ ＳＬＯＴ信号の受
信のたびに、シリアルシフター５１２は、その内容の１
ビットをＥＳＳＩインターフェース５１１の出力ＳＣ０
１にシフトする。そのＳＣ０２入力からのＴＤＭ ＦＲ
ＡＭＥ信号の受信のたびに、ＥＳＳＩインターフェース
５１１はシフター５１２をクリアしてリセットする。
（予備シリアルデータインターフェース５１１を使用す
る代わりに、予備パラレルデータインターフェースを同
じように使用してもよい。）
【００３０】ホストインターフェース５１０はＥＳＳＩ
インターフェース５１１と共に動作し、次のように構成
されている。シフター５１２の出力の１ビットシリーズ
は、ホストインターフェース５１０でＨＣＳ入力から受
信される。受信されたビットがクリアされた場合は、ホ
ストインターフェース５１０は休止状態のままになる。
受信されたビットがセットされた場合は、ホストインタ
ーフェース５１０が選択され（機能付与され）、そのＨ
ＲＷ入力におけるＴＤＭ ＲＥＡＤ信号線１１５の状態
をチェックする。線１１５が読み取り動作を指示してい
る場合は、そのＨＤＳ入力からのＴＤＭ ＳＴＲＯＢＥ
信号の受信に基づいて、ホストインターフェース５１０
は、そのＨＤ［０−７］入力におけるＴＤＭ ＤＡＴＡ
バス１１４からのデータをラッチする。
インターフェース５１１と共に動作し、次のように構成
されている。シフター５１２の出力の１ビットシリーズ
は、ホストインターフェース５１０でＨＣＳ入力から受
信される。受信されたビットがクリアされた場合は、ホ
ストインターフェース５１０は休止状態のままになる。
受信されたビットがセットされた場合は、ホストインタ
ーフェース５１０が選択され（機能付与され）、そのＨ
ＲＷ入力におけるＴＤＭ ＲＥＡＤ信号線１１５の状態
をチェックする。線１１５が読み取り動作を指示してい
る場合は、そのＨＤＳ入力からのＴＤＭ ＳＴＲＯＢＥ
信号の受信に基づいて、ホストインターフェース５１０
は、そのＨＤ［０−７］入力におけるＴＤＭ ＤＡＴＡ
バス１１４からのデータをラッチする。
【００３１】次いで、ホストインターフェース５１０
は、ラッチされたデータを転送してバッファ５０５を読
み取るようにＤＭＡユニット５１６に要求する。反対
に、線１１５が書き込み動作を指示している場合は、ホ
ストインターフェース５１０は、書き込みバッファ５０
６からのデータワードをそれに転送するようにＤＭＡユ
ニット５１６に要求し、転送されたワードをラッチし、
次いで、ＴＤＭ ＳＴＲＯＢＥ信号の受信に基づいて、
ラッチされたワードをＴＤＭ ＤＡＴＡバス１１４に送
信する。
は、ラッチされたデータを転送してバッファ５０５を読
み取るようにＤＭＡユニット５１６に要求する。反対
に、線１１５が書き込み動作を指示している場合は、ホ
ストインターフェース５１０は、書き込みバッファ５０
６からのデータワードをそれに転送するようにＤＭＡユ
ニット５１６に要求し、転送されたワードをラッチし、
次いで、ＴＤＭ ＳＴＲＯＢＥ信号の受信に基づいて、
ラッチされたワードをＴＤＭ ＤＡＴＡバス１１４に送
信する。
【００３２】ＤＭＡユニット５１６は次のように構成さ
れている。これは、読み取りバッフ５０５の読み取りポ
インタ５０７と書き込みバッファ５０６の書き込みポイ
ンタ５０８を定義する。ホストインターフェース５１０
からの読み取り動作要求の受信に基づいて、ＤＭＡユニ
ット５１６は、ホストインターフェース５１０からラッ
チされたデータを受信し、読み取りポインタ５０７で指
示された読み取りバッファ５０５のワードに記憶する。
次いで、ＤＭＡユニット５１６は読み取りポインタ５０
７をインクリメントする。ホストインターフェース５１
０からの書き込み動作要求の受信に基づいて、ＤＭＡユ
ニット５１６は、書き込みポインタ５０８で指示された
書き込みバッファ５０６のワードからデータを取り出
し、このデータをホストインターフェース５１０に転送
する。次いで、ＤＭＡユニット５１６は書き込みポイン
タ５０８をインクリメントする。ＩＲＱＡ入力からのＴ
ＤＭＦＲＡＭＥ信号の受信に基づき、ＤＭＡユニット５
１６は、読み取りポインタ５０７及び書き込みポインタ
５０８の両方をリセットし、それぞれバッファ５０５０
及び５０６の始めに指示させる。
れている。これは、読み取りバッフ５０５の読み取りポ
インタ５０７と書き込みバッファ５０６の書き込みポイ
ンタ５０８を定義する。ホストインターフェース５１０
からの読み取り動作要求の受信に基づいて、ＤＭＡユニ
ット５１６は、ホストインターフェース５１０からラッ
チされたデータを受信し、読み取りポインタ５０７で指
示された読み取りバッファ５０５のワードに記憶する。
次いで、ＤＭＡユニット５１６は読み取りポインタ５０
７をインクリメントする。ホストインターフェース５１
０からの書き込み動作要求の受信に基づいて、ＤＭＡユ
ニット５１６は、書き込みポインタ５０８で指示された
書き込みバッファ５０６のワードからデータを取り出
し、このデータをホストインターフェース５１０に転送
する。次いで、ＤＭＡユニット５１６は書き込みポイン
タ５０８をインクリメントする。ＩＲＱＡ入力からのＴ
ＤＭＦＲＡＭＥ信号の受信に基づき、ＤＭＡユニット５
１６は、読み取りポインタ５０７及び書き込みポインタ
５０８の両方をリセットし、それぞれバッファ５０５０
及び５０６の始めに指示させる。
【００３３】バッファ５０５及び５０６と外部バス５１
４間の転送は、プログラムＲＡＭ５１８からのアプリケ
ーションプログラム９９を実行するプログラム制御部５
０１で遂行される。バッファ５０５及び５０６のワード
はどんな順番でもプログラム制御部５０１でアクセスす
ることができるので、バッファ５０５０及び５０６は制
御部５０１と共にタイムスロット交換を実行する。
４間の転送は、プログラムＲＡＭ５１８からのアプリケ
ーションプログラム９９を実行するプログラム制御部５
０１で遂行される。バッファ５０５及び５０６のワード
はどんな順番でもプログラム制御部５０１でアクセスす
ることができるので、バッファ５０５０及び５０６は制
御部５０１と共にタイムスロット交換を実行する。
【００３４】図６は、本発明の原理にしたがって構成さ
れたＴＤＭバスインターフェースの第４の実施例を示
す。図６の実施例は図５の実施例の拡張であり、ＤＳＰ
５００が、互いに同期して並列動作する２つのＴＤＭバ
ス（ＴＤＭ Ａ及びＴＤＭ Ｂと呼ぶ）とインターフェ
ースできるようにする。いずれかのタイムスロットの
間、ＤＳＰ５００は、２つのＴＤＭバス１１０及び６１
０のうちのどちらか一方または両方をアクセスすること
ができる。ＤＳＰ５００は、シーケンシャル マルチプ
レクサ／デマルチプレクサ（ＭＵＸ／ＤＥＭＵＸ）６２
６を介してＴＤＭバス１１０及び６１０とインターフェ
ースされる。このような装置は技術上知られている。そ
の一例は、参照によりここに含まれる、本件と同日出願
された、“時分割多重化システムにおけるハイブリッド
タイムスロット及びサブタイムスロット動作”と題す
るエヌ・ダブリュ・ペッティ（N.W.Petty ）等の特許出
願第号に見ることができる。信号線１１１〜１１５に加
えて、ＭＵＸ／ＤＥＭＵＸ６２６は、ＴＤＭ Ａ信号線
６２３及びＴＤＭ Ｂ信号線６２４を介してＤＳＰ５０
０に接続する。これらの信号線によって、ＭＵＸ／ＤＥ
ＭＵＸ６２６は、２つのＴＤＭバス１１０及び６１０の
うちの一方が現在ＤＳＰ５００に接続されていること
を、ＤＳＰ５００に示す。タイムスロット間隔当たりの
２タイムスロットアクセスまで適応させるために、図６
のホストインターフェース５１０は、図５のホストイン
ターフェース５１０の２倍の速度で動作する。
れたＴＤＭバスインターフェースの第４の実施例を示
す。図６の実施例は図５の実施例の拡張であり、ＤＳＰ
５００が、互いに同期して並列動作する２つのＴＤＭバ
ス（ＴＤＭ Ａ及びＴＤＭ Ｂと呼ぶ）とインターフェ
ースできるようにする。いずれかのタイムスロットの
間、ＤＳＰ５００は、２つのＴＤＭバス１１０及び６１
０のうちのどちらか一方または両方をアクセスすること
ができる。ＤＳＰ５００は、シーケンシャル マルチプ
レクサ／デマルチプレクサ（ＭＵＸ／ＤＥＭＵＸ）６２
６を介してＴＤＭバス１１０及び６１０とインターフェ
ースされる。このような装置は技術上知られている。そ
の一例は、参照によりここに含まれる、本件と同日出願
された、“時分割多重化システムにおけるハイブリッド
タイムスロット及びサブタイムスロット動作”と題す
るエヌ・ダブリュ・ペッティ（N.W.Petty ）等の特許出
願第号に見ることができる。信号線１１１〜１１５に加
えて、ＭＵＸ／ＤＥＭＵＸ６２６は、ＴＤＭ Ａ信号線
６２３及びＴＤＭ Ｂ信号線６２４を介してＤＳＰ５０
０に接続する。これらの信号線によって、ＭＵＸ／ＤＥ
ＭＵＸ６２６は、２つのＴＤＭバス１１０及び６１０の
うちの一方が現在ＤＳＰ５００に接続されていること
を、ＤＳＰ５００に示す。タイムスロット間隔当たりの
２タイムスロットアクセスまで適応させるために、図６
のホストインターフェース５１０は、図５のホストイン
ターフェース５１０の２倍の速度で動作する。
【００３５】この実行では、メモリＲＡＭ５０２は、図
５の制御記憶部５０４の２倍も大きくかつそれぞれＴＤ
Ｍバス１１０及び６１０のための２つのビットマップを
含む制御記憶部６０４を定義する。一例として、２つの
ビットマップは互いにワードがインターリーブされる。
５の制御記憶部５０４の２倍も大きくかつそれぞれＴＤ
Ｍバス１１０及び６１０のための２つのビットマップを
含む制御記憶部６０４を定義する。一例として、２つの
ビットマップは互いにワードがインターリーブされる。
【００３６】ＤＭＡユニット５１７は制御記憶部６０４
の制御ポインタ６０９を定義する。ＩＲＱＡ入力からの
ＴＤＭ ＦＲＡＭＥ信号の受信に基づき、ＤＭＡユニッ
ト５１７は、制御ポインタ６０９をリセットして制御記
憶部６０４の始めを指示させ、２つの制御記憶部６０４
のワード−−例えば、制御ポインタ６０で指示されたワ
ードと次に続くワード−−をＥＳＳＩインターフェース
５１１に転送する。そこで、ＥＳＳＩインターフェース
５１１は、２つのＴＤＭバス１１０及び６１０の各々に
対して１つの制御ワードを受信する。ＩＲＱＢ入力から
の１６番目のＴＤＭ ＳＬＯＴ信号の受信のたびに、Ｄ
ＭＡユニット５１７は、２制御記憶部アドレスだけ制御
ポインタ６０９をインクリメントし、２つの制御記憶部
６０４のワード−−例えば、再び、制御ポインタ６０９
で指示されたワードと次に続くワード−−をＥＳＳＩイ
ンターフェース５１１に転送する。
の制御ポインタ６０９を定義する。ＩＲＱＡ入力からの
ＴＤＭ ＦＲＡＭＥ信号の受信に基づき、ＤＭＡユニッ
ト５１７は、制御ポインタ６０９をリセットして制御記
憶部６０４の始めを指示させ、２つの制御記憶部６０４
のワード−−例えば、制御ポインタ６０で指示されたワ
ードと次に続くワード−−をＥＳＳＩインターフェース
５１１に転送する。そこで、ＥＳＳＩインターフェース
５１１は、２つのＴＤＭバス１１０及び６１０の各々に
対して１つの制御ワードを受信する。ＩＲＱＢ入力から
の１６番目のＴＤＭ ＳＬＯＴ信号の受信のたびに、Ｄ
ＭＡユニット５１７は、２制御記憶部アドレスだけ制御
ポインタ６０９をインクリメントし、２つの制御記憶部
６０４のワード−−例えば、再び、制御ポインタ６０９
で指示されたワードと次に続くワード−−をＥＳＳＩイ
ンターフェース５１１に転送する。
【００３７】この実行では、ＥＳＳＩインターフェース
５１１は、２つの１６ビット シリアルシフター５１２
及び６１２−−それぞれ各ＴＤＭバス１１０及び６１０
のためのもの−−を含むように構成されている。ＥＳＳ
Ｉインターフェース５１１は、制御記憶部６０４から一
対の制御ワードを受信した場合は、シフター５１２及び
６１２の対応する別々のシフターにそれぞれをロードす
る。次いで、そのＳＣＫ０からのＴＤＭ ＳＬＯＴ信号
の受信のたびに、シフター５１２及び５１２は各々、そ
の内容の１ビットを、それぞれＤＳＰ Ａ及びＤＳＰ
Ｂ信号線上のＥＳＳＩインターフェース５１１のそれぞ
れ出力ＳＣ０１及びＳＣ００にシフトする。そのＳＣ０
２入力からのＴＤＭ ＦＲＡＭＥ信号の受信のたびに、
ＥＳＳＩインターフェース５１１はシフター５１２及び
６１２を共にクリアしてリセットする。
５１１は、２つの１６ビット シリアルシフター５１２
及び６１２−−それぞれ各ＴＤＭバス１１０及び６１０
のためのもの−−を含むように構成されている。ＥＳＳ
Ｉインターフェース５１１は、制御記憶部６０４から一
対の制御ワードを受信した場合は、シフター５１２及び
６１２の対応する別々のシフターにそれぞれをロードす
る。次いで、そのＳＣＫ０からのＴＤＭ ＳＬＯＴ信号
の受信のたびに、シフター５１２及び５１２は各々、そ
の内容の１ビットを、それぞれＤＳＰ Ａ及びＤＳＰ
Ｂ信号線上のＥＳＳＩインターフェース５１１のそれぞ
れ出力ＳＣ０１及びＳＣ００にシフトする。そのＳＣ０
２入力からのＴＤＭ ＦＲＡＭＥ信号の受信のたびに、
ＥＳＳＩインターフェース５１１はシフター５１２及び
６１２を共にクリアしてリセットする。
【００３８】シーケンシャルＭＵＸ／ＤＥＭＵＸ６２６
からのＴＤＭ Ａ信号線６２３とＥＳＳＩインターフェ
ース５１１からのＤＳＰ Ａ信号線は、ＡＮＤゲート６
２７の入力に接続される。同様に、ＴＤＭ Ｂ信号線６
２４とＤＳＰ Ｂ信号線はＡＮＤゲート６２８の入力に
接続される。ＡＮＤゲート６２７及び６２８の出力はＯ
Ｒゲート６２９の入力に接続される。ＯＲゲート６２９
の出力はホストインターフェース５１０のＨＣＳ入力に
接続される。そこで、ホストインターフェース５１０
は、ＤＳＰ５００がＴＤＭ Ａバス１１０に接続される
と共に、ＴＤＭＡバス１１０のビットマップが、ＤＳＰ
５００が現在のタイムスロットをアクセスすべきである
こと示している時はいつでも、または、ＤＳＰ５００が
ＴＤＭＢバス６１０に接続されると共に、ＴＤＭ Ｂバ
ス６１０のビットマップが、ＤＳＰ５００が現在のタイ
ムロットをアクセスすべきであることを示している時は
いつでも選択される（機能付与される）。
からのＴＤＭ Ａ信号線６２３とＥＳＳＩインターフェ
ース５１１からのＤＳＰ Ａ信号線は、ＡＮＤゲート６
２７の入力に接続される。同様に、ＴＤＭ Ｂ信号線６
２４とＤＳＰ Ｂ信号線はＡＮＤゲート６２８の入力に
接続される。ＡＮＤゲート６２７及び６２８の出力はＯ
Ｒゲート６２９の入力に接続される。ＯＲゲート６２９
の出力はホストインターフェース５１０のＨＣＳ入力に
接続される。そこで、ホストインターフェース５１０
は、ＤＳＰ５００がＴＤＭ Ａバス１１０に接続される
と共に、ＴＤＭＡバス１１０のビットマップが、ＤＳＰ
５００が現在のタイムスロットをアクセスすべきである
こと示している時はいつでも、または、ＤＳＰ５００が
ＴＤＭＢバス６１０に接続されると共に、ＴＤＭ Ｂバ
ス６１０のビットマップが、ＤＳＰ５００が現在のタイ
ムロットをアクセスすべきであることを示している時は
いつでも選択される（機能付与される）。
【００３９】ホストインターフェース５１０が選択され
ると、そのＨＲＷ入力におけるＴＤＭ ＲＥＡＤ信号線
１１５の状態をチェックする。線１１５が読み取り動作
を指示している場合は、そのＨＤＳ入力からのＴＤＭ
ＳＴＲＯＢＥ信号の受信に基づき、ホストインターフェ
ース５１０は、ＴＤＭ ＤＡＴＡバス１１４からのデー
タをラッチし、ＤＭＡユニット５１６に、ラッチされた
データを転送してバッファ５０５を読み取るように要求
する。反対に、線１１５が書き込み動作を指示している
場合は、ホストインターフェース５１０は、ＤＭＡユニ
ット６１６に書き込みバッファ５０５からのデータワー
ドをそれに転送するように要求し、転送されたワードを
ラッチし、そして、ＴＤＭ ＳＴＲＯＢＥ信号の受信に
基づき、ラッチされたワードをＴＤＭ ＤＡＴＡバス１
１４上に送信する。
ると、そのＨＲＷ入力におけるＴＤＭ ＲＥＡＤ信号線
１１５の状態をチェックする。線１１５が読み取り動作
を指示している場合は、そのＨＤＳ入力からのＴＤＭ
ＳＴＲＯＢＥ信号の受信に基づき、ホストインターフェ
ース５１０は、ＴＤＭ ＤＡＴＡバス１１４からのデー
タをラッチし、ＤＭＡユニット５１６に、ラッチされた
データを転送してバッファ５０５を読み取るように要求
する。反対に、線１１５が書き込み動作を指示している
場合は、ホストインターフェース５１０は、ＤＭＡユニ
ット６１６に書き込みバッファ５０５からのデータワー
ドをそれに転送するように要求し、転送されたワードを
ラッチし、そして、ＴＤＭ ＳＴＲＯＢＥ信号の受信に
基づき、ラッチされたワードをＴＤＭ ＤＡＴＡバス１
１４上に送信する。
【００４０】この実行では、（モトローラＤＳＰ５６３
０３に内蔵されている６つの中から）３つの予備ＤＭＡ
ユニット５１６，６１６及び５１７はＴＤＭバスインタ
ーフェース動作を支援するのに使用される。これらは次
のように構成されている。ＤＭＡユニット５１６は読み
取りバッファ５０５の読み取りポインタ５０７を定義す
る。ホストインターフェース５１０からの読み取り動作
要求の受信に基づき、ＤＭＡユニット５１６はホストイ
ンターフェース５１０からラッチされたデータを取り出
し、読み取りポインタ５０８で指示された読み取りバッ
ファ５０５のワードにそれを記憶し、次いで読み取りポ
インタ５０７をインクリメントする。ＤＭＡユニット６
１６は書き込みバッファ５０５のポインタ５０８を定義
する。ホストインターフェース５１０からの書き込み動
作要求の受信に基づき、ＤＭＡユニット６１６は、書き
込みバッファ５０８で指示された書き込みバッファ５０
６のデータワードを取り出し、このデータをホストイン
ターフェース５１０に転送し、次いで、書き込みポイン
タ５０８をインクリメントする。そこで、バッファ５０
５及び５０６は各々ＴＤＭバス１１０及び６１０を両方
ともサーブする。ＩＲＱＡ入力からのＴＤＭ ＦＲＡＭ
Ｅ信号の受信に基づき、ＤＭＡユニット５１６及び６１
６は共に、それぞれのポインタ５０７及び５０８をリセ
ットする。ＤＭＡユニット５１７の動作はすでに上記に
説明済である。
０３に内蔵されている６つの中から）３つの予備ＤＭＡ
ユニット５１６，６１６及び５１７はＴＤＭバスインタ
ーフェース動作を支援するのに使用される。これらは次
のように構成されている。ＤＭＡユニット５１６は読み
取りバッファ５０５の読み取りポインタ５０７を定義す
る。ホストインターフェース５１０からの読み取り動作
要求の受信に基づき、ＤＭＡユニット５１６はホストイ
ンターフェース５１０からラッチされたデータを取り出
し、読み取りポインタ５０８で指示された読み取りバッ
ファ５０５のワードにそれを記憶し、次いで読み取りポ
インタ５０７をインクリメントする。ＤＭＡユニット６
１６は書き込みバッファ５０５のポインタ５０８を定義
する。ホストインターフェース５１０からの書き込み動
作要求の受信に基づき、ＤＭＡユニット６１６は、書き
込みバッファ５０８で指示された書き込みバッファ５０
６のデータワードを取り出し、このデータをホストイン
ターフェース５１０に転送し、次いで、書き込みポイン
タ５０８をインクリメントする。そこで、バッファ５０
５及び５０６は各々ＴＤＭバス１１０及び６１０を両方
ともサーブする。ＩＲＱＡ入力からのＴＤＭ ＦＲＡＭ
Ｅ信号の受信に基づき、ＤＭＡユニット５１６及び６１
６は共に、それぞれのポインタ５０７及び５０８をリセ
ットする。ＤＭＡユニット５１７の動作はすでに上記に
説明済である。
【００４１】図５に示されるように、バッファ５０５及
び５０６と外部バス５１４間の転送は、プログラムＲＡ
Ｍ５１８の中のアプリケーションプログラム９９を実行
するプログラム制御部５０１で図５において遂行され
る。バッファ５０５及び５０６のワードはどんな順番で
もプログラム制御部５０１でアクセスすることができる
ので、バッファ５０５及び５０６はプログラム制御部５
０１と共にタイムスロット交換を実行する。
び５０６と外部バス５１４間の転送は、プログラムＲＡ
Ｍ５１８の中のアプリケーションプログラム９９を実行
するプログラム制御部５０１で図５において遂行され
る。バッファ５０５及び５０６のワードはどんな順番で
もプログラム制御部５０１でアクセスすることができる
ので、バッファ５０５及び５０６はプログラム制御部５
０１と共にタイムスロット交換を実行する。
【００４２】当然ながら、上記に説明した実施例の種々
の変更や修正は当業者に明らかだろう。例えば、図５及
び図６の実行の際、シリアル データ コントローラの
代わりにパラレル データ コントローラを使用するこ
とができる。その場合には、制御記憶部は、各ワードに
セットされている各ＴＤＭバスのためのたかだか１ビッ
トを伴う、各タイムスロットのための制御ワードを必要
とする。かけがえとして、各タイムスロットに対する制
御ワードの使用を避けるために、パラレル データ コ
ントローラを外部シリアルシフターを駆動するために使
用しても良い。このような変更や修正は、本発明の精神
と範囲を逸脱することなくかつその付随の利点をなくす
ことなく行なうことができる。したがって、このような
変更や修正は付随の請求の範囲で保護されるべきもので
ある。
の変更や修正は当業者に明らかだろう。例えば、図５及
び図６の実行の際、シリアル データ コントローラの
代わりにパラレル データ コントローラを使用するこ
とができる。その場合には、制御記憶部は、各ワードに
セットされている各ＴＤＭバスのためのたかだか１ビッ
トを伴う、各タイムスロットのための制御ワードを必要
とする。かけがえとして、各タイムスロットに対する制
御ワードの使用を避けるために、パラレル データ コ
ントローラを外部シリアルシフターを駆動するために使
用しても良い。このような変更や修正は、本発明の精神
と範囲を逸脱することなくかつその付随の利点をなくす
ことなく行なうことができる。したがって、このような
変更や修正は付随の請求の範囲で保護されるべきもので
ある。
【図１】本発明を具体化したＴＤＭバスインターフェー
スの第１の実施例のブロック図である。
スの第１の実施例のブロック図である。
【図２】図１のインターフェースのＴＤＭバスインター
フェース動作の機能フロー図である。
フェース動作の機能フロー図である。
【図３】ＴＤバスインターフェースの第２の実施例のブ
ロック図である。
ロック図である。
【図４】図３のインターフェースのＴＤＭバスインター
フェース動作の機能フロー図である。
フェース動作の機能フロー図である。
【図５】ＴＤＭバスインターフェースの第３の実施例の
ブロック図である。
ブロック図である。
【図６】ＴＤＭバスインターフェースの第４の実施例の
ブロック図である。
ブロック図である。
Claims (10)
- 【請求項１】 フレームにグループ分けされたタイムス
ロットのデータを転送する時分割多重化通信媒体のイン
ターフェースであって、 ＴＤＭ媒体のフレームの第１のタイムスロットからのデ
ータを使用するかまたはＴＤＭ媒体のフレームの第２の
タイムスロットの間にデータを発生させるかのどちらか
の機能を実行すると同時に、ＴＤＭ媒体のタイムスロッ
ト及びフレームの発生を追跡し、前記機能で使用される
ＴＤＭ媒体のフレームの第１のタイムスロットからデー
タを受信するかまたはＴＤＭ媒体のフレームの第２のタ
イムスロットにおいて前記機能で発生するデータを送信
するかのどちらかを行なうプロセッサからなるインター
フェース。 - 【請求項２】 請求項１記載のインターフェースにおい
て、 プロセッサは、第１のタイムスロットか第２のタイムス
ロットかを識別するＴＤＭ媒体のフレームのタイムスロ
ットマップを記憶する制御記憶部を含み、発生するタイ
ムスロットが第１のタイムスロットか第２のタイムスロ
ットかを前記タイムスロットから判別することによりＴ
ＤＭ媒体のタイムスロットの各々の発生に応答するか、
または、 プロセッサは、さらに、第１のタイムスロットか第２の
タイムスロットかを識別するＴＤＭ媒体のフレームのタ
イムスロットマップを記憶する制御記憶部と、前記制御
記憶部に組み込まれ、現在発生中のタイムスロットが第
１のタイムスロットか第２のタイムスロットのどちらか
として前記タイムスロットマップにおいて識別されるこ
とをプロセッサに示す回路とを含み、現在発生中のタイ
ムスロットが第１のタイムスロットか第２のタイムスロ
ットのどちらかとして識別されることを前記回路が示し
ている場合のみに、ＴＤＭ媒体のタイムスロットの発生
に応答するインターフェース。 - 【請求項３】 請求項１記載のインターフェースにおい
て、プロセッサは、受信したデータまたは発生したデー
タを一時的に記憶する複数のデータ記憶場所を含み、前
記記憶場所をどんな順番でもアクセスすることにより、
タイムスロット交換機能を遂行するインターフェース。 - 【請求項４】 請求項１記載のインターフェースにおい
て、 プロセッサは、記憶されたデータがＴＤＭバスから受信
されたかまたはＴＤＭバスに送信されるべきかのシーケ
ンスで、受信したデータまたは発生したデータを一時的
に記憶する複数のデータ記憶場所を各々が有する読み取
りバッファまたは書き込みバッファを含み、 プロセッサで実行する機能は、どんな順番でも読み取り
バッファまたは書き込みバッファの記憶場所をアクセス
することにより、タイムスロット交換機能を遂行するイ
ンターフェース。 - 【請求項５】 請求項１記載のインターフェースにおい
て、プロセッサは、 プロセッサでの実行のために、データの発生または使用
のどちらかを行なう機能を記憶するプログラムメモリ
と、 第１のタイムスロットか第２のタイムスロットかを識別
するＴＤＭ媒体のフレームのタイムスロットマップを記
憶する制御メモリと、 前記制御メモリと共動して、各タイムスロットの発生の
間に、制御メモリが第１のタイムスロットか第２のタイ
ムスロットのどちらかとして識別する信号を発生するデ
ータインターフェースと、 ＴＤＭ媒体に接続され、各々の前記信号に対応する各タ
イムスロットの発生の間に、ＴＤＭ媒体からデータを受
信するかまたはＴＤＭ媒体にデータを送信するかのどち
らかにより各々の前記信号に応答するホストインターフ
ェースとを含むインターフェース。 - 【請求項６】 請求項５記載のインターフェースにおい
て、プロセッサは、さらに、制御メモリからデータイン
ターフェースへタイムスロットマップのシーケンシャル
な一部を転送する第１のＤＭＡコントローラを含むイン
ターフェース。 - 【請求項７】 請求項６記載のインターフェースにおい
て、プロセッサは、さらに、 読み取りバッファメモリと、 書き込みバッファメモリと、 ホストインターフェースで受信されたデータをホストイ
ンターフェースから読み取りバッファメモリへ転送する
と共に、ホストインターフェースより送信されたデータ
を書き込みバッファメモリからホストインターフェース
へ転送する少なくとも１つの第２のＤＭＡコントローラ
とを含むインターフェース。 - 【請求項８】 請求項７記載のインターフェースにおい
て、プログラムメモリに記憶されてプロセッサで実行さ
れる機能は、データを書き込みバッファメモリにどんな
順番でも書き込むと共に、データを読み取りバッファメ
モリからどんな順番でも読み取ることにより、タイムス
ロット交換機能を遂行するインターフェース。 - 【請求項９】 請求項５記載のインターフェースにおい
て、 データインターフェースは、発生するタイムスロットの
対応する値をタイムスロットマップからホストインター
フェースに送信することによるタイムスロットの各々の
発生に応答して、制御メモリからタイムスロットマップ
のシーケンシャルな一部を受信するシフターを含み、 ホストインターフェースは、ＴＤＭ媒体からデータを受
信するかまたはＴＤＭ媒体にデータを送信するかのどち
らかによって第１のタイムスロットか第２のタイムスロ
ットかを識別する、前記シフターから受信されたタイム
スロットマップにおける値にのみ応答するインターフェ
ース。 - 【請求項１０】 請求項５記載のインターフェースにお
いて、さらに、 インターフェースを第１のＴＤＭ媒体及び第２のＴＤＭ
媒体に選択的に接続し、ＴＤＭ媒体が現在インターフェ
ースに接続されていることをインターフェースに示すマ
ルチプレクサ／デマルチプレクサを含み、 プロセッサは、 第１のＴＤＭ媒体において第１のタイムスロットか第２
のタイムスロットかを識別する第１のＴＤＭ媒体のフレ
ームの第１のタイムスロットマップを記憶すると共に、
第２のＴＤＭ媒体において第１のタイムスロットか第２
のタイムスロットかを識別する第２のＴＤＭ媒体のフレ
ームの第２のタイムスロットマップを記憶する制御メモ
リと、 前記制御メモリと共動して、各タイムスロットの発生の
間に、第１のタイムスロットマップが第１のタイムスロ
ットか第２のタイムスロットのどちらかとして識別する
第１の信号を発生する第１のデータインターフェース
と、 前記制御メモリと共動して、各タイムスロットの発生の
間に、第２のタイムスロットマップが第１のタイムスロ
ットか第２のタイムスロットのどちらかとして識別する
第２の信号を発生する第２のデータインターフェース
と、 マルチプレクサ／デマルチプレクサに接続され、マルチ
プレクサ／デマルチプレクサからデータを受信するかま
たはマルチプレクサ／デマルチプレクサにデータを送信
するかのどちらかによって、第１のＴＤＭ媒体がホスト
インターフェースに接続されていることをマルチプレク
サ／デマルチプレクサが示している間各々の前記第１の
信号に応答すると共に、第２のＴＤＭ媒体がホストイン
ターフェースに接続されていることをマルチプレクサ／
デマルチプレクサが示している間各々の前記第２の信号
に応答するホストインターフェースとを含むインターフ
ェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/728815 | 1996-10-10 | ||
| US08/728,815 US5862135A (en) | 1996-10-10 | 1996-10-10 | Simplified interface to a time-division multiplexed communications medium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10262272A true JPH10262272A (ja) | 1998-09-29 |
Family
ID=24928378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9276334A Pending JPH10262272A (ja) | 1996-10-10 | 1997-10-09 | 時分割多重化通信媒体の簡単なインターフェース |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5862135A (ja) |
| EP (1) | EP0836357B9 (ja) |
| JP (1) | JPH10262272A (ja) |
| CA (1) | CA2210822C (ja) |
| DE (1) | DE69736882T2 (ja) |
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|---|---|---|---|---|
| US6092124A (en) | 1998-04-17 | 2000-07-18 | Nvidia Corporation | Method and apparatus for accelerating the rendering of images |
| JP2001156733A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 高速スロット割当方法及び方式 |
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| WO2007138386A1 (en) * | 2006-05-29 | 2007-12-06 | Freescale Semiconductor, Inc. | Method for transmitting data and a device having data transmission capabilities |
| US8238333B2 (en) | 2006-05-29 | 2012-08-07 | Freescale Semiconductor, Inc. | Method for transmitting data and a device having data transmission capabilities |
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-
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