JPH0323026B2

JPH0323026B2 -

Info

Publication number: JPH0323026B2
Application number: JP9823084A
Authority: JP
Inventors: Akira Jinsaki
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-05-16
Filing date: 1984-05-16
Publication date: 1991-03-28
Also published as: JPS60241346A

Description

【発明の詳細な説明】 (A) 発明の技術分野本発明はリング型ネツトワークによる記憶シス
テム、特にリング型ネツトワーク内を伝送される
情報を、１つのメモリ空間にあるものとみなし、
ネツトワーク内のノードあるいはノードに接続さ
れた装置が、通常のメモリをアクセスするのと同
様にして、上記情報にアクセスできるようにした
リング型ネツトワークによる記憶システムに関す
るものである。

(B) 技術の背景と問題点実際に設置されているメモリ量に制限されず
に、大きなメモリ空間をデータ処理装置に提供す
る方式として、いわゆる仮想記憶システムが知ら
れている。しかし、従来の仮想記憶システムは、
１個のコンピユータシステムに閉じたものであ
り、他の機器またはシステムが有するデータにア
クセスするためには、ネツトワーク等を通じてデ
ータのコピーを得る必要があつた。また、比較的
小さなコンピユータシステムでは、仮に大きなメ
モリ空間を必要としても、コストの点から仮想記
憶化するのが困難であつた。そのため、次のよう
な問題があつた。

ネツトワーク内においてデータを共有すると
き、データの共有を回線／ネツトワーク経由で行
うため、コンピユータがそのデータ送受信の処理
を行わなければならず、処理コストが増大する。
また、データをコピーするため、システム全体と
してメモリ量が増大する。即ち、１つのデータが
同時にシステム内にいくつも存在することにな
る。特にデータを更新した場合等には、そのデー
タを管理元へ返送する処理等も必要となり、シス
テムの負荷が増大する。

(C) 発明の目的と構成本発明は上記問題点の解決を図り、ネツトワー
ク内のノードに物理メモリ（バツフア）を分散さ
せ、かつ、それらのメモリ内情報をネツトワーク
内の全てのノードからアクセス可能とすることに
よつて、あたかも仮想記憶を複数の装置が共有す
るかのような記憶システムを提供することを目的
としている。そのため、本発明のリング型ネツト
ワークによる記憶システムは、データ送受信機能
を有する複数のノード間を結ぶ伝送路上を、アド
レス情報を有するデータフレームが巡回するリン
グ型ネツトワークシステムであつて、上記各ノー
ドは、前記伝送路から前記データフレームを受信
する受信用メモリ、前記ノードに接続される外部
装置に前記データフレームを取り込むアクセス用
メモリ、前記伝送路へ前記データフレームを送信
する送信用メモリの順に機能が切り替わる少なく
とも３個からなるバツフアと、前記外部装置がア
クセス可能な前記アクセス用メモリを選択する切
替制御部と、前記外部装置からアクセス要求され
るアドレス情報を有する前記データフレームを、
前記切替制御部で指定される前記アクセス用メモ
リから取り出すデータフレーム取出手段とを備え
たことを特徴としている。以下、図面を参照しつ
つ、実施例に従つて説明する。

(D) 発明の実施例第１図は本発明の一実施例構成、第２図は伝送
路フレームの例、第３図は第１図図示ノードの詳
細図、第４図はバツフアセレクト・コントローラ
の詳細図を示す。

図中、１−１ないし１−４はノード、２は伝送
路、３はバツフア、４はバツフアセレクト・コン
トローラ、５は中央処理装置がチヤネル等のメモ
リアクセス部を表す。

本発明は、例えば第１図図示のようなリング型
ネツトワーク・システムに適用される。ネツトワ
ークにおいて、データは伝送路２を単一方向（第
１図の例では時計回り）に巡回する。各ノード１
−１〜１−４は、複数個のバツフア３と該バツフ
ア３を切り換える制御を行うバツフアセレクト・
コントローラ４とを有している。バツフアセレク
ト・コントローラ４は、メモリアクセス部５か
ら、ネツトワーク内において共有するメモリアク
セスするために、アドレスが通知されると、バツ
フア３を切り換え、要求されたアドレスについて
のデータが準備できた時点でレデイReadyを通知
し、メモリアクセス部５が要求するメモリへアク
セスできるようにする。

従来知られている一般の仮想記憶システムにお
いては、仮想記憶上のデータは例えば磁気デイス
ク装置等の直接アクセス装置内にマツピングされ
る。本発明の場合、例えば磁気デイスク装置等に
格納されるデータの代わりに、リング型ネツトワ
ーク内において、各ノード１−１〜１−４間を巡
回する伝送データが、あたかも仮想記憶上のデー
タであるかのように扱われると考えてよい。

伝送路２上のデータは、例えば第２図に示すよ
うなフレームと呼ばれる単位で伝送される。フレ
ームには、フレームヘツダ部に仮想記憶上におけ
るデータのアドレス情報と、制御ビツトが用意さ
れる。制御ビツトには、例えば当該データに対す
るアクセスの可否情報ビツトや書き込み禁止のロ
ツク情報ビツト等を設けることができるが、詳細
な説明は省略する。フレームのデータ部には、仮
想記憶上のデータが所定のサイズ、即ちページ単
位で格納される。FCSは、フレーム・チエツク・
シーケンスであつて、エラー訂正符号等を有す
る。

第１図図示ネツトワークは、いわゆる時分割多
重化（TDMA）方式やスロツトリング方式等で
実現される。一般的には、これらの方式におい
て、データブロツクの最小単位であるスロツト
を、数十バイト程度にするのが普通である。しか
し、本発明においては、スロツトの長さを数百バ
イト以上にしたほうが望ましい。数十バイト単位
で仮想記憶におけるページングを行うとすると、
アクセス速度のパフオーマンスが低下するためで
ある。もちろん、スロツトの長さがいくらであつ
ても、伝送技術上特に問題となることはなく、任
意に長さを選択することができる。

第１図図示バツフア部の構成は、例えば第３図
図示の如くになつている。第３図において、符号
１０はバツフア・リード・バス、１１はバツフ
ア・ライト・バス、Ssは送信スイツチ、Srは受
信スイツチSr、Smrはメモリ・リード・スイツチ
Smr、Smwはメモリ・ライト・スイツチを表す。

各ノードには、第３図に示すように、最低３つ
のバツフア３が用意される。以下これらの３個の
バツフアをそれぞれＢ１，Ｂ２，Ｂ３とする。最
低３個必要であるとしたのは、受信用・送信用・
メモリアクセス用の３通りのアクセスが１つのバ
ツフアに対して競合しないようにするためであ
る。もちろん３個以上あつてもよい。なお以下の
説明では、説明を簡単化するための伝送エラーに
対する処理は考えず、エラーはないものとする。

バツフアセレクト・コントローラ４は、送信ス
イツチSs、受信スイツチSr、メモリ・リード・
スイツチSmrおよびメモリ・ライト・スイツチ
Smwを制御する回路である。受信スイツチSrは、
バツフア３の１つをバツフア・ライト・バス１１
を介して伝送路に接続し、そのバツフアをデータ
の受信用にする。送信スイツチSsは、バツフア
３の他の１つをバツフア・リード・バス１０を介
して伝送路に接続し、そのバツフアをデータの送
信用にする。また、メモリ・リード・スイツチ
Smrおよびメモリ・ライト・スイツチSmwは、
他のバツフアを当該ノードにおけるメモリアクセ
ス用のバスに接続するスイツチである。

バツフアセレクト・コントローラ４は、例えば
第４図図示の如く構成される。図中、１５はスイ
ツチング・コントローラ、１６はアドレスレジス
タ、１７は比較器、１８はスキヤナを表す。

スイツチング・コントローラ１５は、各スイツ
チSs，Sr，Smr，Smwの切換え制御信号を出力
すると共に、スキヤナ１８をコントロールする回
路である。スキヤナ１８は、各バツフアに格納さ
れたフレーム情報の特にアドレス部分について、
順次走査する回路である。メモリアクセス部５で
ある中央処理装置やチヤネルからのアドレス要求
により、アドレスレジスタ１６のアクセスすべき
アドレスが用意されると、比較器１７にこのアド
レスが供給される。また比較器１７には、スキヤ
ナ１８から各バツフア内に格納されているフレー
ムのアドレス情報が供給される。比較器１７は、
これらのアドレスを比較し、等しいときにレデイ
信号をメモリアクセス部５に送信する。

以上のように、複数個のバツフアＢ１，Ｂ２，
Ｂ３は、伝送路から受信した情報を記憶するも
の、伝送路へ送信する情報を記憶するもの、
ノードに接続された装置に対するメモリの一部に
割り当てられるもの、という３通りの使用法が可
能とされ、これらの使用法がバツフアセレクト・
コントローラ４によつて動的に変更される。即
ち、バツフアＢ１，Ｂ２，Ｂ３の用途は、例えば
次のように変化する。Ｂ１Ｂ２Ｂ３時１受信 (未定) (未定) 間２送信受信 (未定) ↓ ３メモリ送信受信４メモリ受信送信５受信送信メモリ：：：：次にバツフアセレクト・コントローラ４による
スイツチング制御動作例について説明する。

(1) メモリアクセス部５からアドレス要求のない
状態のとき。

このときには、メモリ・リード・スイツチ
Smr、メモリ・ライト・スイツチSmwは、中
立であつて、どのバツフアにも接続されない状
態にされる。送信スイツチSs、受信スイツチ
Srは、フレーム単位に次のように切り替わる。

Ss Sr １ (未定) Ｂ１２Ｂ１Ｂ２３Ｂ２Ｂ３４Ｂ３：：：： (2) メモリアクセス部５からアドレス要求が起き
た状態のとき。

このとき、まず要求アドレスがアドレスレジ
スタ１６にラツチされる。そのアドレスと、現
在受信中でないバツフアに対して、スキヤナ１
８の出力であるバツフアに格されているデータ
のアドレスとを比較する。アドレスが違つてい
れば、次のバツフアについて周期的に比較を繰
り返す。受信データは、バツフアＢ１〜Ｂ３に
順番に書き込まれるので、いつか要求されたア
ドレスを得る。すでに偶然バツフアにデータが
あれば、直ちにアドレスを得る。

アドレスが一致すると、メモリ・リード・ス
イツチSmr、メモリ・ライト・スイツチSmw
をそのネツトワーク（第３図の例ではバツフア
Ｂ３）に指定し、メモリアクセス部５にレデイ
Readyを返す。メモリアクセス部５は、通常の
メモリアクセスと同様に、バツフアＢ３のデー
タ部に対して、アクセスを行うことができる。

３メモリアクセス部５から次のアドレス要求が
あるまでの状態のとき。

例えば解除要求があるまで、メモリ・リー
ド・スイツチSmr、メモリ・ライト・スイツチ
Smwは、バツフアＢ３を選択する。送信スイ
ツチSs、受信スイツチSrは、例えばフレーム
単位に次のように切り替わる。

Ss Sr Smr Smw １ (未定) Ｂ１Ｂ３Ｂ３２Ｂ１Ｂ２Ｂ３Ｂ３３Ｂ２Ｂ１Ｂ３Ｂ３４Ｂ１Ｂ２Ｂ３Ｂ３：：：：：なお、システム立ち上げ時における伝送路への
仮想記憶データの初期ロードは、例えばノード内
に仮想記憶管理ノードを設け、該管理ノードが直
接アクセス装置上のデータ等に基づいてフレーム
を生成するようにして実現することができる。上
記実施例において、仮想記憶上のデータはネツト
ワーク内を巡回するが、緊急を要するデータにつ
いて優先的なデータ送受信要求を他のノードに発
する等のインタフエースを設けることもできる。
また、フレーム内の制御情報によつて、特定のノ
ードに対してのみデータを書き込みを許すような
制御も可能である。

(E) 発明の効果以上説明した如く、本発明によれば、リング型
ネツトワークにより仮想記憶システムを構築で
き、仮想記憶を複数の処理装置によつて共有使用
することができる。ネツトワーク内において、各
ノードは重複したデータを持つ必要がなく、それ
ぞれの物理メモリを比較的小さい複数個のバツフ
アでよい。従つて、ローコストのシステムを構築
でき、例えばいわゆるマイコン・レベルの小型コ
ンピユータ・システムにも応用できる。セキユリ
テイを必要とするデータベース・システム等への
応用も容易である。

【図面の簡単な説明】

第１図は本発明の一実施例構成、第２図は伝送
フレームの例、第３図は第１図図示ノードの詳細
図、第４図はバツフアセレクト・コントローラの
詳細図を示す。図中、１−１ないし１−４はノード、２は伝送
路、３はバツフア、４はバツフアセレクト・コン
トローラ、５はメモリアクセス部を表す。

Claims

【特許請求の範囲】１データ送受信機能を有する複数のノード間を
結ぶ伝送路上を、アドレス情報を有するデータフ
レームが巡回するリング型ネツトワークシステム
であつて、上記各ノードは、前記伝送路から前記データフレームを受信する
受信用メモリ、前記ノードに接続される外部装置
に前記データフレームを取り込むアクセス用メモ
リ、前記伝送路へ前記データフレームを送信する
送信用メモリの順に機能が切り替わる少なくとも
３個からなるバツフアと、前記外部装置がアクセス可能な前記アクセス用
メモリを選択する切替制御部と、前記外部装置からアクセス要求されるアドレス
情報を有する前記データフレームを、前記切替制
御部で指定される前記アクセス用メモリから取り
出すデータフレーム取出手段とを備えたことを特徴とするリング型ネツトワーク
による記憶システム。