KR100919386B1 - 메모리 허브 구조를 가진 메모리 모듈들에 대한 메모리 액세스들을 제어하는 방법 및 시스템 - Google Patents

메모리 허브 구조를 가진 메모리 모듈들에 대한 메모리 액세스들을 제어하는 방법 및 시스템

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Abstract

컴퓨터 시스템은 복수의 메모리 모듈들에 결합된 메모리 허브 제어기를 포함한다. 메모리 허브 제어기는 메모리 요청들을 및 이에 상응하는 요청 식별자를 메모리 모듈들에 결합시키는 메모리 요청을 포함한다. 각각의 메모리 모듈들은 메모리 요청들에 기초하여 메모리 디바이스들을 액세스시키고, 이에 상응하는 메모리 요청이 서비스될 때, 상기 요청으로부터 응답 상태 신호들을 발생시킨다. 이들 응답 상태 신호들은 임의의 판독 데이터와 함께 또는 이 데이터와 별도로 메모리 모듈들로부터 메모리 허브 제어기에 결합된다. 메모리 허브 제어기는 응답 상태 신호를 사용하여 메모리 모듈들과 메모리 요청들의 결합을 제어함으로써 각각의 메모리 모듈들에서 아웃스탠딩 메모리 요청들을 제어한다.

Description

메모리 허브 구조를 가진 메모리 모듈들에 대한 메모리 액세스들을 제어하는 방법 및 시스템{Method and system for controlling memory accesses to memory modules having a memory hub architecture}

본 발명은 메모리 시스템들에 관한 것이며, 특히, 여러 메모리 디바이스들에 결합되는 메모리 허브를 각각 포함하는 여러 메모리 모듈들을 갖는 메모리 시스템에 관한 것이다.

컴퓨터 시스템들은 동적 랜덤 액세스 메모리("DRAM") 디바이스들과 같은 메모리 디바이스들을 사용하여 프로세서에 의해 액세스되는 명령들 및 데이터를 저장한다. 이들 메모리 디바이스들은 통상적으로, 컴퓨터 시스템에서 시스템 메모리로서 사용된다. 전형적인 컴퓨터 시스템에서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해 시스템 메모리와 통신한다. 프로세서는 판독 명령과 같은 메모리 명령을 포함하는 메모리 요청 및 데이터 또는 명령들을 판독하는 장소를 지정하는 어드레스를 발행한다. 메모리 제어기는 이 명령 및 어드레스를 사용하여, 시스템 메모리에 인가되는 로우 및 칼럼 어드레스들뿐만 아니라 적절한 명령 신호들을 발생시킨다. 이 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리와 프로세서 사이에 전달된다. 메모리 제어기는 종종, 시스템 제어기의 일부가 되는데, 이는 또한 버스 브리지 회로(bus bridge circuitry)를 포함하여 프로세서 버스를 PCI 버스와 같은 확장 버스에 결합시킨다.

메모리 디바이스들의 동작 속도는 끊임없이 증가함으로써, 메모리 대역폭들을 지속적으로 증가시켜 왔다. 그러나 메모리 대역폭의 증가는 프로세서들의 동작 속도의 증가와 보조를 맞추지 못하였다. 메모리 대역폭을 증가시키는 한 가지 방법은 많은 수의 메모리 디바이스들을 상호 병렬로 액세스시킴으로써, 데이터를 각 메모리 액세스를 지닌 많은 수의 메모리 디바이스들로부터 판독하거나 이 메모리 디바이스들에 기록시키는 것이다. 많은 수의 메모리 디바이스들을 동시에 액세스시키도록 하는데 매우 적합한 한 가지 메모리 구조는 메모리 허브 구조이다. 메모리 허브 구조에서, 시스템 제어기 또는 메모리 허브 제어기는 여러 메모리 모듈들에 결합하는데, 각각의 메모리 모듈은 여러 메모리 디바이스들에 결합된 메모리 허브를 포함한다. 메모리 허브는 제어기와 메모리 디바이스들 사이에서 메모리 요청들 및 응답들을 효율적으로 라우팅시킨다. 이 구조를 사용하는 컴퓨터 시스템들은 보다 높은 대역폭을 가질 수 있는데, 그 이유는 메모리 모듈이 사전 메모리 액세스에 응답하는 동안 프로세서가 또 다른 하나의 메모리 모듈로부터 데이터를 판독하거나 데이터를 이 메모리 모듈에 기록할 수 있기 때문이다. 예를 들어, 메모리 모듈 내의 메모리 디바이스들이 프로세서에 판독 데이터를 제공하기 위하여 준비하는 동안, 프로세서는 메모리 모듈들 중 또 다른 한 메모리 모듈 내의 메모리 디바이스들로 기록 데이터를 출력할 수 있다.

메모리 허브들을 사용하는 메모리 모듈들이 메모리 대역폭을 증가시킬 수 있지만, 모듈들에 메모리 허브들이 존재하면, 메모리 모듈들로의 명령 및 어드레스 신호들의 흐름 및 메모리 모듈들로의 그리고 이 모듈로부터의 데이터 신호들의 흐름을 조정하는 것을 어렵게 할 수 있다. 종래의 메모리 시스템 내의 메모리 제어기는 메모리 모듈들 내의 메모리 디바이스들에 직접 액세스한다. 메모리 제어기와 메모리 디바이스들 사이에 메모리 허브와 같은 임의의 제어 디바이스가 없다면, 메모리 제어기가 자신의 동작을 각각의 메모리 모듈들과 조정하는 것이 상대적으로 용이하게 된다. 특히, 메모리 제어기가 메모리 모듈 각각의 활동도(activity)를 능동으로 제어하기 때문에, 메모리 제어기는 메모리 모듈들에 전송되거나 이들 메모리 모듈들로부터 수신되는 신호들에 기초하여 각각의 메모리 모듈에 대한 메모리 액세스들의 상태를 결정할 수 있다. 대조적으로, 메모리 디바이스들로의 액세스를 제어하기 위하여 각각의 메모리 모듈들 상에 메모리 허브가 존재하면, 제어기가 메모리 모듈 각각의 메모리 요청들의 상태를 결정하는 것을 어렵게 하는데, 그 이유는 이 제어기가 메모리 액세스들을 더 이상 직접 제어하지 않기 때문이다. 예를 들어, 제어기는 판독 메모리 요청이 이 모듈 상의 메모리 디바이스들에 발행될 때를 더 이상 결정할 수 없다. 제어기가 판독 메모리 요청이 발행될 때를 결정할 수 없기 때문에, 판독 데이터가 메모리 모듈로부터 결합될 때를 결정할 수 없다. 따라서, 제어기는 동일하거나 또 다른 메모리 모듈로의 또 다른 판독 또는 기록 메모리 요청을 발행할 때를 결정할 수 없다. 유사하게, 제어기는 메모리 모듈에 발행된 여러 메모리 요청들이 서비스되는지를 결정할 수 없음으로, 부가의 메모리 요청들이 메모리 모듈에 발행되어야 하는지를 결정할 수 없다. 이외 다른 유형들의 조정 문제들이 당업자에게 명백할 것이다.

그러므로 다수의 허브-기반으로 한 메모리 모듈들에 결합된 제어기 또는 다른 디바이스가 메모리 모듈들로 메모리 요청들의 발행을 조정하도록 하는 메모리 시스템 구조가 필요로 된다.

도 1은 메모리 허브가 복수의 메모리 모듈들 각각에 포함되는 본 발명의 일례를 따른 컴퓨터 시스템의 블록도.

도 2는 도 1의 컴퓨터 시스템 내의 복수의 메모리 모듈들 각각에 사용되는 일례의 메모리 허브에 결합되는 도 1의 컴퓨터 시스템에 사용되는 메모리 허브 제어기의 일례의 블록도.

도 3a 및 도 3b는 도 2의 상기 메모리 허브 제어기로부터 상기 메모리 허브에 전송되는 메모리 요청 패킷의 포맷에 대한 일례를 도시한 표.

도 4a 및 도 4b는 메모리 허브 제어기로부터 도 2의 메모리 허브에 전송되는 메모리 응답 패킷의 포맷에 대한 일례를 도시한 표.

메모리 허브 제어기는 복수의 메모리 모듈들에 결합되는데, 각각의 메모리 모듈은 각 모듈 내의 복수의 메모리 디바이스들에 결합된 메모리 허브를 포함한다. 메모리 허브 제어기는 복수의 메모리 요청들을 저장하고 흐름 제어 신호에 응답하여 저장된 각각의 메모리 요청을 메모리 허브에 전송하는데, 상기 흐름 제어 신호는 메모리 요청이 전송되는 메모리 허브로부터 수신된 메모리 요청 상태 신호들의 함수로서 발생된다. 메모리 허브는 수신된 메모리 요청들을 저장하고 저장된 메모리 요청들에 대응하는 메모리 요청 신호들을 메모리 모듈 내의 메모리 디바이스들에 결합시킨다. 메모리 허브는 또한, 기록 데이터를 전송하거나, 그 후, 메모리 디바이스들로부터 판독 데이터를 수신한다. 메모리 허브는 또한 메모리 요청 상태 신호들을 발생시켜 메모리 허브에 결합되는 메모리 디바이스들에 의해 서비스된 메모리 요청들을 식별한다. 그 후, 메모리 허브는 메모리 요청 상태 신호들 및 임의의 판독 데이터를 메모리 허브 제어기에 결합시킨다. 이 제어기는 수신된 판독 데이터를 출력하여 메모리 요청 상태 신호들에 기초하여 흐름 제어 신호를 발생시켜 각각의 메모리 모듈들에 저장된 아웃스탠딩(outstanding) 메모리 요청들의 수를 제어한다.

본 발명의 일 실시예를 따른 컴퓨터 시스템(100)이 도 1에 도시되어 있다. 컴퓨터 시스템(100)은 특정 소프트웨어를 실행하는 것과 같은 각종 계산 기능들을 수행하는 프로세서(104)를 포함하여, 특정 계산들 또는 작업들을 수행한다. 프로세서(104)는 통상적으로 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(106)를 포함한다. 프로세서 버스(106)는 전형적으로 캐시 메모리(108)에 결합되는데, 이 캐시 메모리는 상술된 바와 같이 통상적으로 정적 랜덤 액세스 메모리("SRAM")이다. 최종적으로, 프로세서 버스(106)는 시스템 제어기(110)에 결합되는데, 이는 또한, 때때로 "노쓰 브리지(North Bridge)" 또는 "메모리 제어기"라 칭한다.

시스템 제어기(110)는 각종 다른 구성요소들을 위한 프로세서(104)로의 통신 경로로서 작용한다. 특히, 시스템 제어기(110)는 전형적으로 그래픽 제어기(112)에 결합되는 그래픽 포트를 포함하는데, 이 그래픽 제어기는 비디오 단말기(114)에 결합된다. 시스템 제어기(110)는 또한, 키보드 또는 마우스와 같은 하나 이상의 입력 디바이스들(118)에 결합되어 운영자가 컴퓨터 시스템(100)과 인터페이스 하도록 한다. 전형적으로, 컴퓨터 시스템(100)은 시스템 제어기(110)를 통해 프로세서(104)에 결합되는 프린터와 같은 하나 이상의 출력 디바이스들(120)을 포함한다. 하나 이상의 데이터 저장 디바이스들(124)은 또한, 전형적으로 시스템 제어기(110)를 통해 프로세서(104)에 결합되어 프로세서(104)가 내부 및 외부 저장 매체(도시되지 않음)로부터 데이터를 저장 또는 검색하도록 한다. 전형적인 저장 디바이스들(124)의 예들로서, 하드 및 플로피 디스크들, 테이프 카세트들, 및 콤팩트 디스크 판독 전용 메모리들(CD-ROMs)을 들 수 있다.

시스템 제어기(110)는 또한 여러 메모리 모듈들(130a, b, ..., n)에 결합되는 메모리 허브 제어기(126)를 포함하는데, 이 메모리 모듈들은 컴퓨터 시스템(100)용 시스템 메모리로서 작용한다. 메모리 모듈들(130)은 고속 링크(134)를 통해 메모리 허브 제어기(126)에 바람직하게 결합되는데, 이 고속 링크는 광학 또는 전기 통신 경로 또는 이외 다른 어떤 유형의 통신 경로일 수 있다. 고속 링크(134)가 광학 통신 경로로서 구현되는 경우에, 광학 통신 경로는 예를 들어, 하나 이상의 광섬유들의 형태일 수 있다. 이와 같은 경우에, 메모리 허브 제어기(126) 및 메모리 모듈들(130)은 광학 통신 경로에 결합되는 분리된 입력/출력 포트들 또는 광학 입력/출력 포트를 포함할 것이다. 메모리 모듈들(130)은 다중-드롭 또는 데이지 체인 배열(multi-drop or daisy chain arrangement)로 메모리 허브 제어기(126)에 결합되는데, 이 배열에서 단일 고속 링크(134)는 모든 메모리 모듈들(130)에 결합된다. 그러나 각각의 메모리 모듈들(130)을 메모리 허브 제어기(126)에 결합시키기 위하여 별도의 고속 링크(도시되지 않음)를 사용하는 지점간 결합 배열과 같은 다른 토폴로지들이 또한 사용될 수 있다는 것을 이해할 것이다. 메모리 허브 제어기(126)를 스위치(도시되지 않음)를 통해 각각의 메모리 모듈들(130)에 선택적으로 결합시키는데 스위칭 토폴로지가 또한 사용될 수 있다. 사용될 수 있는 다른 토폴로지들은 당업자에게 명백할 것이다.

각각의 메모리 모듈들(130)은 메모리 허브(140)를 포함하여, 6개의 메모리 디바이스들(148)로의 액세스를 제어하는데, 이 메모리 디바이스들은 도 2에 도시된 예에서 동기식 동적 랜덤 액세스 메모리("SDRAM") 디바이스들이다. 그러나 이보다 적거나 보다 많은 수의 메모리 디바이스들(148)이 사용될 수 있고, SDRAM 디바이스들 이외의 메모리 디바이스들이 물론 또한 사용될 수 있다. 메모리 허브(140)는 버스 시스템(150)을 통해 각각의 메모리 디바이스들(148)에 결합되는데, 이 버스 시스템은 통상적으로, 제어 버스, 어드레스 버스 및 데이터 버스를 포함한다.

도 1의 메모리 허브 제어기(126) 및 메모리 허브(140)의 일례가 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 메모리 허브 제어기(126)를 메모리 허브(140)에 결합시키는 고속 링크(134)(도 1)는 서로 분리되어 있는 고속 다운링크(154) 및 고속 업링크(156)를 포함한다. 상술된 바와 같이, 다운링크(154) 및 업링크(156)는 논리 신호들, 광학 신호들, RF 신호들, 또는 이외 다른 어떤 유형의 시그널링 매체를 결합시킬 수 있다. 다운링크(154) 및 업링크(156)는 또한 단일 고속 양방향 링크로 결합될 수 있거나, 다운링크(154) 및 업링크(156)는 명령, 어드레스 및 데이터 신호들을 위한 별도의 링크들과 같은, 많은 수의 통신 링크들로 분리될 수 있다. 다른 변형들이 당업자에게 명백할 것이다.

도 2를 또한 참조하면, 메모리 허브 제어기(126)는 프로세서(104)(도 1)로부터 시스템 제어기(110)를 통해 명령 신호들, 어드레스 신호들 및, 메모리 기록의 경우에, 기록 데이터 신호들을 포함하여 고 레벨 메모리 요청 신호들을 수신하는 메모리 요청 큐(160)를 포함한다. 메모리 요청 큐(160)는 또한 각각의 판독 요청 및 각각의 기록 요청을 고유하게 식별하는 흐름 제어 유닛(174)으로부터 요청 ID 신호들을 수신한다. 이들 요청 IDs는 이에 상응하는 고 레벨 판독 요청들 및 기록 요청들과 결합되고 바람직하게는 이들이 저장되는 순서로 메모리 요청 큐(160)에 저장된다. 요청 큐(160)에 저장되는 메모리 요청 신호들은 판독 요청 신호들 및 기록 요청 신호들 둘 다를 포함한다. 고레벨 메모리 요청 신호들 및 요청 ID 신호들은 총괄하여 메모리 요청 신호들이라 칭한다. 메모리 요청 큐는 신호들을 수신하는 상기 순서로 메모리 모듈들(130)로 발행할 수 있지만 반드시 그럴 필요는 없다.

메모리 허브 제어기(126)는 또한, 시스템 제어기(110)로부터 판독 응답 신호들 및 기록 응답 신호들을 수신하는 메모리 응답 큐(170)를 포함한다. 판독 응답 신호들은 판독 데이터에 대응하는 판독 요청을 식별하는 판독 상태 신호들뿐만 아니라 판독 데이터 신호들을 포함한다. 기록 응답 신호들은 메모리 모듈들 중 한 모듈에 의해 서비스된 기록 요청을 식별하는 기록 상태 신호들을 포함한다. 응답 큐(170)는 응답 신호들을 수신하는 순서로 메모리에 저장하고, 판독 데이터 신호들(172)을 상기 순서로 시스템 제어기(110)에 결합시키는 것이 바람직하지만 반드시 그럴 필요는 없다. 메모리 응답 큐(170)는 또한, 판독 상태 신호들(176) 및 기록 상태 신호들(178)을 흐름 제어 유닛(174)에 결합시킴으로써, 흐름 제어 유닛(174)이 어느 판독 요청들 및 어느 기록 요청들이 서비스되었는지를 결정한다. 흐름 제어 유닛(174)은 상태 신호들(176, 178)을 흐름 제어 유닛(174)에 의해 발생되어 메모리 요청 큐(160)에 결합되는 요청 IDs와 비교함으로써 이 결정을 행한다. 그 후, 흐름 제어 유닛(174)은 흐름 제어 신호들을 메모리 요청 큐(160)로 출력하여, 메모리 요청 큐(160)로 하여금 부가의 메모리 요청들을 각각의 메모리 모듈들(130)(도 1)에 발행되어야만 하는지 그리고 발행될 때를 결정하도록 한다.

도 2를 또한 참조하면, 각각의 메모리 모듈들(130) 내의 메모리 허브(140)는 고속 다운링크(154)를 통해 메모리 허브 제어기(126)로부터 적어도 하나의 메모리 요청들을 수신하는 메모리 요청 큐(190)를 포함한다. 요청 큐(190)는 종래 메모리 제어기들에서 발견된 회로와 유사한 회로를 포함하여, 메모리 요청들을 메모리 디바이스들(148)(도 1)에 의해 사용되는 명령 및 어드레스 신호들로 리포맷하여 이들 리포맷된 신호들을 적절한 시간과 시퀀스로 메모리 디바이스들(148)에 발행한다. 예를 들어, 요청 큐(190)는 메모리 허브 제어기(126)로부터 수신된 어드레스 신호들을 로우 및 칼럼 어드레스 신호들로 변환시킬 수 있다. 그 후, 이 요청 큐(190)는 로우 어드레스 신호들을 로우 어드레스 스트로브("RAS") 신호와 함께 메모리 디바이스들(148)로 출력하여, 로우 어드레스 신호들을 메모리 디바이스들(148)에 래치한다. 유사하게, 요청 큐(190)는 칼럼 어드레스 신호들을 칼럼 어드레스 스트로브("CAS") 신호와 함께 메모리 디바이스들(148)로 출력하여, 칼럼 어드레스 신호들을 메모리 디바이스들(148)에 래치한다. 그러나, 리포맷된 명령 및 어드레스 신호들과 또한 가능한 데이터 신호들의 특성은 당업자에게 명백한 바와 같이, 메모리 디바이스들(148)의 특성에 좌우될 것이다.

요청 큐(190)가 메모리 허브 제어기(126)로부터의 판독 요청 신호들에 응답하여 리포맷된 판독 요청 신호들을 메모리 디바이스들(148)에 발행할 때, 이 요청 큐는 판독 해제된 신호(Read Released signal)를 흐름 제어 유닛(194)으로 인가하여 판독 요청이 메모리 디바이스들(148)로 발행되었는지를 표시한다. 유사하게, 요청 큐(190)가 메모리 허브 제어기(126)로부터의 기록 요청 신호들에 응답하여 리포맷된 기록 요청 신호들을 메모리 디바이스들(148)에 발행할 때, 요청 큐는 기록 해제된 신호를 흐름 제어 유닛(194)에 인가하여 기록 요청이 메모리 디바이스들(148)에 발행되었다는 것을 표시한다. 판독 해제되고 기록 해제된 신호들은 판독 및 기록 상태 신호들(192, 196) 각각을 공식화(formulate)하도록 사용되는데, 이 상태 신호들은 각각의 메모리 모듈들(130)에 의해 서비스된 판독 요청 및 기록 요청을 고유하게 식별한다. 특히, 흐름 제어 유닛(194)은, 흐름 제어 유닛(174)으로부터의 메모리 요청 큐(160)에 결합되는 요청 ID에 바람직하게 대응하는 특정 판독 응답 ID를 각 해제된 판독 요청에 할당한다. 흐름 제어 유닛(194)은 또한, 요청 ID에 또한 바람직하게 대응하는 특정 기록 응답 ID를 각 해제된 기록 요청에 할당한다. 이들 응답 IDs는 판독 및 기록 상태 신호들로서 응답 큐(170)에 결합된다. 상술된 바와 같이, 이들 상태 신호들은 메모리 응답 큐에 결합되는데, 이 메모리 응답 큐는 응답에 포함되는 임의의 판독 데이터로부터 상태 신호들을 분리시키고 상태 신호들을 흐름 제어 유닛(174)에 결합시킨다.

요청 큐(190)로부터 판독 메모리 요청에 응답하여, 메모리 디바이스들(148)은 판독 데이터 신호들을 메모리 허브(140)에 결합시킨다. 이들 판독 데이터 신호들은 판독 큐(200)에 저장된다. 그 후, 판독 큐(200)는 판독 데이터 신호들을 응답 발생기(204)에 결합하며, 이 응답 발생기는 또한 흐름 제어 유닛(194)으로부터 판독 상태 신호들(192)을 수신한다.

요청 큐(190)가 기록 요청들을 발행할 때, 기록 요청들이 발행되었다는 것을 표시하는 신호들은 기록 큐(206)에 저장된다. 그 후, 기록 큐(206)는 발행된 기록 요청들을 나타내는 신호들을 응답 발생기(204)에 결합하며, 이 발생기는 또한 흐름 제어 유닛(194)으로부터 기록 상태 신호들(196)을 수신한다.

응답 발생기(204)는 판독 큐(200)로부터의 판독 데이터 신호들을 흐름 제어 유닛(194)으로부터의 판독 상태 신호들(192)과 관계시키는데, 이는 상술된 바와 같이, 판독 데이터에 대응하는 판독 요청을 식별한다. 결합된 판독 데이터 신호들 및 판독 상태 신호들(192)은 판독 응답(210)에 결합된다. 기록 큐(206)로부터의 신호들에 응답하여, 응답 발생기(204)는 기록 상태 신호들(192)을 포함하는 기록 응답(214)을 발생시킨다. 그 후, 응답 발생기(204)는 판독 응답(210) 또는 기록 응답(214)을 메모리 허브 제어기(126) 내의 응답 큐(170)에 전송한다. 특히, 판독 데이터 신호들은 응답 발생기(204)로부터 응답 큐(170)에 전송된다. 판독 및 기록 상태 신호들(192, 196) 각각은 또한, 일부 기록 상태들의 경우엔 단독으로 또는 판독 상태 신호들 또는 다른 기록 상태 신호들의 경우엔 판독 데이터 신호들과 조합하여, 응답 발생기(204)로부터 응답 큐(170)에 전송된다. 따라서, 판독 응답(210)은 판독 데이터에 대응하는 판독 요청을 고유하게 식별하는 정보뿐만 아니라 판독 데이터를 포함하고, 기록 응답(214)은 메모리 모듈(130)에 의해 서비스된 각각의 기록 요청을 고유하게 식별하는 정보를 포함한다.

메모리 요청 큐(160)가 어떠한 부가의 메모리 요청들을 발행하지 않기 전, 어떤 메모리 모듈(130)에 아웃스탠딩 상태로 있을 수 있는 기록 요청들 또는 판독 요청들의 수는, 허용가능한 요청 큐 깊이(depth)를 나타내는 값들로 메모리 허브 제어기(126)를 프로그래밍함으로써 고정되거나 사용자 선택될 수 있다. 게다가, 아웃스탠딩 상태일 수 있는 판독 요청들의 수는 아웃스탠딩 상태일 수 있는 기록 요청들의 수와 동일하거나 상이할 수 있다.

메모리 허브 제어기(126) 내의 메모리 요청 큐(160)로부터 메모리 허브들(140) 내의 메모리 요청 큐(190)에 결합되는 메모리 요청의 일례가 도 3a에 도시되어 있다. 도 3a에 도시된 예에서, 메모리 요청들이 당업자에게 명백한 바와 같이 다른 포맷들을 가질 수 있지만, 메모리 요청은 여러 패킷 워드들을 포함하는 메모리 요청 패킷(22)의 형태이다. 제1 패킷 워드(224)의 제1의 4비트들은 요청 큐(160)에 의해 발행되는 메모리 요청 유형을 식별하는 명령 코드이다. 이들 명령 코드들은 도 3b에서 식별된다. 예를 들어, "0000"의 명령 코드는 연산 명령이 없다는 것을 의미하며, "0001"의 명령 코드는 1 및 16개의 더블 워드들(double words)(즉, 32 비트들의 그룹들) 간에서 기록 요청을 의미하며, "0010"의 명령 코드는 1 및 16개의 더블 워드들 간에서 판독 요청 등을 의미한다. 도 3a를 다시 참조하면, 제1 패킷 워드(224)의 다음 6개의 비트들은 각각의 메모리 요청을 고유하게 식별하는 흐름 제어 유닛(174)(도 2)에 의해 발행된 요청 ID를 포함한다. 상술된 바와 같이, 메모리 요청들을 고유하게 식별함으로써, 메모리 허브 제어기(126) 내의 흐름 제어 유닛(174)은 어느 메모리 요청들이 서비스되는지를 결정할 수 있다. 제1 패킷 워드(224)의 최종 22개의 비트들은 메모리 요청이 지향되는 메모리 어드레스의 고차 비트들 37:16이다.

제2 패킷 워드(228)의 제1의 2개의 비트들은 도 3a에 도시된 패킷 예에서 사용되지 않는다. 다음 15개의 비트들은 메모리 요청이 지향되는 메모리 어드레스의 저차 비트들 15:2이다. 이와 같은 어드레스 비트들이 데이터의 각 바이트에서 특정 비트들을 선택하기 때문에 전송되는 어드레스 비트들 1:0은 존재하지 않고 모든 메모리 어드레스들은 적어도 데이터의 바이트로 된다.

메모리 허브들(140) 중 한 허브 내의 메모리 요청 큐(190)는 로우 어드레스로서 고차 비트들 37:16 및 칼럼 어드레스로서 저차 비트들 15:2를 사용할 수 있으며, 또는 이들 어드레스들을 어떤 다른 방식으로 사용할 수 있다. 제2 패킷 워드(228)의 다음 4개의 비트들은 메모리 모듈 상의 메모리 디바이스들(148)로부터 판독되거나 이 메모리 디바이스들로부터 기록될 더블 워드들 또는 바이트들의 수를 특정하는 카운트 3:0 비트들이다. 제2 패킷 워드(228)의 최종 16 비트들은 판독 메모리 요청에 의해 요구되는 판독 데이터 대신에 메모리 허브 제어기(126)에 결합될 수 있는 마스크 데이터 마스크 15:0으로 이루어진다. 이 방식의 마스킹 데이터는 당업자에게 널리 공지되어 있다.

기록 요청을 위한 제1의 2개의 패킷 워드들(224, 228) 다음에 적어도 기록 데이터의 한 패킷 워드(230)가 후속된다. 패킷 워드들(230)의 수는 제2 패킷 워드(220) 내의 카운트 3:0의 값 그리고 메모리 기록 명령이 더블 워드 또는 바이트를 기록하기 위한 것인지 여부에 좌우될 것이다. 예를 들어, 더블 워드 기록을 요청하는 패킷에서 "0100"(즉, 4)의 카운트 3:0 값은 기록 데이터의 4개의 패킷 워드들(230)을 필요로 할 것이다. 바이트 기록을 요청하는 패킷 내의 4의 카운트 3:0 값은 기록 데이터의 단일 패킷 워드(230)만을 필요로 할 것이다. 판독 요청을 위한 패킷(220)은 물론, 제1의 2개의 패킷 워드들(224, 228)에 후속되는 어떠한 패킷 워드들(230)을 포함하지 않을 것이다.

메모리 허브들(140) 중 한 허브 내의 응답 발생기(204)로부터 메모리 허브 제어기(126) 내의 메모리 응답 큐(170)에 결합되는 메모리 응답(210 또는 214)의 일례가 도 4a에 도시되어 있다. 메모리 요청들이 당업자에게 명백한 바와 같이 다른 포맷들을 가질 수 있지만, 메모리 응답은 여러 패킷 워드들을 포함하는 메모리 응답 패킷(240)의 형태이다. 제1 패킷 워드(244)의 제1의 4 비트들은 응답 발생기(204)에 의해 전송되는 메모리 응답 유형을 식별하는 응답 코드이다. 이들 응답 코드들은 도 4b에 도시되어 있다. 예를 들어, "000"의 응답 코드는 또다시, "연산 없음" 응답을 의미하고, "001"의 응답 코드는 "판독 응답"을 의미하는데, 이는 어느 판독 요청이 메모리 허브 제어기(126) 내의 응답 큐(170)에 서비스되는지를 나타내는 판독 상태 신호들 및 판독 데이터를 반환한다. "010"의 응답 코드는 "기록 응답"을 의미하는데, 이는 기록 상태 신호들을 메모리 허브 제어기(126) 내의 응답 큐(170)에 제공하여 어느 기록 요청이 서비스되는지를 나타낸다. 최종적으로, "011"의 응답 코드는 "기록 및 판독 응답"을 의미하는데, 이는 판독 데이터를 포함하는 패킷에서 판독 상태 신호들 및 기록 상태 신호들을 포함할 것이다. 상술된 바와 같이, 패킷 내의 기록 상태 신호들은 패킷 내의 판독 데이터 상태들을 위한 판독 요청과 동일한 메모리 요청에 속하지 않을 것이다. 일반적으로, 단지 하나의 응답만이 판독 및 기록 상태 정보 둘 다를 제공하는데 필요로 되기 때문에, 기록 및 판독 응답에서 판독 데이터와 함께 기록 상태 신호들을 포함함으로써, 이들 기록 상태 신호들을 제공하는 것이 보다 효율적이다. 그러나 데이터가 메모리 모듈(130)로부터 판독되지 않으면, 이는 "기록 응답"을 반환하여 기록 요청들의 상태에 관한 정보를 메모리 허브 제어기(126)에 제공할 필요가 있다. 그러나 소정수의 아웃스탠딩 기록 응답들이 메모리 모듈들(130) 중 임의의 한 모듈에 누적될 때까지, 원한다면, "기록 응답" 패킷들은 지연될 수 있다.

도 4a를 다시 참조하면, 제1 패킷 워드(244)의 다음 6비트들은 각 메모리 판독 요청을 고유하게 식별하는 흐름 제어 유닛(194)에 의해 발생된 판독 응답 ID이다. 판독 응답 ID는 일반적으로, 각각의 판독 요청 패킷(220)의 제1 패킷 워드(224) 내의 요청 ID에 대응한다. 판독 응답 ID는 상기와 관련된 판독 상태 신호들에 대응한다. 제1 패킷 워드(244)의 다음 6 비트들은 또한, 각 메모리 기록 요청을 고유하게 식별하는 흐름 제어 유닛(194)에 의해 발생된다. 이 기록 응답 ID는 일반적으로 또다시 각각의 기록 요청 패킷(220)의 제1 패킷 워드(224) 내의 요청 ID에 대응한다. 기록 응답 ID는 상기와 관련된 기록 상태 신호들에 대응한다. 흐름 제어 유닛은 이들 응답 ID 값들을 요청 값들과 비교하여, 메모리 허브 제어기(126)에 의해 발행된 임의의 판독 또는 기록 메모리 요청이 서비스되는지를 결정한다. 제1 패킷 워드(244)의 다음 4 비트들은 판독 데이터의 더블 워드들의 수가 패킷(240)에 포함될 것인지를 규정하는 Dword 카운트 비트들이다. 제1 패킷 워드(244)의 최종 13 비트들은 미사용된다. 응답 패킷(240)이 판독 응답 패킷이면, 제1 패킷 워드(244)는 하나 이상의 판독 데이터 패킷 워드들(248)보다 앞서있다. 물론, 판독 데이터 패킷 워드들의 수는 패킷 워드 (244) 내의 Dword 카운트 값에 좌우될 것이다.

본 발명의 특정 실시예들이 설명을 위하여 본원에 서술되었지만, 본 발명의 원리 및 범위를 벗어남이 없이 각종 수정들이 행해질 수 있다는 것을 상술된 바로부터 명백하게 될 것이다. 예를 들어, 메모리 허브 제어기(126)가 임의의 메모리 모듈(130)에서 특정 수 또는 프로그램가능한 수의 메모리 요청들이 아웃스탠딩 상태인 것으로서 서술되었지만, 다른 동작 프로토콜들이 가능하다. 또한, 너무 많은 아웃스탠딩 메모리 요청들을 지닌 메모리 모듈(130)에 메모리 요청들을 발행하는 것을 단지 지연시키는 것이 아니라, 메모리 허브 제어기(126)는 이 대신에, 메모리 요청들을 서로 다른 메모리 모듈(130)로 라우팅시킬 수 있다. 따라서, 본 발명은 첨부된 청구범위에 의해서가 아니면 제한되지 않는다.

Claims (63)

  1. 메모리 모듈에 있어서:
    복수의 메모리 디바이스들; 및
    메모리 허브를 포함하고, 상기 메모리 허브는:
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 상기 메모리 디바이스들에 결합되어 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 상기 메모리 디바이스들에 전송하며, 상기 메모리 디바이스들에 전송된 각각의 판독 메모리 요청을 식별하는 각각의 판독 해제된 신호를 출력하고 상기 메모리 디바이스들에 전송된 각각의 기록 메모리 요청을 식별하는 각각의 기록 해제된 신호를 출력하도록 동작 가능한 상기 메모리 요청 큐;
    상기 메모리 요청 큐에 결합된 흐름 제어 유닛으로서, 상기 메모리 요청 큐로부터 상기 판독 해제된 신호 및 상기 기록 해제된 신호를 수신하도록 동작 가능하며, 상기 해제된 신호들에 대응하는 상태 신호들을 출력하도록 동작 가능한 상기 흐름 제어 유닛;
    상기 메모리 디바이스들에 결합된 메모리 판독 큐로서, 상기 메모리 디바이스들로부터 판독 데이터를 수신하고 상기 출력 포트에 결합하기 위한 상기 판독 데이터를 저장하는 상기 메모리 판독 큐;
    각각의 기록 메모리 요청이 상기 메모리 요청 큐로부터 상기 메모리 디바이스들로 결합되었음을 나타내는 신호를 수신하도록 결합된 메모리 기록 큐로서, 기록 요청이 상기 메모리 디바이스들에 전송되었음을 나타내는 신호들을 저장하는 상기 메모리 기록 큐; 및
    상기 흐름 제어 유닛, 상기 메모리 판독 큐 및 상기 메모리 기록 큐에 결합된 응답 발생기로서, 상기 응답 발생기는 판독 응답들을 발생시켜 출력 포트로부터 전송하도록 동작 가능하며, 상기 판독 응답들 각각은 상기 판독 데이터 큐로부터의 판독 데이터 및 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 판독 상태 신호를 포함하고, 상기 응답 발생기는 또한, 기록 응답들을 상기 출력 포트로부터 전송하도록 동작 가능하며, 상기 기록 응답들 각각은 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 기록 상태 신호를 포함하는, 상기 응답 발생기를 포함하는, 메모리 모듈.
  2. 제1항에 있어서,
    상기 메모리 디바이스들은 각각의 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 메모리 모듈.
  3. 제1항에 있어서,
    상기 메모리 허브 내의 상기 메모리 요청 큐의 상기 입력 포트 및 상기 메모리 허브 내의 상기 응답 발생기의 상기 출력 포트는 광학 입력 및 출력 포트들을 각각 포함하는, 메모리 모듈.
  4. 제1항에 있어서,
    상기 메모리 요청 큐는 판독 메모리 요청들 및 기록 메모리 요청들 둘 다를 동시에 저장하도록 동작 가능한, 메모리 모듈.
  5. 제1항에 있어서,
    상기 판독 해제된 신호는 상기 흐름 제어 유닛에 결합되어 각각의 판독 요청을 상기 메모리 디바이스들에 전송하는 상기 메모리 요청 큐에 응답하고, 상기 기록 해제된 신호는 상기 흐름 제어 유닛에 결합되어 각각의 기록 요청을 상기 메모리 디바이스들에 전송하는 상기 메모리 요청 큐에 응답하는, 메모리 모듈.
  6. 제5항에 있어서,
    상기 흐름 제어 유닛은 각각의 판독 해제된 신호에 대응하는 판독 상태 신호를 출력하도록 동작 가능하며, 각각의 판독 상태 신호는 각각의 판독 요청을 고유하게 식별하고, 상기 흐름 제어 유닛은 각각의 기록 해제된 신호에 대응하는 기록 상태 신호를 출력하도록 동작 가능하며, 각각의 기록 상태 신호는 각각의 기록 요청을 고유하게 식별하는, 메모리 모듈.
  7. 제1항에 있어서,
    상기 응답 발생기는 상기 기록 상태 신호, 또는 상기 판독 데이터와 상기 기록 상태 신호의 조합을 포함하는 기록 응답 신호를 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 모듈.
  8. 제1항에 있어서,
    상기 응답 발생기는 상기 판독 데이터 및 상기 판독 상태 신호, 또는 상기 판독 데이터, 상기 판독 상태 신호 및 상기 기록 상태 신호를 포함하는 판독 응답 신호를 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 모듈.
  9. 제8항에 있어서,
    상기 응답 발생기는 또한 상기 판독 데이터 없이 상기 기록 상태 신호를 포함하는 기록 응답 신호를 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 모듈.
  10. 메모리 허브 제어기에 있어서:
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 흐름 제어 신호에 응답하여 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 출력 포트로부터 발행(issue)하도록 동작 가능한 상기 메모리 요청 큐;
    입력 포트를 통해 판독 응답들을 수신하도록 결합된 응답 큐로서, 상기 판독 응답들 각각은 판독 데이터, 및 상기 판독 데이터에 대응하는 상기 판독 요청을 식별하는 판독 상태 신호를 포함하고, 상기 응답 큐는 또한 상기 입력 포트를 통해 기록 응답들을 수신하도록 결합되며, 상기 기록 응답들 각각은 서비스된 기록 요청들을 식별하고, 상기 응답 큐는 각각의 판독 응답 신호로부터의 적어도 상기 판독 데이터를 데이터 출력 포트에 결합하고 각각의 판독 응답으로부터의 상기 판독 상태 신호 및 각각의 기록 응답으로부터의 상기 기록 상태 신호를 흐름 제어 포트에 결합하도록 동작 가능한, 상기 응답 큐; 및
    상기 응답 큐로부터 상기 판독 상태 신호들 및 상기 기록 상태 신호들을 수신하도록 결합된 흐름 제어 유닛으로서, 상기 메모리 요청 큐에 의해 발행된 아웃스탠딩(outstanding) 메모리 요청들의 수를 상기 상태 신호들로부터 결정하고, 부가의 메모리 요청들이 상기 메모리 요청 큐에 의해 발행된 상기 아웃스탠딩 메모리 요청들의 수에 기초하여 상기 메모리 모듈들의 각각에 전송될 수 있음을 나타내는 흐름 제어 신호를 발생시켜 상기 메모리 요청 큐에 결합하도록 동작 가능한 상기 흐름 제어 유닛을 포함하는, 메모리 허브 제어기.
  11. 제10항에 있어서,
    상기 메모리 요청 큐는 또한 상기 각각의 메모리 요청을 고유하게 식별하는 요청 식별을 상기 각각의 메모리 요청과 함께 상기 출력 포트로부터 발행하도록 동작 가능한, 메모리 허브 제어기.
  12. 제11항에 있어서,
    상기 흐름 제어 유닛은 상기 각각의 메모리 요청에 대한 상기 요청 식별을 발생시켜 상기 메모리 요청 큐에 결합하도록 동작 가능하며, 상기 흐름 제어 유닛은 또한 상기 메모리 요청 큐에 결합된 상기 요청 식별과 상기 응답 큐로부터 수신된 상기 판독 상태 신호들 및 상기 기록 상태 신호들과의 비교에 기초하여 상기 흐름 제어 신호를 발생하도록 동작 가능한, 메모리 허브 제어기.
  13. 제11항에 있어서,
    상기 메모리 요청 큐의 상기 출력 포트 및 상기 응답 큐의 상기 입력 포트는 광학 출력 및 입력 포트들 각각을 포함하는, 메모리 허브 제어기.
  14. 제11항에 있어서,
    상기 메모리 요청 큐는 판독 메모리 요청들 및 기록 메모리 요청들 둘 다를 동시에 저장하도록 동작 가능한, 메모리 허브 제어기.
  15. 메모리 시스템에 있어서:
    복수의 메모리 모듈들; 및
    메모리 허브 제어기를 포함하며,
    각각의 상기 메모리 모듈들은:
    복수의 메모리 디바이스들;
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 상기 메모리 디바이스들에 결합되어 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 상기 메모리 디바이스들에 전송하며, 상기 메모리 디바이스들에 전송된 각각의 판독 메모리 요청을 식별하는 각각의 판독 해제된 신호를 출력하고 상기 메모리 디바이스들에 전송된 각각의 기록 메모리 요청을 식별하는 각각의 기록 해제된 신호를 출력하도록 동작 가능한 상기 메모리 요청 큐;
    상기 메모리 요청 큐에 결합된 흐름 제어 유닛으로서, 상기 메모리 요청 큐로부터 상기 판독 해제된 신호 및 상기 기록 해제된 신호를 수신하도록 동작 가능하며, 상기 판독 및 기록 해제된 신호들에 대응하는 상태 신호들을 출력하도록 동작 가능한 상기 흐름 제어 유닛;
    상기 메모리 디바이스들에 결합된 메모리 판독 큐로서, 상기 메모리 디바이스들로부터 판독 데이터를 수신하고 상기 출력 포트에 결합하기 위한 상기 판독 데이터를 저장하는 상기 메모리 판독 큐;
    각각의 기록 메모리 요청이 상기 메모리 요청 큐로부터 상기 메모리 디바이스들로 결합되었음을 나타내는 신호를 수신하도록 결합된 메모리 기록 큐로서, 출력 포트에 결합하기 위한 신호들을 저장하는 상기 메모리 기록 큐; 및
    상기 흐름 제어 유닛, 상기 메모리 판독 큐 및 상기 메모리 기록 큐에 결합된 응답 발생기로서, 상기 응답 발생기는 판독 응답들을 발생시켜 출력 포트로부터 전송하도록 동작 가능하며, 상기 판독 응답들 각각은 상기 판독 데이터 큐로부터의 판독 데이터 및 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 판독 상태 신호를 포함하고, 상기 응답 발생기는 또한, 기록 응답들을 상기 출력 포트로부터 전송하도록 동작 가능하며, 상기 기록 응답들 각각은 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 기록 상태 신호를 포함하는, 상기 응답 발생기를 포함하고,
    상기 메모리 허브 제어기는:
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 상기 메모리 모듈들 각각의 상기 메모리 요청 큐에 결합되어 흐름 제어 신호에 응답하여 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 상기 메모리 모듈들 중 적어도 하나에 전송하는 상기 메모리 요청 큐;
    각각의 상기 메모리 모듈들 내의 상기 응답 발생기에 결합된 응답 큐로서, 상기 메모리 모듈들 내의 상기 응답 발생기들로부터 상기 판독 응답들 및 상기 기록 응답들을 수신하도록 결합되며, 각각의 판독 응답들로부터의 적어도 상기 판독 데이터를 데이터 출력 포트에 결합하고 각각의 판독 응답으로부터의 상기 판독 상태 신호 및 각각의 기록 응답으로부터의 상기 기록 상태 신호를 흐름 제어 포트에 결합하도록 동작 가능한 상기 응답 큐; 및
    상기 메모리 허브 제어기의 상기 응답 큐로부터 상기 판독 상태 신호들 및 상기 기록 상태 신호들을 수신하도록 결합된 흐름 제어 유닛으로서, 각각의 상기 메모리 모듈들에서의 아웃스탠딩 메모리 요청들의 수를 상기 상태 신호들로부터 결정하고, 부가의 메모리 요청들이 각각의 상기 메모리 모듈들 내의 상기 아웃스탠딩 메모리 요청들의 수에 기초하여 각각의 상기 메모리 모듈들에 전송될 수 있음을 나타내는 흐름 제어 신호를 발생시켜 상기 메모리 허브 제어기의 상기 메모리 요청 큐에 결합하도록 동작 가능한 상기 흐름 제어 유닛을 포함하는, 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 디바이스들은 각각의 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 메모리 시스템.
  17. 제15항에 있어서,
    상기 메모리 허브 제어기 내의 상기 메모리 응답 큐의 상기 입력 포트 및 상기 메모리 모듈들 내의 각각의 메모리 요청 큐의 상기 입력 포트는 각각의 광학 입력 포트들을 포함하고, 상기 메모리 허브 제어기 내의 상기 메모리 요청 큐의 상기 출력 포트 및 상기 메모리 모듈들 내의 각각의 메모리 응답 발생기의 상기 출력 포트는 각각의 광학 출력 포트들을 포함하는, 메모리 시스템.
  18. 제15항에 있어서,
    상기 메모리 허브 제어기 및 각각의 상기 메모리 모듈들 내의 상기 메모리 요청 큐들은 판독 메모리 요청들 및 기록 메모리 요청들 둘 다를 동시에 저장하도록 동작 가능한, 메모리 시스템.
  19. 제15항에 있어서,
    상기 판독 해제된 신호는 상기 메모리 모듈 내의 상기 메모리 요청 큐에 응답하여 각각의 메모리 모듈 내의 상기 흐름 제어 유닛에 결합되어 각각의 판독 요청을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 전송하고, 상기 기록 해제된 신호는 상기 메모리 모듈 내의 상기 메모리 요청 큐에 응답하여 각각의 메모리 모듈 내의 상기 흐름 제어 유닛에 결합되어 각각의 기록 요청을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 전송하는, 메모리 시스템.
  20. 제19항에 있어서,
    각각의 메모리 모듈 내의 상기 흐름 제어 유닛은 각각의 판독 해제된 신호에 대응하는 판독 상태 신호를 출력하도록 동작 가능하며, 각각의 판독 상태 신호는 각각의 판독 요청을 고유하게 식별하고, 각각의 메모리 모듈 내의 상기 흐름 제어 유닛은 각각의 기록 해제된 신호에 대응하는 기록 상태 신호를 출력하도록 동작 가능하며, 각각의 기록 상태 신호는 각각의 기록 요청을 고유하게 식별하는, 메모리 시스템.
  21. 제19항에 있어서,
    각각의 메모리 모듈 내의 상기 응답 발생기는, 상기 기록 상태 신호, 또는 상기 판독 데이터와 상기 기록 상태 신호의 조합을 포함하는 기록 응답을 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 시스템.
  22. 제15항에 있어서,
    각각의 메모리 모듈 내의 상기 응답 발생기는, 상기 판독 데이터 및 상기 판독 상태 신호, 또는 상기 판독 데이터, 상기 판독 상태 신호 및 상기 기록 상태 신호를 포함하는 판독 응답을 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 시스템.
  23. 제22항에 있어서,
    상기 응답 발생기는 또한, 상기 판독 데이터 없이 상기 기록 상태 신호를 포함하는 기록 응답을 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 메모리 시스템.
  24. 제15항에 있어서,
    상기 메모리 허브 제어기 내의 상기 메모리 요청 큐는 또한, 상기 각각의 메모리 요청을 고유하게 식별하는 요청 식별을 각각의 메모리 요청과 함께 상기 출력 포트로부터 발행하도록 동작 가능한, 메모리 시스템.
  25. 제15항에 있어서,
    상기 메모리 허브 제어기 내의 상기 흐름 제어 유닛은 각각의 메모리 요청에 대한 요청 식별을 발생시켜 상기 메모리 요청 큐에 결합하도록 동작 가능한, 메모리 시스템.
  26. 제25항에 있어서,
    상기 메모리 허브 제어기 내의 상기 흐름 제어 유닛은 또한 상기 메모리 요청 큐에 결합된 상기 요청 식별과 상기 응답 큐로부터 수신된 상기 판독 상태 신호들 및 상기 기록 상태 신호들 사이의 비교에 기초하여 상기 흐름 제어 신호를 발생하도록 동작 가능한, 메모리 시스템.
  27. 메모리 시스템에 있어서:
    복수의 메모리 요청들을 저장하고 수신된 메모리 요청 상태 신호들의 함수로서 발생된 흐름 제어 신호에 응답하여 각각의 저장된 메모리 요청을 출력하는 메모리 허브 제어기로서, 또한 판독 데이터 및 상기 메모리 요청 상태 신호들을 수신하여 저장하며, 상기 저장된 판독 데이터를 출력하는 상기 메모리 허브 제어기; 및
    상기 메모리 허브 제어기에 결합된 복수의 메모리 모듈들을 포함하며,
    각각의 상기 메모리 모듈들은:
    복수의 메모리 디바이스들; 및
    상기 메모리 허브 제어기로부터 출력된 상기 메모리 요청들을 수신하도록 결합된 메모리 허브로서, 상기 메모리 허브는 상기 수신된 메모리 요청들을 저장하고 상기 저장된 메모리 요청들에 대응하는 메모리 요청 신호들을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 결합하며, 상기 메모리 허브는 상기 메모리 디바이스들로부터 판독 데이터를 수신하고 상기 판독 데이터를 상기 메모리 요청 상태 신호들과 함께 상기 메모리 허브 제어기에 결합하도록 동작 가능하며, 상기 메모리 요청 상태 신호들은 상기 메모리 허브에 결합된 상기 메모리 디바이스들에 의해 서비스된 상기 메모리 요청들을 식별하는, 상기 메모리 허브를 포함하는, 메모리 시스템.
  28. 제27항에 있어서,
    상기 메모리 허브 제어기에 저장되어 출력되는 상기 메모리 요청들은 판독 메모리 요청들 및 기록 메모리 요청들을 포함하는, 메모리 시스템.
  29. 제27항에 있어서,
    상기 메모리 허브 제어기는 상기 메모리 요청들을 저장하여 상기 흐름 제어 신호들에 응답하여 메모리 요청 큐로부터 상기 메모리 요청들을 출력하는 메모리 요청 큐를 포함하는, 메모리 시스템.
  30. 제27항에 있어서,
    상기 메모리 허브 제어기는 또한, 상기 각각의 메모리 요청을 고유하게 식별하는 요청 식별자를 각각의 메모리 요청과 함께 출력하도록 동작 가능한, 메모리 시스템.
  31. 제30항에 있어서,
    상기 메모리 허브 제어기는 상기 수신된 메모리 요청 상태 신호들을 상기 요청 식별자와 비교함으로써 상기 흐름 제어 신호를 발생하도록 동작 가능한, 메모리 시스템.
  32. 제31항에 있어서,
    상기 메모리 허브는 상기 메모리 허브 제어기로부터 수신되는 상기 요청 식별자로부터 상기 메모리 요청 상태 신호들을 발생하도록 동작 가능한, 메모리 시스템.
  33. 제32항에 있어서,
    상기 메모리 허브는 판독 요청들, 기록 요청들 및 판독과 기록 요청들 둘 다의 상태를 나타내는 상기 메모리 요청 상태 신호들과 함께 상기 메모리 허브 제어기에 상기 판독 데이터를 결합하도록 동작 가능한, 메모리 시스템.
  34. 제27항에 있어서,
    상기 메모리 디바이스들은 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 메모리 시스템.
  35. 컴퓨터 시스템에 있어서:
    중앙 처리 장치("CPU");
    상기 CPU에 결합된 시스템 제어기로서, 입력 포트 및 출력 포트를 갖는 상기 시스템 제어기;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 입력 디바이스;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 출력 디바이스;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 저장 디바이스;
    복수의 메모리 요청들을 저장하고, 수신된 메모리 요청 상태 신호들의 함수로서 발생된 흐름 제어 신호에 응답하여 각각의 저장된 메모리 요청을 출력하는 메모리 허브 제어기로서, 또한 판독 데이터 및 상기 메모리 요청 상태 신호들을 수신하여 저장하며, 상기 저장된 판독 데이터를 출력하는 상기 메모리 허브 제어기; 및
    상기 메모리 허브 제어기에 결합된 복수의 메모리 모듈들을 포함하며,
    각각의 상기 메모리 모듈들은:
    복수의 메모리 디바이스들; 및
    상기 메모리 허브 제어기로부터 출력되는 상기 메모리 요청들을 수신하도록 결합된 메모리 허브로서, 상기 메모리 허브는 상기 수신된 메모리 요청들을 저장하고 상기 저장된 메모리 요청들에 대응하는 메모리 요청 신호들을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 결합하며, 상기 메모리 허브는 상기 메모리 디바이스들로부터 판독 데이터를 수신하고 상기 판독 데이터를 상기 메모리 요청 상태 신호들과 함께 상기 메모리 허브 제어기에 결합하도록 동작 가능하며, 상기 메모리 요청 상태 신호들은 상기 메모리 허브에 결합된 상기 메모리 디바이스들에 의해 서비스된 상기 메모리 요청들을 식별하는, 상기 메모리 허브를 포함하는, 컴퓨터 시스템.
  36. 제35항에 있어서,
    상기 메모리 허브 제어기에 저장되어 출력되는 상기 메모리 요청들은 판독 메모리 요청들 및 기록 메모리 요청들을 포함하는, 컴퓨터 시스템.
  37. 제35항에 있어서,
    상기 메모리 허브 제어기는 상기 메모리 요청들을 저장하여 상기 흐름 제어 신호들에 응답하여 메모리 요청 큐로부터 상기 메모리 요청들을 출력하는 메모리 요청 큐를 포함하는, 컴퓨터 시스템.
  38. 제35항에 있어서,
    상기 메모리 허브 제어기는 또한, 상기 각각의 메모리 요청을 고유하게 식별하는 요청 식별자를 각각의 메모리 요청과 함께 출력하도록 동작 가능한, 컴퓨터 시스템.
  39. 제38항에 있어서,
    상기 메모리 허브 제어기는 상기 수신된 메모리 요청 상태 신호들을 상기 요청 식별자와 비교함으로써 상기 흐름 제어 신호를 발생하도록 동작 가능한, 컴퓨터 시스템.
  40. 제39항에 있어서,
    상기 메모리 허브는 상기 메모리 허브 제어기로부터 수신되는 상기 요청 식별자로부터 상기 메모리 요청 상태 신호들을 발생하도록 동작 가능한, 컴퓨터 시스템.
  41. 제40항에 있어서,
    상기 메모리 허브는 판독 요청들, 기록 요청들 및 판독과 기록 요청들 둘 다의 상태를 나타내는 상기 메모리 요청 상태 신호들과 함께 상기 메모리 허브 제어기에 상기 판독 데이터를 결합하도록 동작 가능한, 컴퓨터 시스템.
  42. 제35항에 있어서,
    상기 메모리 디바이스들은 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 컴퓨터 시스템.
  43. 컴퓨터 시스템에 있어서:
    중앙 처리 장치("CPU");
    상기 CPU에 결합된 시스템 제어기로서, 입력 포트 및 출력 포트를 갖는 상기 시스템 제어기;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 입력 디바이스;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 출력 디바이스;
    상기 시스템 제어기를 통해 상기 CPU에 결합된 저장 디바이스;
    복수의 메모리 모듈들; 및
    메모리 허브 제어기를 포함하며,
    각각의 상기 메모리 모듈들은:
    복수의 메모리 디바이스들;
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 상기 메모리 디바이스들에 결합되어 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 상기 메모리 디바이스들에 전송하며, 상기 메모리 디바이스들에 전송되는 판독 메모리 요청을 식별하는 각각의 판독 해제된 신호를 출력하고 상기 메모리 디바이스들에 전송되는 기록 메모리 요청을 식별하는 각각의 기록 해제된 신호를 출력하도록 동작 가능한 상기 메모리 요청 큐;
    상기 메모리 요청 큐에 결합된 흐름 제어 유닛으로서, 상기 메모리 요청 큐로부터 상기 판독 해제된 신호 및 상기 기록 해제된 신호를 수신하도록 동작 가능하며, 상기 판독 및 기록 해제된 신호들에 대응하는 상태 신호들을 출력하도록 동작 가능한 상기 흐름 제어 유닛;
    상기 메모리 디바이스들에 결합된 메모리 판독 큐로서, 상기 메모리 디바이스들로부터 판독 데이터를 수신하고 상기 출력 포트에 결합하기 위한 상기 판독 데이터를 저장하는 상기 메모리 판독 큐;
    각각의 기록 메모리 요청이 상기 메모리 요청 큐로부터 상기 메모리 디바이스들로 결합되었음을 나타내는 신호를 수신하도록 결합된 메모리 기록 큐로서, 출력 포트에 결합하기 위한 신호들을 저장하는 상기 메모리 기록 큐; 및
    상기 흐름 제어 유닛, 상기 메모리 판독 큐 및 상기 메모리 기록 큐에 결합된 응답 발생기로서, 상기 응답 발생기는 판독 응답들을 발생시켜 출력 포트로부터 전송하도록 동작 가능하며, 상기 판독 응답들 각각은 상기 판독 데이터 큐로부터의 판독 데이터 및 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 판독 상태 신호를 포함하고, 상기 응답 발생기는 또한, 기록 응답들을 출력 포트로부터 전송하도록 동작 가능하며, 상기 기록 응답들 각각은 상기 흐름 제어 유닛으로부터의 상태 신호에 대응하는 기록 상태 신호를 포함하는, 상기 응답 발생기를 포함하고,
    상기 메모리 허브 제어기는:
    입력 포트를 통해 수신된 적어도 하나의 메모리 요청을 저장하는 메모리 요청 큐로서, 상기 메모리 모듈들 각각의 상기 메모리 요청 큐에 결합되어 흐름 제어 신호에 응답하여 상기 메모리 요청 큐에 저장된 각각의 메모리 요청을 상기 메모리 모듈들 중 적어도 하나에 전송하는 상기 메모리 요청 큐;
    각각의 상기 메모리 모듈들 내의 상기 응답 발생기에 결합된 응답 큐로서, 상기 메모리 모듈들 내의 상기 응답 발생기들로부터 상기 판독 응답들 및 상기 기록 응답들을 수신하도록 결합되며, 각각의 판독 응답들로부터의 적어도 상기 판독 데이터를 데이터 출력 포트에 결합하고 각각의 판독 응답으로부터의 상기 판독 상태 신호 및 각각의 기록 응답으로부터의 상기 기록 상태 신호를 흐름 제어 포트에 결합하도록 동작 가능한 상기 응답 큐; 및
    상기 메모리 허브 제어기의 상기 응답 큐로부터 상기 판독 상태 신호들 및 상기 기록 상태 신호들을 수신하도록 결합된 흐름 제어 유닛으로서, 각각의 상기 메모리 모듈들에서의 아웃스탠딩 메모리 요청들의 수를 상기 상태 신호들로부터 결정하고, 부가의 메모리 요청들이 각각의 상기 메모리 모듈들 내의 상기 아웃스탠딩 메모리 요청들의 수에 기초하여 각각의 상기 메모리 모듈들에 전송될 수 있음을 나타내는 흐름 제어 신호를 발생시켜 상기 메모리 허브 제어기의 상기 메모리 요청 큐에 결합하도록 동작 가능한 상기 흐름 제어 유닛을 포함하는, 컴퓨터 시스템.
  44. 제43항에 있어서,
    상기 메모리 디바이스들은 각각의 동적 랜덤 액세스 메모리 디바이스들을 포함하는, 컴퓨터 시스템.
  45. 제43항에 있어서,
    상기 메모리 허브 제어기 내의 상기 메모리 응답 큐의 상기 입력 포트 및 상기 메모리 모듈들 내의 각각의 메모리 요청 큐의 상기 입력 포트는 각각의 광학 입력 포트들을 포함하고, 상기 메모리 허브 제어기 내의 상기 메모리 요청 큐의 상기 출력 포트 및 상기 메모리 모듈들 내의 각각의 메모리 응답 발생기의 상기 출력 포트는 각각의 광학 출력 포트들을 포함하는, 컴퓨터 시스템.
  46. 제43항에 있어서,
    상기 메모리 허브 제어기 및 각각의 상기 메모리 모듈들 내의 상기 메모리 요청 큐들은 판독 메모리 요청들 및 기록 메모리 요청들 둘 다를 동시에 저장하도록 동작 가능한, 컴퓨터 시스템.
  47. 제43항에 있어서,
    상기 판독 해제된 신호는 상기 메모리 모듈 내의 상기 메모리 요청 큐에 응답하여 각각의 메모리 모듈 내의 상기 흐름 제어 유닛에 결합되어 각각의 판독 요청을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 전송하고, 상기 기록 해제된 신호는 상기 메모리 모듈 내의 상기 메모리 요청 큐에 응답하여 각각의 메모리 모듈 내의 상기 흐름 제어 유닛에 결합되어 각각의 기록 요청을 상기 메모리 모듈 내의 상기 메모리 디바이스들에 전송하는, 컴퓨터 시스템.
  48. 제47항에 있어서,
    각각의 메모리 모듈 내의 상기 흐름 제어 유닛은 각각의 판독 해제된 신호에 대응하는 판독 상태 신호를 출력하도록 동작 가능하며, 각각의 판독 상태 신호는 각각의 판독 요청을 고유하게 식별하고, 각각의 메모리 모듈 내의 상기 흐름 제어 유닛은 각각의 기록 해제된 신호에 대응하는 기록 상태 신호를 출력하도록 동작 가능하며, 각각의 기록 상태 신호는 각각의 기록 요청을 고유하게 식별하는, 컴퓨터 시스템.
  49. 제47항에 있어서,
    각각의 메모리 모듈 내의 상기 응답 발생기는, 상기 기록 상태 신호, 또는 상기 판독 데이터와 상기 기록 상태 신호의 조합을 포함하는 기록 응답을 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 컴퓨터 시스템.
  50. 제43항에 있어서,
    각각의 메모리 모듈 내의 상기 응답 발생기는, 상기 판독 데이터 및 상기 판독 상태 신호, 또는 상기 판독 데이터, 상기 판독 상태 신호 및 상기 기록 상태 신호를 포함하는 판독 응답을 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 컴퓨터 시스템.
  51. 제50항에 있어서,
    상기 응답 발생기는 또한, 상기 판독 데이터 없이 상기 기록 상태 신호를 포함하는 기록 응답 신호를 발생시켜 출력 포트로부터 전송하도록 동작 가능한, 컴퓨터 시스템.
  52. 제43항에 있어서,
    상기 메모리 허브 제어기 내의 상기 메모리 요청 큐는 또한, 상기 각각의 메모리 요청을 고유하게 식별하는 요청 식별을 각각의 메모리 요청과 함께 상기 출력 포트로부터 발행하도록 동작 가능한, 컴퓨터 시스템.
  53. 제43항에 있어서,
    상기 메모리 허브 제어기 내의 상기 흐름 제어 유닛은 각각의 메모리 요청에 대한 요청 식별을 발생시켜 상기 메모리 요청 큐에 결합하도록 동작 가능한, 컴퓨터 시스템.
  54. 제53항에 있어서,
    상기 메모리 허브 제어기 내의 상기 흐름 제어 유닛은 또한 상기 메모리 요청 큐에 결합된 상기 요청 식별과 상기 응답 큐로부터 수신된 상기 판독 상태 신호들 및 상기 기록 상태 신호들 사이의 비교에 기초하여 상기 흐름 제어 신호를 발생하도록 동작 가능한, 컴퓨터 시스템.
  55. 복수의 메모리 모듈들로부터 데이터를 판독하고 상기 복수의 메모리 모듈들에 데이터를 기록하는 방법에 있어서:
    복수의 메모리 요청들을 상기 메모리 모듈들에 전송하는 단계;
    상기 전송된 메모리 요청들을 상기 메모리 모듈들에 저장하는 단계;
    상기 저장된 메모리 요청들을, 상기 메모리 요청들이 상기 메모리 모듈에 전송되는 속도와 다를 수 있는 속도로 상기 메모리 모듈들 중 하나에 서비스하는 단계;
    상기 메모리 모듈에 전송되지만 상기 메모리 모듈에 의해 아직 서비스되지 않은 메모리 요청들의 수를 결정하는 단계; 및
    상기 메모리 모듈에 의해 아직 서비스되지 않은 전송된 메모리 요청들의 수에 대해 이루어진 결정의 함수로서 부가의 메모리 요청을 상기 메모리 모듈들에 전송하는 단계를 포함하는, 데이터 판독 및 기록 방법.
  56. 제55항에 있어서,
    복수의 메모리 요청들을 상기 메모리 모듈들에 전송하는 상기 단계는, 기록 요청 또는 판독 요청을, 상기 기록 요청 또는 판독 요청을 고유하게 식별하는 요청 식별자와 함께 상기 메모리 모듈들에 전송하는 단계를 포함하는, 데이터 판독 및 기록 방법.
  57. 제56항에 있어서,
    상기 메모리 모듈에 전송되지만 상기 메모리 모듈에 의해 아직 서비스되지 않은 상기 복수의 메모리 요청들을 결정하는 상기 단계는:
    서비스된 상기 판독 요청들 및 기록 요청들을 식별하는 메모리 요청 상태 신호를 상기 메모리 모듈로부터 수신하는 단계; 및
    상기 메모리 요청 상태 신호들을 상기 요청 식별자들과 비교하는 단계를 포함하는, 데이터 판독 및 기록 방법.
  58. 복수의 메모리 디바이스들을 각각 포함하는 복수의 메모리 모듈들에 결합된 메모리 허브 제어기를 갖는 컴퓨터 시스템에서, 상기 메모리 허브 제어기를 사용하여 상기 메모리 모듈들에 액세스하는 방법에 있어서:
    상기 메모리 허브 제어기로부터의 복수의 메모리 요청들을 상기 메모리 모듈들 중 적어도 하나의 모듈에 전송하는 단계;
    상기 전송된 메모리 요청들을, 상기 메모리 요청들이 전송되는 상기 메모리 모듈에 저장하는 단계;
    상기 메모리 요청들에 따라서 상기 메모리 모듈 내의 상기 메모리 디바이스들에 액세스하는 단계로서, 상기 메모리 디바이스들은 상기 메모리 요청들이 상기 메모리 모듈에 전송되는 속도와 다를 수 있는 속도로 액세스되는, 상기 액세스 단계;
    어느 메모리 요청들이 상기 메모리 모듈에서 서비스되었는지를 식별하는 메모리 요청 상태 신호들을 각각의 상기 메모리 모듈들에서 발생시키는 단계;
    상기 액세스된 메모리 디바이스들을 포함하는 상기 메모리 모듈로부터 상기 메모리 허브 제어기로 상기 메모리 요청 상태 신호들을 결합시키는 단계; 및
    상기 메모리 허브 제어기에 결합된 상기 메모리 요청 상태 신호들의 함수로서 상기 메모리 허브 제어기로부터 상기 액세스된 메모리 디바이스들을 포함하는 상기 메모리 모듈에 부가의 메모리 요청들을 전송하는 단계를 포함하는, 메모리 모듈들 액세스 방법.
  59. 제58항에 있어서,
    상기 메모리 허브 제어기로부터 상기 메모리 모듈들 중 적어도 하나의 모듈에 복수의 메모리 요청들을 전송하는 상기 단계는 상기 메모리 허브 제어기로부터 상기 메모리 모듈들 중 적어도 하나의 모듈에 기록 요청 또는 판독 요청을 전송하는 단계를 포함하는, 메모리 모듈들 액세스 방법.
  60. 제58항에 있어서,
    상기 메모리 디바이스들은 랜덤 액세스 메모리 디바이스들을 포함하는, 메모리 모듈들 액세스 방법.
  61. 제58항에 있어서,
    상기 메모리 허브 제어기로부터 상기 메모리 모듈들 중 적어도 하나의 모듈에 복수의 메모리 요청들을 전송하는 상기 단계는 상기 메모리 요청을 고유하게 식별하는 각각의 요청 식별자를 각각의 메모리 요청과 함께 전송하는 단계를 포함하는, 메모리 모듈들 액세스 방법.
  62. 제61항에 있어서,
    메모리 요청 상태 신호들을 발생시키는 상기 단계는 상기 메모리 모듈들에 전송된 상기 요청 식별자들로부터 상기 메모리 모듈들에서 상기 메모리 요청 상태 신호들을 발생시키는 단계를 포함하는, 메모리 모듈들 액세스 방법.
  63. 제61항에 있어서,
    상기 메모리 모듈에 전송된 각각의 요청 식별자를 상기 메모리 제어기에 저장하는 단계를 더 포함하며, 상기 메모리 요청 상태 신호들의 함수로서 상기 메모리 허브 제어기로부터 부가의 메모리 요청들을 전송하는 상기 단계는 상기 메모리 허브 제어기에서 상기 메모리 요청 상태 신호들을 상기 메모리 허브 제어기에 저장된 상기 요청 식별자들과 비교하는 단계를 포함하는, 메모리 모듈들 액세스 방법.
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