JPH065527B2 - 通信ネットワークアダプタ - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、共用あるいは地理的に分散された多数のコン
ピュータ リゾース間の高速デジタル通信を提供するの
に使用されるネットワーク通信アダプタに関する。

［従来技術の説明］ 従来のネットワーク通信アダプタは一般に１個あるいは
それ以上のノードより成り、各ノードは例えばコンピュ
ータ、プリンタ、あるいは大容量記憶装置等のコンピュ
ータ リゾースをネットワークに接続するのに要するデ
ジタル インタフェース回路である。コンピュータは、
現在の種々の１６ビット ミニコンピュータから例えば
クレーII等のスーパ コンピュータまでを含んでいる。
単一ノードは例えば８ビットのパーソナル コンピュー
タや端末等の低速の装置を多数含んでいる。装置とノー
ドとのインタフェースは代表的にはＩＢＭの入出力ブロ
ック マルチプレクサ チャネル タイプによって実現
される高速パラレル インタフェースである。

局地的な領域では通信メディアは好ましくは１個あるい
はそれ以上のマルチドロップ 同軸シリアル データ
リンクあるいは光ファイバ シリアル データ リンク
より成る。この局地的接続は以下“トランク”と称す
る。完全な通信ネットワークは、例えば、電話会社のＴ
１型トランク ライン等の市場にある共通キャリア通信
サービスによって互いにリンクされる多数のトランクよ
り成る。ネットワーク通信アダプタは、あるノードに結
合された装置と他のノードに結合された装置との仮想接
続を与え、前者の装置が後者の装置に通信要求を与える
ことができる。当該技術で良く理解されているネットワ
ーク通信アダプタの機能は以下のとうりである。

アダプタのホストからのデータは、要求があり次第連続
的なあるいは断続的なデータ流として受信される。この
データ流は連続したデータ ブロックに分割される。各
データ ブロックにはデータ ブロックの発信地と着信
地を同定するメッセージ ヘッダが加えられ、データ
ブロックの後には誤り訂正情報を与えるメッセージ ト
レイラが加えられる。ヘッダとトレイラを有したデータ
ブロックはメッセージ パケットと呼ばれる。他のネッ
トワークとの競合を制御することによって、送信アダプ
タはメッセージ パケットを着信アダプタに送信するの
に必要なトランクおよびリンクのネットワーク リゾー
スにアクセスできる。多数のリゾースからのメッセージ
パケットは時分割マルチプレクスによって単一のシリ
アル トランクあるいはリンク ネットワーク メディ
アに送られる。各ネットワーク アダプタはそのトラン
クに存在するすべてのメッセージをスクリーニングし
て、アダプタ ノードの識別（ＩＤ）番号に相当するア
ドレスを有したメッセージのみを捕獲する。各受信パケ
ットは誤り訂正のためチェックされ、その受信が送信側
に応答され、ヘッダおよびトレイラが取除かれ、データ
がフォーマットされて受信アダプタに結合された他のデ
ジタル装置あるいは受信ホスト コンピュータに与えら
れる。

ネットワーク上に雑音あるいは他の擾乱が存在してもデ
ータの同一性を保証する技術は従来種々知られている。
理想的な通信ネットワークでは、すべての装置が最大速
度で自由に他の装置と通信できるであろう。しかし実際
のネットワークでは、トランクの速度に制限があるため
それが取扱うメッセージの数と速度に上限ができる。ネ
ットワークでの装置間の通信はすべて地理的距離のいか
んにかかわらず全バンド幅の一部を消費してしまう。

本発明の目的は、通信トランクを使用することなく所与
のアダプタのノード間に超高速通信を与えてデータ バ
ンド幅を保持する新しいアーキテクチュアを有したマル
チノード ネットワーク アダプタを提供することであ
る。この発明によれば、ネットワーク アダプタの全デ
ータ バンド幅は使用する通信トランクの全バンド幅を
実質的に超えることができる。

従来の通信システムでは、一般に、ホスト コンピュー
タのひとつがネットワーク コントローラとされ、全ネ
ットワークのメッセージ トラフイックを管理あるいは
監視する必要がある。これを遂行するプログラムである
ネットワーク エクゼクティヴは一般にマルチタスク環
境の大きなメイン フレーム コンピュータ上で走る。
大きな高性能ネットワークでは、比較的高価なメイン
フレーム コンピュータの利用可能な計算能力の大きな
部分をこのネットワーク エクゼクティブが消費する。

従って本発明の他の目的は、比較的効果でないマイクロ
プロセッサがネットワーク エクゼクティブ機能を行な
える新規な通信アダプタ アーキテクチュアを提供する
ことである。

本発明のさらに他の目的は、所与のネットワーク通信ア
ダプタ内のすべてのノード プロセッサが共有する共通
の高速バッファ メモリを提供することである。

本発明の他の目的は、種々のノード プロセッサ内の効
率的な協働を可能としてデータ メッセージの高速な流
れを容易にする新規な割込みシステムを提供することで
ある。

大きな遠隔通信システムは一般的に広範な通信インタフ
ェースのハードウエアを必要とする。一例としての通信
コンセントラでは、多数の低速装置が集合されて通信ト
ランク上で単一のノードと見られるようにしている。こ
の場合、通信コンセントラのチャネル バンド幅を多数
のインタフェース間に展開する必要がある。他の例とし
ての“ゲートウエイ アダプタ”では、２個の高速通信
トランク間に通信ブリッジを与えている。この場合、チ
ャネル バンド幅のすべてが単一の通信路の専用とされ
る。従来システムにおいて、通信装置の各々の型式は一
般に異なった製品であり、各々が全システム中において
特定の機能を行うよう専門化されている。

従って本発明のさらに他の目的は、一連の共通したモジ
ュラ素子から構成でき多数の異なった通信機能をこの構
成体で行うことができ、アダプタの全チャネル バンド
幅を最適スループットを与えるようユーザ間で選択的に
分割できるネットワーク アダプタを提供することであ
る。

本発明の上述および他の目的は、好ましい実施例の以下
の詳細な説明を、特に、同一要素に対して同一参照番号
を付した図面を参照して考慮することにより当業者にと
って明らかとなろう。

［実施例］ ネットワーク アダプタ システム 第１図は本発明のネットワーク アダプタのシステム
レベルでのブロック図である。アダプタの主要部は中央
メモリ１００であり、好ましくはバンク０とバンク１と
して同定される２個のインタリーブ バンクとして構成
された高速スタティック ランダム アクセス メモリ
ＳＲＡＭである。アダプタ内での中央メモリ１００とす
べてのプロセッサとの間の通信はバス１０２，１０４，
１０６および１０８を介して行なわれる。共通バス１０
２はＡバスと称し、共通バス１０４はＢバスと称する。
各バスは時分割されて２４ビット アドレスあるいはリ
ード（読み出し）データの２４ビットを中央メモリ１０
０に与える２４本のラインを有している。Ａ“リード”
バス１０６およびＢ“リード”バス１０８の各々は、中
央メモリ１００からのリード データの１６ビットを与
える。バンク／バス選択ライン１３８の状態がＡあるい
はＢバスの中央メモリ１００への接続を決定する。例え
ば、ライン１３８がローのとき、Ａバス１０２と１０６
がバンク０に接続され、Ｂバス１０４と１０８がバンク
１に接続される。ライン１３８がハイのとき、この接続
は逆となる。

デュアル１６ビット アーキテクチュアによって、中央
メモリ１００と、例えば１１０および１１２で示される
３２ビット マイクロプロセッサと例えば１１４，１１
６および１１８で示される１６ビット マイクロコント
ローラとの両者との間が効率よく接続される。マイクロ
プロセッサ１１０および１１２とマイクロコントローラ
１１４〜１１８が本発明のネットワーク アダプタが如
何に構成されるかの典型例を与えている。この構成は例
示としてのみ考慮すべきで本発明を制限するものではな
い。実際にはこのアーキテクチュアでは、代表的に全体
で１６個までのプロセッサならいくつでも構成できる。
各ネットワークは、ネットワーク アダプタの内部制御
専用の、例えば１１０で示す３２ビットのマイクロプロ
セッサを有する。この専用プロセッサを以下“核プロセ
ッサ”と称する。“核プロセッサ”はメッセージ トラ
フィックのアダプタでのルート決めを管理し、特に、中
央メモリ空間のページ単位でのダイナミック割当てを管
理する。例えば１１２で示されるもうひとつの３２ビッ
トのマイクロプロセッサを任意に追加して、前述したネ
ットワーク エクゼクティヴ機能等のアダプタの特定ア
プリケーションプログラムを行わせてもよい。

制御プロセッサとして動作する３２ビット マイクロプ
ロセッサはデュアルＲＳ２３２Ｃシリアル入出力（Ｉ／
Ｏ）ポート１２０および１２２を有し、この入出力ポー
トに通常の方法で種々の周辺デジタル装置を接続でき
る。プロセッサ１１４〜１１８は、効率の良い高速入出
力処理機能を与えるようにアーキテクチュアとハードウ
エアとを構築した、好ましくは、１６ビットの高速ビッ
トスライス マイクロコントローラである。システム構
成の説明にあたり、プロセッサ１１４はここで“ホスト
１”と称する単一の大規模高速デジタル コンピュータ
装置専用のノード プロセッサと仮定する。通信はバス
１２４の１６ビット双方向高速パラレル チャネルを介
して行う。プロセッサ１１６は“ホスト２”と称する第
２の装置に対して同様の機能をバス１２６を介して行
う。あるいは単一のプロセッサを例えばプリンタやビデ
オ ディスプレイ等の多数の低速装置のインタフェース
として構築してもよい。１６ビット プロセッサ１１８
は本発明のネットワーク アダプタをシリアル トラン
ク ライン１２８を介してネットワークに接続する。

プロセッサ１１０と１１２とはＡおよびＢバスの両者に
同時に接続することによって中央メモリ１００と３２ビ
ット モードで通信するものとして示されている。３２
ビットの各伝送は一般にバンク０からの１６ビットとバ
ンク１からの１６ビットとを含む。プロセッサ１１４と
１１８はＡ共通バスを介して１６ビット モードで中央
メモリ１００と通信し、プロセッサ１１６はＢ共通バス
を介して中央メモリ１００と通信するものとして示され
ている。

このネットワーク アダプタ アーキテクチュアの重要
な特徴は、プロセッサ１１４と１１６とを所与の中央メ
モリ サイクルにおいて同時に動作させることができる
点である。さらに、デュアル バンク アーキテクチュ
アによってワード長の相違にもかかわらず３２ビット
プロセッサで隣接して読み出しのできる中央メモリ１０
０とデータの連続ブロックを書込むことができる。同様
に３２ビット モードでプロセッサ１１０あるいは１１
２で隣接して書込まれたデータをプロセッサ１１４〜１
１８によって１６ビット モードで隣接して読出すこと
ができる。

中央メモリ１００からのデータの読み出しおよび書込み
速度を可能なかぎり高速に保つために、すべてのデータ
伝送は同期をとられかつノード制御ロジック１３０の制
御下にある。各メモリ サイクルの始まりで、ノード制
御１３０は指定されたプロセッサのプロセッサ スロッ
ト識別番号を放送してバス１３２を介してＡあるいはＢ
バスにアクセスする。識別番号はＡバスとＢバスに関連
した２個の４ビット プロセッサ識別コードを有してい
る。プロセッサ識別バス１３２はバンク／バス選択ライ
ン１３８の状態をも含む。この点に関して、核プロセッ
サは、システム設定時にセットされるプロセッサのマニ
ュアルＤＩＰスイッチによって決定される確定的なプロ
セッサ識別コードを有していることを理解する必要があ
る。バス１３２上に放送されたプロセッサ スロット識
別コードが所与のプロセッサ識別コードに相当し、アド
レス ビット０１がバンク／バス選択ライン１３８の状
態に相当すると、該プロセッサはメモリ伝送動作を実行
することができる。

各メモリ サイクルは２個のフエーズを有している。第
１フエーズではイネーブルとなったプロセッサは共通パ
スにメモリ アドレスを置く。詳述すると、３２ビット
プロセッサはＡおよびＢ共通バス１０２と１０４とに
固有のアドレスを置き、１６ビット プロセッサは専用
の共通バスのみをアクセスする。メモリ サイクルの第
２フエーズでは、アドレスされたメモリ セルのデータ
はＡあるいはＢリード バスによって読出されるか、Ａ
およびＢバスの両者で同時に読出される。あるいは、ラ
イト（書込み）サイクルの場合、書込みデータは各々の
共通バスに置かれる。

このような構成によって、両プロセッサ１１４と１１６
あるいはプロセッサ１１６と１１８とは各々ＡおよびＢ
バスを介して所与のメモリ サイクルの間同時に動作で
きる。これを行うために、ノード制御１３０はプロセッ
サ１１４に関連するプロセッサ スロット識別コードを
スロット プロセッサ識別バスのＡセクションに置き、
プロセッサ１１６に関連するプロセッサ スロット識別
コードをスロット プロセッサ バスのＢセクションに
置く。

中央メモリ１００の記憶保護はノード制御１３０によっ
て行なわれ、キー アクセス特権の与えられたメモリの
ページにのみ各プロセッサは書込むことができる。ノー
ド制御１３０はＲＡＭメモリにページ毎にプロセッサ
アクセス特権のテーブルを有している。ＲＡＭメモリは
電源投入時に初期化され、その後核プロセッサ１１０に
よって変更できる。各プロセッサと各ＤＭＡはキー同定
を与える一連のＤＩＰスイッチを有する。一般に、各プ
ロセッサとＤＭＡは自身のプロセッサ識別をもっている
が、互いに関連づけるときには共通のキー識別を共用す
る。イネーブル状態で、３２ビット プロセッサはキー
バス１３４のＡおよびＢセクションにキー識別コード
を置き、１６ビット プロセッサはその特定のメモリ
バスに相当するキー バスのセクションのみにキー識別
コードを置く。固有のＡおよびまたはＢキーを割当てら
れていない中央メモリ１００のページにプロセッサが書
込みを行なおうとすると、このような条件がノード制御
１３０に検出され割込みバス１３６を介して“メモリ
フオールト”割込みを核プロセッサ１１０に送る。

割込みバス１３６はノード制御１３０の制御下にあるポ
ーリングされる双方向バスである。ポーリングされる
と、各プロセッサはマルチレベル割込みをアダプタの他
のプロセッサに向けることができる。割込みのエンドツ
ーエンド応答時間は５．２マイクロ秒以下に保証され、
効率のよい高速性を与えて他のネットワーク アダプタ
プロセッサ間の相互動作を協調させる。

メッセージ フロー 以下に詳述するネットワーク アダプタの理解を助ける
ためには、システムの全体の動作、特にデータあるいは
メッセージがシステム中を如何に流れるかを考慮するこ
とが良い。

メッセージはホスト１からシリアル トランク１２８を
経て他の装置に以下のようにして流れる。核プロセッサ
１１０は中央メモリ１００にメッセージのバッファ空間
を割当てる。マイクロコントローラ１１４はホスト１か
ら到来するメッセージを中央メモリ１００の割当て空間
に伝送するダイレクト メモリ アクセス ロジックを
有している。同時にマイクロコントローラ１１８は固有
のＤＭＡハードウエアを用いて中央メモリ１００のバッ
ファ空間のデータをシリアル トランク１２８に伝送す
る。メッセージ送出命令をホスト１から受信すると、マ
イクロコントローラ１１４は核プロセッサ１１０の割込
みを行い、この核プロセッサは中央メモリ１００のバッ
ファ空間の割当てを行ってノード制御１３０の記憶保護
テーブルをセットしてマイクロコントローラ１１４によ
る書込みアクセスを許可する。核プロセッサはルート決
めテーブルによってどのマイクロコントローラがメッセ
ージの着信地あるいはルートであるかを決定する。指定
されたマイクロコントローラに割込みがかけられ、送出
メッセージが組立てられる中央メモリ１００のバッファ
領域のポインタが与えられる。ソフトウエアとハードウ
エアの制御構造は多数のメッセージが同時に処理できる
ようになっている。既述したように、本発明のネットワ
ーク アダプタは代表的には１６個のプロセッサまでで
構成でき、各プロセッサは多数のメッセージを同時にあ
るいはインタリーブで処理できる。この１６という個数
の制限はしかしながら決定されたものではない。メッセ
ージ フローの制御は後述する“ソフトウエア制御構
造”の項目で詳しく説明する。

システム タイミング 第２ａ図および第２ｂ図はネットワーク アダプタの動
作に必要な代表的なタイミング信号を示す。すべてのア
ダプタ タイミング信号源は、ノード制御１３０内の単
一の５０MHz水晶制御発振器である。この信号は５０MHz
クロック１５０として中央メモリ１００とすべてのプロ
セッサに放送される。ノード制御１３０は第２の信号で
ある時間０信号１５２をも放送する。注意すべきこと
は、遅延時間Ｔ１とＴ２の許容範囲を維持し、かつ、シ
ステムの異なった点に到着するクロック信号間のスキュ
ーを最小にするようなこれらクロック信号のフアンアウ
トと分配である。遅延時間Ｔ１とＴ２の許容変動は最小
４ナノセカンドから最大１６ナノセカンドである。信号
１５０と１５２とから、第２Ａ図で１５４〜１６０で示
される他の４個のクロック信号が派生し、これらは以下
“Ｔ２０”クロック、“Ｔ４０”クロック、“Ｔ６０”
クロック、“Ｔ８０”クロックおよび“Ｔ１６０”クロ
ックと各々称する。これらのクロックに対してもフアン
アウトと分配とを注意して５０MHzクロックに対するス
キューを最小にして信頼できる同期動作を保証すること
が必要である。

Ｔ２０クロックとＴ４０クロックは第２ｂ図に示す中央
メモリ タイミング信号を派生するのに用いる。“アク
セス”要求信号１８４はメモリサイクルの開始を制御す
る。信号１８６は共通バスの上位ビット１６〜２３の代
表的な波形を示す。ハツチングしていない部分１９２は
アドレス情報が有効なメモリ サイクル期間である。同
様に信号１８８は同一バスの低位ビット０〜１５の代表
的な波形を示す。１６ビット データはアドレスの低位
１６ビットと時分割されていることを想起されたい。従
って、ハツチングしていない部分１９４はアドレス情報
が有効な時間を示し、ハツチングしていない部分１９６
は書込みデータ情報が有効な時間を示す。波形１９０は
リード データバス上に現われる代表的な信号である。
ハツチングしていない部分１９８は部分１９４で示され
るアドレス期間に同定されたメモリ アドレスの有効リ
ード データを示す。信頼できる動作を保証するためＴ
４０クロックに対しての代表的なタイミングを第Ｉ表に
示す。

チャネル バンド幅割当て ネットワーク アダプタは広範な入出力チャネル デー
タ速度を有した装置間を効率よく相互接続しようとする
ものであるので、全チャネル バンド幅を種々なプロセ
ッサ間で選択的に割当てできることが望ましい。これは
タイム スロットの固定的回転割当てを各プロセッサに
行うことによってなされる。第II表は８個の可能なタイ
ム スロットに６個のプロセッサ識別を仮に割当てたも
のを示している。この例ではＡおよびＢバスの各各は２
００Mb/s（メガビット／秒）の全バンド幅が可能であ
り、プロセッサあるいはＩ／Ｏ、ＤＭＡ装置は最小２５
Mb/sが可能であると仮定している。３２ビット プロセ
ッサは第１図に示すようにＡおよびＢバスの両方に接続
され２個の１６ビット ポートのプロセッサ識別０と１
とを運ぶ。プロセッサ識別２を有した１６ビット プロ
セッサはＡバスのみに接続され、同様にプロセッサ識別
３を有した１６ビット プロセッサはＢバスのみに接続
されている。プロセッサ識別４と５を有するＩ／Ｏ、Ｄ
ＭＡ装置は各々ＡおよびＢバスに個別に接続されてい
る。さらに、Ｐ１プロセッサはＡバス上で利用できるバ
ンド幅として５０Mb/sが割当てられＢバス上で利用でき
るバンド幅として５０Mb/sが割当てられ、かつ、プロセ
ッサ２および３も５０Mb/sが割当てられているものとす
る。２個のＩ／ＯとＤＭＡ装置は各々１００Mb/sが割当
てられるものとする。これによってＡおよびＢバスの両
方が利用できる全バンド幅は２００Mb/sまで増加する。

各タイム スロットは公称８０ナノセカンドである中央
メモリの１サイクル時間に相当する。従って、全１６タ
イム スロットの全時間は１．２８マイクロセカンドで
ある。これはプロセッサが所与のタイム スロットで１
６ビットのＡあるいはＢバスにアクセスする毎に、２５
Mb/sのチャネル データ速度を与えることを意味する。
全１６タイム スロットとＡおよびＢバスの全データ速
度は４００Mb/sである。仮に示した例では、３２ビット
プロセッサ１はＡおよびＢバスに接続したものとして示
され、タイム スロット１と５でアクセスが許容される
ので１００Mb/sの全チャネル バンド幅を与えている。
３２ビットプロセッサではデータの下位１６ビットは常
にメモリバンク０に接続され上位１６ビットは常にバン
ク１に接続されていることに注意されたい。プロセッサ
２は１６ビット プロセッサであるとしＡバスのみに接
続されタイム スロット３と７が許可され５０Mb/sのデ
ータ速度を与えている。１６ビット プロセッサとして
示されるプロセッサ３はＢバスのみに接続されている。
バンク０と通信するのにタイム スロット３が割当てら
れバンク１と通信するのにタイム スロット７が割当て
られている。メモリ バンク０と１は前述のバス／バン
ク選択スイッチ１３８によってＡおよびＢバス間で切替
えられる。１６ビット プロセッサとして示されるプロ
セッサ４はここではＡバスのみに接続されている。プロ
セッサ３とともに、タイム スロット２，４，６および
８を割当てられ、各プロセッサは異なったバンクにアク
セスする。即ちプロセッサ４はスロット２と６の間バン
ク０にアクセスし、スロット４と８の間バンク１にアク
セスする。このようにして、中央メモリ１００とプロセ
ッサ４と５との間のメモリ交換がインタリーブで行なわ
れ、各プロセッサは１００Mb/sのバンド幅を与えられ
る。ここで留意すべきひとつの制限は、各１６ビット
プロセッサはバンク０のアクセスとバンク１のアクセス
の少なくとも２個のタイム スロットを与えられなけれ
ばならないことである。３２ビット プロセッサは両バ
ンクに同時にアクセスするので１個のタイム スロット
だけでもよい。

ノード制御 第３図は第１図に示したノード制御回路１３０のより詳
細なブロック図である。アクセス制御回路２０２はプロ
セッサ スロット識別バス１３２に一連のプロセッサ
スロット識別コードを与えて前述した例のようにプロセ
ッサ スロットのバンク割当てを確立する。後に詳述す
るように、アクセス制御回路２０２は手動スイッチ シ
ステムを与えて特定のタイム スロット割当てを規定す
る。各々可能なタイム スロット構成を“プロファイ
ル”と称し、スイッチによって１６個までのプロファイ
ルを規定できる。プロファイル選択スイッチの現在の状
態はバンク０のリード データバス２２４を介して核プ
ロセッサ１００によって決定できる。

マスタ クロック回路２００は５０MHzクロックと 信号とをつくり、これは第２図において説明した。すべ
てのプロセッサと中央メモリ１００に放送される信号で
ある。

バンク０と１は異なった１６ビット プロセッサに接続
できるので、各バンクに対して個別の記憶保護ロジッ
ク、即ち“バンク０記憶保護”２０２と“バンク１記憶
保護”２０６とを備えることが必要である。各ロジック
回路はＡおよびＢキーバス１３４に与えられるキー コ
ードに従って共通バスの一方のバス上のアドレス範囲を
チェックする。バス／バンク選択ライン１３８がローで
あると、バンク０記憶保護２０４はＡ共通バス１０２の
アドレスとＡ／Ｂキー バス１３４のＡセクションとを
比較し、バンク１記憶保護２０６はＢ共通バス１０４の
アドレスとＡ／Ｂキー バス１３４のＢセクションとを
比較する。バンク０あるいは１でのメモリ フオールト
はライン２０８あるいは２１０を介してＯＲゲート２１
２を起動し、割込み制御回路２１６によって強制的に割
込みを発生する。

タイマ２１８は１６０ナノセカンドで計数する３２ビッ
ト カウンタであり、すべてのアダプタプロセッサに正
確な基準タイミングを与える。タイマのパラレル出力は
バス２２０に与えられ、メモリのリード サイクルでラ
ッチ２２０にラッチされる。タイマ データの下位１６
ビットはバンク０リード データ バス２２４に与えら
れ、上位１６ビットはバンク１リード データ バス２
２６に与えられる。

パリティ バイトがパリティ発生器２２８と２３０によ
って発生しこれらデータ バス上に加えられる。バス／
バンク選択スイッチ２３２はいずれかのバンクのデータ
をＡあるいはＢのリード バス１０６あるいは１０８に
ルート決めする。この構成によって、両バスにまたがる
３６ビット プロセッサは１個のメモリ サイクルで３
２ビットの全タイマ データを読むことができ、あるい
は１個のリード バスのみに接続された１６ビット プ
ロセッサは２回の連続した１６ビットのメモリ参照によ
って同一タイマ データを読むことができる。タイマは
アドレス００８１００００_Ｈの３２ビットの内容をアク
セスすることによって読まれる。フオールトを示す２４
ビット アドレスは記憶保護２０４あるいは２０６にラ
ッチされる。アドレス００８１００４０_Ｈを読むと記憶
保護２０４にラッチされ、このアドレスの下位１６ビッ
トはバス２２４に上位８ビットはバス２２６に与えられ
る。同様に、アドレス００８１００４２_Ｈによって同じ
経路をとおってバンク１フオールト アドレスがアクセ
スされる。アドレス００８１００２０_Ｈを読むとアクセ
ス制御２０２のプロファイル スイッチの状態をバス２
２４を介して与える。タイマ２１８の下位４ビットはパ
ス２２１を介して利用でき、割込み制御回路２１６が利
用して割込みバス１３６を介して割込みプロセッサを順
番にポーリングする。

中央メモリ 第１図のシステム ブロック図を再び参照するに、中央
メモリ１００は１〜４個の個別メモリアレー基板より構
成されている。各メモリアレー基板は、ＡおよびＢ共通
バス１０２と１０４およびＡおよびＢリード バス１０
６と１０８と直接通信するのに必要なすべてのバッファ
およびデコード回路を含んでいる。ここで説明する好ま
しい実施例では、各メモリアレー基板は高速スタティッ
クＲＡＭメモリの５２４，２８８バイトを有している。
メモリはバンク０と１の２個のバンクに構成されてい
る。各バンクは１３１，０７２個の１８ビットワードを
含み、これらはＡ／Ｂバス１０２〜１０８のいずれにも
アクセスできる。これら１８ビットのうち１６ビットは
データであり２ビットはパリティ バイト用である。パ
リティはメモリ基板では発生もせずチェックもされない
で、データ バス上に受取ったままストアされる。アレ
ー内のメモリアドレシングはバンクに対して順序だてて
行なわれる。１６ビットの連続したワードは交互にバン
ク０と１を参照して、即ちインタリーブ モード動作で
アクセスされる。３２ビット ワードはバンク０と１を
同時に参照することによってアクセスされる。

メモリアレーはワード モードかバイト モードでアク
セスできる。バイト選択および上位／下位バイト選択は
メモリ アドレスで行なわれる。ワード／バイト モー
ド選択は個別の制御ラインによって指示される。バイト
モードが選択されると、アドレスのビット０がバイト
を選択する。ビット０が“１”であると下位バイト１が
選択される。ビット０が“０”であると上位バイト０が
選択される。アドレスのビット１はバンク要求ビットで
ある。ビット１が“０”であると、バンク０が要求され
る。ビット１が“１”であると、バンク１が要求され
る。アドレス ビット２〜１９は各バンクの２６４，１
４４バイトのひとつを選択する。

中央メモリアレー基板 第４ａ図および第４ｂ図は中央メモリアレー基板の詳細
ブロック図であり、多数のメモリアレー基板が集合して
第１図の中央メモリ１００を形成する。多重化アドレス
とライト データはＡおよびＢ共通バス１０２と１０４
を介してアレー基板に与えられる。ＡおよびＢ共通バス
はバッファ回路２５０と２５１とによってバッファさ
れ、データは各々内部のメモリアレー基板バス２５２と
２５３に与えられる。バッファ２５０と２５１は内部バ
スを外部システム バスから隔離して過剰な負荷を防止
する。アクセス制御２０２（第３図）からのバンク／バ
ス選択信号１３８は“Ｔ４０クロック”でクロックされ
るＤ型フリップフロップ２５６によって同期をとられ、
Ｑおよび出力に接続されたライン２５８および２６０
に内部バス選択信号を与える。ライン２５８はマルチプ
レクサ／ラッチ２６２〜２７０用のマルチプレクサ選択
を与える。ライン１３８がローのとき、メモリサイクル
の最初のフエーズの間Ａ共通バス１０２のアドレスがバ
ンク０アドレス マルチプレクサ／ラッチ２６２にラッ
チされる。メモリ サイクルの第２の半サイクルでＡ共
通バス１０２からのデータがバンク０データ マルチプ
レクサ／ラッチ２６８にラッチされる。これら事象と同
時に、Ｂ共通バス１０４からのアドレスとデータは、各
各、バンク１アドレス マルチプレクサ／ラッチ２６４
とバンク１データ マルチプレクサ／ラッチ２７０とに
ラッチされる。バンク／バス選択ライン１３８がハイで
あると、Ａ共通バスのアドレスとデータは各々バンク１
アドレス マルチプレクサ／ラッチ２６４と２７０とに
ルート決めされ、Ｂ共通バス上のアドレスとデータは各
々バンク０ラッチ２６２と２６８とにラッチされる。

ラッチ２６２の出力は２４ビットのバンク０アドレス
フィールドである。これは３個のバスに分けられる。即
ち、アドレス フィールドのビット２〜１７を含みバン
ク０ＲＡＭメモリ２９８の１６ビット アドレスを形成
するバス２７４、ビット１８と１９を含みチップ選択デ
コーダ２８４の入力を与えるバス２７６と、最後に、ビ
ット２０〜２３で構成され比較器２８０の入力を与える
バス２７８である。比較器２８０の他の入力はアドレス
範囲回路２６６から与えられる。アドレス範囲は、メモ
リアレー基板が接続できる１６個の可能なスロットの各
々に対して巧妙にハードワイアードされている４ビット
コードである。回路２６６によって同定されるアドレ
ス範囲がアドレス フィールドの上位４ビットに等しい
と、要求されたアドレスはメモリアレー基板の割当てら
れたアドレス範囲内である。従って、比較器２８０の出
力によってデコード回路２８４から出力が可能となり、
４個の可能なチップ選択のひとつがチップ選択バス２８
５を発生する。

ビット１７が“０”であると、リード サイクルを指示
している。メモリ サイクルの第２の半サイクルの間、
メモリ２９８のアドレスされたメモリ セルからのデー
タが出力バス３０２に与えられ、バンク／バス選択ライ
ン１３８の状態によってラッチ３０６あるいは３０８に
ラッチされる。もし要求されたアドレスがアレー基板の
アドレス範囲内ならば、メモリ サイクルの第２の半サ
イクルの間データがＡリード バス１０６あるいはＢリ
ード バス１０８に与えられる。アドレス ビット１７
が“１”であると、ラッチ２６８のデータはメモリ サ
イクルの第２の半分のフエーズの間メモリ２９８のアド
レスされたメモリ セルに書込まれる。同様に、比較器
２８８とデコード回路２９０はバンク１ＲＡＭメモリ３
００用のチップ選択２９２を発生する。バス３０４とラ
ッチ３１０および３１２は、バンク１のリード データ
をＡリード バス１０６あるいはＢリード バス１０８
のいずれかに置くバスを与えている。バンク１メモリの
ライト データはラッチ２７０から与えられる。

このアレー基板構成によってＡあるいはＢバスからバン
ク０と１に同時にアクセスでき、各メモリ サイクルは
両バスが同時に同一バンクにアクセスできない点のみで
制限を与えられている。所与のバンクは同時に要求され
たアドレスの特定の組合せに従って、選択されたり、一
方のバンクのみに対して選択されたり、あるいは両方の
バンクに対して選択される。

３２ビット マイクロプロセッサ 第５図は３２ビット核プロセッサの詳細ブロック図であ
る。これは、シングル チップ３２ビット マイクロプ
ロセッサ３５０によって構築され、好ましくはモトロー
ラ社製造の６８０２０タイプのマイクロプロセッサであ
る。マイクロプロサッサ３５０の主たるインタフェース
は、アドレス バス３５２、双方向データ バス３５８
およびマルチレベル割込みバス３７８である。３２ビッ
トアドレス バス３５２は、バッファ３５４によってバ
ッファされ３２ビットの内部アドレス バス３５６を形
成する。データ バス３５８は双方向トランシーバ回路
３６０によってバッファされ３２ビット内部データ バ
ス３６２を形成する。マイクロプロセッサ３５０のデー
タはパリティ回路３６１によって発生したパリティ バ
イトを有し、３６ビット バスを形成するためにデータ
バス３６２に付加される。データ バス３６２からマ
イクロプロセッサ３５０に伝送されるデータはパリティ
チェック回路３６１によってチェックされたパリティ
バイトを有している。パリティ エラーの場合、バス
３６２を介して割込みが割込みプロセッサ３７６に発生
する。

アドレス バス３５６とデータ バス３６２とはメモリ
３６４とデュアル ユニバーサル非同期レシーバ トラ
ンスミツタ(UART)３６６との内部通信を与える。メモリ
３６４は紫外線プログラマブル リードオンリ(UVPROM)
メモリ、電気的消去可能なプログラマブル リードオン
リ(EEPROM)メモリ、およびスタティック ランダム ア
クセス(SRAM)メモリの組合せである。デュアルＵＡＲＴ
回路３６６は、ＲＳ２３２Ｃ型のデュアル、双方向シリ
アル チャネルを与える。マイクロプロセッサ３５０
は、ＡおよびＢ共通バス１０２と１０４およびＡおよび
Ｂリード バス１０６と１０８とを介して中央メモリ１
００とも通信を行う。中央メモリ１００、メモリ３６
４、ＵＡＲＴ３６６ならびに他の特別に設けられたメモ
リの位置はすべてマイクロプロセッサ３５０の３２ビッ
ト メモリ空間にマツピングされている。第III表は可
能なメモリ アドレス割当ての一例を示す。

０１００００００以上のすべてのアドレスはシステム
バスを介して中央メモリにアクセスしていることに注目
されたい。これによってバス調停回路３９０の協働が必
要となる。マイクロプロセッサ３５０が内部アドレス範
囲外のアドレスを発生すると、そのアドレスは“ウエイ
ト状態”に置かれ、バス調停回路３９０は割当てられた
タイムスロットを待つ。即ちバス１３２上のプロセッサ
スロット識別（ＩＤ）コードがプロセッサＩＤスイッ
チ３８６からのプロセッサＩＤコードと等しくなる中央
メモリ サイクルを待つ。このウエイト状態の間、アド
レスはアドレス バス３５６上で凍結され、データはデ
ータ バス３６２上で凍結される。バス上のプロセッサ
スロットＩＤがプロセッサＩＤと等しくなると、バス
調停回路３９０はライン３９２をイネーブルとして手動
スイッチ３８２に記憶されたプロセッサＩＤコードをＡ
およびＢキー バッファ３８４を介してＡおよびＢキー
バス１３４に与える。３２ビット マイクロプロセッ
サはＡおよびＢバスの両者を同時に使用するので、プロ
セッサＩＤコードはＡおよびＢフィールドの両者に与え
られる。

メモリ サイクルの第１の半サイクルの間、３２ビット
アドレス フィールド３５６と下位２４ビットは各々
マルチプレクサ３６８と３７０を介してＡおよびＢ共通
バス１０２と１０４の両者に与えられる。中央メモリ
サイクルの第２の半サイクルの間、データ バス３６２
の上位１６ビットはマルチプレクサ３６８を介してＡ共
通バス１０２に与えられ、データ バス３６２の下位１
６ビットはマルチプレクサ３７０を介してＢ共通バス１
０４に与えられる。外部メモリのライト サイクルが終
了すると、マイクロプロセッサ３５０はウエイト状態か
ら解放される。

中央メモリのリード サイクルも同じ手順で行なわれる
が、データ源は中央メモリ１００からであり、かつ、リ
ード サイクルの第２の半サイクルの間ＡおよびＢバス
に与えられることが異なる。データの上位１６ビットは
Ａリード ラッチ３７２にとらえられ、リード データ
の下位１６ビットはＢリード ラッチ３７４にとらえら
れる。

第１１図の割込み制御の説明で詳述するが、割込みプロ
セッサ３７６は内部および外部で発生した割込みを両方
とも処理する。

１６ビット マイクロコントローラ 第６ａ図〜第６ｄ図は第６図のように並べた時に、ネッ
トワーク アダプタのブロック図（第１図）に示された
１６ビット マイクロコントローラ１１４〜１１８の好
ましい実施例を示す。この実施例では、第６ａ図〜第６
ｄ図は１６ビット マイクロコントローラを示し、中央
メモリ バス１０２および１０６あるいは１０４および
１０８への専用インタフェースと、ＡおよびＢキー バ
ス、キー バス１３４とプロセッサＩＤバス１３２とを
有し中央メモリ１００にアクセス可能としている。これ
らインタフェースは第７ａおよび７ｂ図のＤＭＡ Ｉ／
Ｏ制御では、マイクロプロセッサとＤＭＡの両者が異な
ったプロセッサＩＤ番号でアクセスできるように二重に
なっている。

第１図では簡単にするために、マイクロプロセッサとＤ
ＭＡの両者が同じＡあるいはＢバスを共用しているよう
に示されているが、実際はこの制限はない。ホスト装置
と中央メモリ間の５０Mbあるいは１００MbのＤＭＡ伝送
をすべて１６ビットマイクロプロセッサで維持できる点
でこの構成は望ましい。

最初に第６ａ図〜第６ｄ図のマイクロプロセッサを説明
する。好ましくはマイクロプロセッサは、フエアチャイ
ルド社等で製造された４個の７４Ｆ１８１ ４ビットＡ
ＬＵ構成等の１６ビット算術論理ユニット４２６に構築
された特定目的の高速マイクロプロセッサである。特に
パケット メッセージ処理に適した豊富な命令を与える
３２ビット命令フォーマットを採用している。以下の第
IV表に２個の命令フォーマットを示す。

以下の命令レジスタ フォーマットはマイクロプロセッ
サのハードウエア機能を制御するためにデコードされ
る。

フォーマットＩはレジスタ−レジスタ型動作に使用され
る。このフォーマットでは、以下“機能コード”あるい
はＦフィールドと称する上位バイトがＡＬＵで行なわれ
る算術あるいは論理機能を規定する。次のＭＳＢバイト
は以下Ｒフィールドと称する着信先フィールドであっ
て、ＡＬＵ動作結果の着信先を規定する。次のＭＳＢバ
イトはＡＬＵのＡ入力に対するデータ ソースを規定す
る。このフィールドは直接アドレスでも間接アドレスで
もよい。同様にＬＳＢバイトはＡＬＵのＢ入力に対する
データ ソースを規定する。これらフィールドは以下Ａ
およびＢフィールドと称する。

フォーマットIIはイミデイエート オペランド型の動作
にのみ使用されるフォーマットである。この場合、２個
のＬＳＢバイトであるＡおよびＢフィールドが組合され
てＡＬＵのＢ入力となるイミデイエート１６ビット オ
ペランドを与える。所与の命令サイクルで行なわれる特
定の動作はＦフィールドによって決まる。

機能コード フィールドは８ビット フィールドであっ
て命令レジスタのビット２４〜３１に位置する。このフ
ィールドは実行するハードウエア動作を規定する。機能
コード フィールドは２個の部分に分けられ、ビット２
８〜３１は一般に実行するＡＬＵ動作を規定し、ビット
２４〜２７はレジスタ−レジスタ フォーマット命令を
つくるための命令デコードおよびアドレッシング モー
ド デイレクションを与える。

機能コードＯＸ〜ＦＸは以下のようにデコードされる。

機能コード＝ＯＸ この機能はキヤリ動作することなくＡＬＵ加算をデコー
ドする。この動作結果は条件レジスタのビット０〜３を
変える。

機能コード＝１Ｘ この機能はキヤリ動作することなくＡＬＵ減算をデコー
ドする。この動作結果は条件レジスタのビット０〜３を
変える。

機能コード＝２Ｘ この機能はキヤリ動作付きのＡＬＵ加算をデコードす
る。この動作結果は条件レジスタのビット０〜３を変え
る。

機能コード＝３Ｘ この機能はキヤリ動作付きのＡＬＵ減算をデコードす
る。この動作結果は条件レジスタのビット０〜３を変え
る。

機能コード＝４Ｘ この機能はＡＬＵのインクル−シヴＯＲ動作をデコード
する。この動作結果は条件レジスタのビット２および３
を変える。

機能コード＝５Ｘ この機能はＡＬＵのイクスクル−シヴＯＲ動作をデコー
ドする。この動作結果は条件レジスタのビット２および
３を変える。

機能コード＝６Ｘ この機能はＡＬＵの論理ＡＮＤ動作をデコードする。こ
の動作結果は条件レジスタのビット２および３を変え
る。

ＡＬＵ動作のデータ源は、フォーマットＩの場合ソース
ＡおよびＢであり、フォーマットIIの場合ソースＤとＩ
Ｒのイミデイエート値である。結果のデータは特定され
ている場合その着信先に送られる。機能コードＯＸ〜６
Ｘの機能モデイフアイＸ、ビット２４〜２７は以下のと
うりである。ビッ２７＝１はフォーマットＩを示す。

ビット２６＝０は着信先の直接アドレッシングを示す。

ビット２６＝１はソースＡの直接アドレッシングを示
す。

ビット２５＝０はソースＡの直接アドレッニングを示
す。

ビット２５＝１はソースＡの間接アドレッシングを示
す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２７＝０ ビット２６＝０は着信先が特定されず結果をダンプする
ことを示す。

ビット２５＝０はソースＡの直接アドレッシングを示
す。

ビット２５＝１はソースＡの間接アドレッシングを示
す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２６＝１はフォーマットIIを示す。

ビット２５＝０は結果を着信先に送ることを示す。

ビット２５＝１は着信先が特定されないことを示す。

ビット２４＝０はソースＤの直接アドレッシングを示
し、特定されておれば着信先のそれを示す。

ビット２４＝１はソースＤの間接アドレッシングを示
し、特定されておれば着信先のそれを示す。

機能コード＝７Ｘ この機能はＡＬＵのインクリメントあるいはデクリメン
ト動作をデコードする。データ源はソースＡであり、イ
ンクリメントあるいはデクリメントされたデータは着信
先に送られる。この動作結果は条件レジスタのビット０
〜３を変える。機能コード７Ｘの機能デモファイアＸ，
ビット２４〜２７は以下のとうりである。

ビット２６＝０は着信先が特定されていることを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

ビット２６＝１は着信先が特定されていないことを示
す。

ビット２５＝０／１はデコードされない。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

機能コード＝８Ｘ この機能はシフト動作をデコードする。シフトするデー
タ源はソースＡである。シフトされたデータは着信先に
送られる。１ビット左シフトの結果は条件レジスタのビ
ット０〜３を変える。４ビット シフトの結果は条件レ
ジスタを変えない。機能コード８Ｘの機能モディファイ
アＸ、ビット２４〜２７は以下のとうりである。

ビット２７＝１は１ビット シフトを示す。

ビット２６＝０は着信先が特定されていることを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

ビット２６＝１は着信先が特定されていないことを示
す。

ビット２５＝０／１はデコードされない。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

ビット２７＝０は４ビット シフトを示す。

ビット２６＝０は左シフトを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

ビット２６＝１は右シフトを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＡの直接アドレッシングを示
す。

ビット２４＝１はソースＡの間接アドレッシングを示
す。

機能コード＝９Ｘ この機能はムーブあるいはモアコンプリメント動作をデ
コードする。データ源はフォーマットＩでソースＡであ
り、フォーマットIIでイミデイエート値である。データ
は着信先にムーブ（移つ）される。この動作結果は条件
レジスタを変えない。機能モディファイアＸ、ビット２
４〜２７は以下のように定義される。

ビット２７＝１はデータのコンプリメントをとらないこ
とを示す。ビット２７＝０はデータのコンプリメントを
とることを示す。

ビット２６＝０はフォーマットＩを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２６＝１はフォーマットIIを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０／１はデコードされない。

機能コード＝ＡＸ この機能はプログラム カウンタ制御をデコードする。
この動作結果は条件レジスタを変えない。機能モディフ
ァイアＸ、ビット２４〜２７は以下のようにエンコード
され４ビット バイナリ値として規定される。

ビット２７−２４＝ ００００＝ジャンプ−ＩＲソースＢ直接からＰＣをロー
ド ０００１＝ジャンプ−ＩＲソースＢ間接からＰＣをロー
ド ００１０＝ジャンプ−ＩＲイミデイエート値をＰＣにロ
ード ００１１＝ＲＴＮ／ＩＲＱ−ＩＲイミデイエート値をＰ
Ｃにロード ０１００＝ＪＳＲ−ＩＲソースＢ直接からＰＣをロード ０１０１＝ＪＳＲ−ＩＲソースＢ間接からＰＣをロード ０１１０＝ＪＳＲ−ＩＲイミデイエート値をＰＣにロー
ド ０１１１＝ＲＴＮ／ＪＳＲ−ＩＲイミデイエート値をＰ
Ｃにロード １０００＝ジャンプ−ＩＲソースＢ直接をＰＣに加算 １００１＝ジャンプ−ＩＲソースＢ間接をＰＣに加算 １０１０＝ジャンプ−ＩＲイミデイエート値をＰＣに加
算 １０１１＝ＲＴＮ／ＪＳＲ−ＩＲイミデイエート値スタ
ックからＰＣに加算 １１００＝ＪＳＲ−ＩＲソースＢ直接をＰＣに加算 １１０１＝ＪＳＲ−ＩＲソースＢ間接をＰＣに加算 １１１０＝ＪＳＲ−ＩＲイミデイエート値をＰＣに加算 １１１１＝ＲＴＮ／ＪＳＲ−ＩＲイミデイエート値をス
タックからＰＣに加算 注：すべてのＪＳＲはＰＣをスタックにプッシュし、す
べてのＲＴＮ／ＪＳＲはＰＣをスタックからポップする
がＰＣを再ロードできる。すべてのＩＲＱはＰＣとＣＣ
とをスタックにプッシュする。すべてのＲＴＮ／ＪＳＲ
はＰＣをスタックからポップするがＰＣを再ロードでき
る。

機能コード＝ＢＸ この機能はＩ／Ｏバスのリードあるいはライトをデコー
ドする。Ｉ／Ｏバスのアドレスはリード時ソースＢから
であり、ライト時ソースＤからである。リード データ
は着信先に送られ、ライトデータはソースＢあるいはＩ
Ｒのイミデイエート値からである。この動作結果は条件
レジスタを変えない。機能コードＢＸの機能モディファ
イアＸ、ビット２４〜２７は以下のとうりである。

ビット２７＝１はリードＩ／Ｏを示す。

ビット２６＝０／１はデコードされない。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２７＝０はライトＩ／Ｏを示す。

ビット２６＝０はフォーマットＩを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２６＝１はフォーマットIIを示す。

ビット２５＝０は着信先の直接アドレッシングを示す。

ビット２５＝１は着信先の間接アドレッシングを示す。

ビット２４＝０／１はデコードされない。

機能コード＝ＣＸ この機能は主メモリ バスのリードあるいはライトをデ
コードする。下位メモリ アドレスはソースＡからであ
り、上位メモリ アドレスはソースＢからである。ライ
ト データはソースＤからであり、リード データは着
信先に送られる。この動作結果は条件レジスタを変えな
い。機能コードＣＸの機能モディファイアＸ、ビット２
４〜２７は以下のとおりである。

ビット２７＝１はリード メモリ、フォーマットＩを示
す。

ビット２６＝０は着信先の直接アドレッシングを示す。

ビット２６＝０は着信先の間接アドレッシングを示す。

ビット２５＝０はソースＡの直接アドレッシングを示
す。

ビット２５＝１はソースＡの間接アドレッシングを示
す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２７＝０はライト メモリ、フォーマットＩを示
す。

ビット２６＝０は着信先の直接アドレッシングを示す。

ビット２６＝１は着信先の間接アドレッシングを示す。

ビット２５＝０はソースＡの直接アドレッシングを示
す。

ビット２５＝１はソースＡの間接アドレッシングを示
す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

機能コード＝ＤＸ この機能はスタックあるいは条件レジスタのリードある
いはライトの実行をデコードする。ライト データはソ
ースＢあるいはＩＲのイミデイエート値からであり、リ
ード データは着信先に送られる。この動作結果は条件
レジスタを変えない。機能コードＤＸの機能モディファ
イアＸ、ビット２４〜２７は以下のとうりである。

ビット２７＝０はライト動作を示す。

ビット２６＝０はスタック動作を示す。

ビット２５＝０はフォーマットＩを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２５＝１はフォーマットIIを示す。

ビット２４＝０／１はデコードされない。

ビット２６＝１は条件コード レジスタ動作を示す。

ビット２５＝０はフォーマットＩを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２５＝１はフォーマットIIを示す ビット２４＝０／１はデコードされない。

ビット２６＝１は条件コード レジスタ動作を示す。

ビット２５＝０はフォーマットＩを示す。

ビット２４＝０はソースＢの直接アドレッシングを示
す。

ビット２４＝１はソースＢの間接アドレッシングを示
す。

ビット２５＝１はフォーマットIIを示す。

ビット２４＝０／１はデコードされない。

ビット２７＝１はリード動作を示す。

ビット２６＝０はスタック動作を示す。

ビット２５＝０／１はデコードされない。

ビット２４＝０は着信先の直接アドレッシングを示す。

ビット２４＝１は着信先の間接アドレッシングを示す。

ビット２６＝１は条件コード レジスタ動作を示す： ビット２５＝０／１はデコードされない。

ビット２４＝０は着信先の直接アドレッシングを示す。

ビット２４＝１は着信先の間接アドレッシングを示す。

機能コード＝ＥＸ この機能コードは使用されない。

機能コード＝ＦＸ この機能はプログラム メモリ（ＰＭ）のリードあるい
はライト動作の実行をデコードする。ＰＭアドレスはソ
ースＡからであり、ライト データはソースＤからであ
り、リード データは着信先に送られる。この動作結果
は条件レジスタを変えない。機能コードＦＸの機能モデ
ィファイアＸ、ビット２４〜２７は以下のとうりであ
る。

ビット２７＝０はライト動作を示す。

ビット２６＝０は下位１６ビットのライトを示す。

ビット２６＝１は上位１６ビットのライトを示す。

ビット２５＝０／１はデコードされない。

ビット２４＝０はプログラマム メモリのライトを示
す。

ビット２４＝１は保守インタフェースのライトを示す。

ビット２７＝１はリード動作を示す。

ビット２６＝０は下位ビットのリードを示す。

ビット２６＝１は上位１６ビットのリードを示す。

ビット２５＝０／１はデコードされない。

ビット２４＝０はプログラム メモリのリードを示す。

ビット２４＝１はプログラム メモリのライトを示す。

マイクロプロセッサのタイミングは第２Ａ図で説明した
ように５０MHzのマスタ クロックから得てノード ア
ダプタの残りの部分の同期動作を保証する。プロセッサ
の基本サイクル期間は１６０ナノセコンドである。命令
実行時間は１〜４の１６０ナノセコンド サイクルより
構成される。命令実行のサイクル制御はシーケンス制御
４８０に含まれる２ビットのサイクル カウンタで管理
される。プロセッサの命令は前回の命令実行の終りで前
以ってフエッチされ、命令デコードあるいは変換器４７
６でデコードされて必要なサイクル数を決定する。サイ
クル カウンタは命令サイクルの初めにデコードされた
命令に必要なサイクル数のカウントがロードされる。サ
イクル カウンタの出力をデコードし、各１６０ナノセ
コンドの１〜４個のサイクルを前以ってフエッチされた
命令に必要なものとしてつくりだす。

プログラム命令を実行するために、プログラムカウンタ
４５０は３２ビット長の６５Ｋプログラム メモリ（Ｐ
Ｍ）４５４に１６ビット アドレスを与える。このＰＭ
は好ましくはＵＶＰＲＯＭあるいはＥＥＰＲＯＭであ
り、ＥＥＰＲＯＭの場合設計サポート インタフェース
を介して動作中に後で変更することができる。メモリ４
５４の出力データは現在実行される３２ビットの命令ワ
ード４５６である。このワードはラッチ４６６にとらえ
られ、前述したようにＡ、Ｂ、ＲおよびＦフィールド４
６８〜４７４に分けられる。Ｆフィールドは前述したよ
うに命令デコード４７６によってデコードされ、ＡＬＵ
４２６によって行なわれる機能とデータ バス４７８を
介したシーケンス制御４８０によってつくられる制御シ
ーケンスとを同定する。シーケンス制御４８０はマイク
ロプロセッサ中のすべてのデータの動きを制御する。特
に、マルチプレクサ４０２，４１６，４２８，４３８，
４４２および５０８の選択を制御する。さらにＲＡＭメ
モリ４２０と４３２、ラッチ５１２と５１０、トランシ
ーバ４６０と４６４、マルチプレクサ４４２および条件
コード レジスタ４４８の出力イネーブル（ＯＥ）を制
御する。さらに、ラッチ４２４，４３４，５１０，４３
６と５０２のクロック信号、メモリ４２０，４３２と４
５４のリード／ライト モードおよびプログラムカウン
タ４５０のプリセットを制御する。ＡＬＵ４２６のＡ入
力データはラッチ４２４を介してデータ パス４２２に
よって与えられる。このデータの通常のソースは１６ビ
ットの１Ｋ ＲＡＭ４２０の出力である。ＲＡＭメモリ
４２０と４３２は両者で従来の高速マイクロプロセッサ
に使用される１６ワード デュアルポート レジスタ
ファイル メモリと類似した１Ｋワード レジスタ フ
ァイルを構成する。マルチプレクサ４１６はＲＡＭ４２
０のアドレスの４個のソースを与える。これらはラッチ
されたＡデータ４１０と、スタック ポインタ出力４０
４あるいはラッチ４３６にとらえられた前回のラッチさ
れたＡデータであるマルチプレクサの出力４１４であ
る。ラッチ４３６は間接アドレッシング、即ち、Ａアド
レスフィールドがレジスタ ファイルのアドレスを指示
してその内容がＡデータのソースのアドレスとなる間接
アドレッシングを行う手段を与えている。マルチプレク
サ４１６のもうひとつのソースは命令ワードのＡフィー
ルド４６８である。アドレスの第４番目のソースは同一
命令ワードのＲフィールド４７２である。

ＡＬＵ４２６の入力データの通常のソースはラッチ４３
４を介したＲＡＭメモリ４３２の出力である。このメモ
リのアドレスとしてマルチプレクサ４２８を介した４個
のソースもある。これらは、ラッチされたＢデータ４１
２、マルチプレクサ４０２の出力、Ｂフィールド４７０
あるいはＲフィールド４７２である。命令によって内部
データ バス４４６に１６ビット ワードが与えられ
る。このデータのソースはマルチプレクサ４４２であ
る。これはＡＬＵ動作で使用され、ＡＬＵ４２６の出力
はニブル シフタ４４０とマルチプレクサ４４２をとう
る。ニブル シフタ４４０はこれを通過する１６ビット
ワードに対して＋４ビット、−４ビットあるいは０ビ
ットの回転を与える。マルチプレクサ４４２もリード
バスを介してバス１０６あるいは１０８に接続できる中
央メモリからデータを読む手段と、Ｉ／Ｏリード バス
４４２を介してＤＭＡセクションから情報を読む手段と
を与える。

種々な命令を実行する間に条件コード レジスタ４４８
のあるビットをセットすることがある。条件コードを検
知する命令に対して、レジスタ４４８は交互にバス４４
６のデータのソースとなる。トランシーバ４６０と４６
４とはバス４４６のもうひとつのデータ ソース、即を
各々命令バス４５６の上位と下位１６ビットを与える。

バス４４６上のデータは、例えば、ＲＡＭメモリ４２
０，４３２，プログラム メモリ４５４、スタック ポ
インタ４０６あるいはプログラム カウンタ４５０等の
種々の着信先にルート決めできる。スタック ポインタ
４０６はプリセット可能なアップ／ダウン カウンタで
あって、割込み処理およびサブルーチンのコールと関連
した従来のスタック動作を可能とする。スタックはＲＡ
Ｍメモリ４２０と４３２の下位２５６ワード ページに
含まれている。スタックあるいはレジスタ ファイルの
動作で同一データが両メモリの同一アドレスに書込まれ
る。従って２個のメモリは単一の１Ｋワード デュアル
ポートＲＡＭメモリと同じようにふるまう。

プログラム カウントをスタックにプッシュする必要の
ある命令に対して、プログラム カウントはラッチ５１
０にとらえられる。その後ＡＬＵ４２６、ニブル シフ
タ４４０、マルチプレクサ４４２、データ バス４４６
を通り、スタック ポインタ４０６で与えられたアドレ
スのスタックに書込まれる。割込みあるいはサブルーチ
ンからのリターンでは、スタック ポインタはＲＡＭ４
２０あるいは４３２のアドレスを指示して前回セーブさ
れたプログラム カウントを得てこれをバス４４６を介
してプログラム カウンタ４５０に回復する。

イミデイエート型動作ではＡフィールド４６８とＢフィ
ールド４７０とはイミデイエート オペランド ラッチ
５１２にとらえられ、ＡＬＵ４２６のＢ入力にイミデイ
エート オペランド入力を与える。

中央メモリとマイクロプロセッサ間のデータの動きはレ
ジスタ ファイルを経由する。レジスタファイルの個別
のアドレスがメモリ アドレスの上位および下位フィー
ルドとして使用され、第３のセルはデータ用に用いられ
る。中央メモリ７の書込みは、最初の命令サイクルがラ
イト データをＲＡＭ４２０からラッチ４３６に移す。
第２の命令サイクルは上位アドレス フィールドをＲＡ
Ｍ４３２から読み、下位アドレス フィールドをＲＡＭ
４２０から読む。このようにして２４ビット アドレス
がラッチ４２４と４３４にとらえられ、バス調停回路５
００がバス３２上のプロセッサ スロットＩＤとプロセ
ッサＩＤ設定スイッチ４９４とが一致したと決定するま
で保持される。次に前述したように、アドレスとデータ
は共通バス１０２あるいは１０４上に多重化される。デ
ータを中央メモリ１００からレジスタ ファイルに移す
ために、前述のようにアドレスをラッチ４２４と４３４
に形成するが、今回はリード バス１０６あるいは１０
８のリード データはマルチプレクサ４４２とデータ
バス４４６とを介してレジスタ ファイルに書込まれ
る。

ダイレクト メモリ アクセス（ＤＭＡ）セクションの
制御はメモリマップドＩ／Ｏシステムによる。Ｉ／Ｏア
ドレス バス５０６は８ビット アドレス フィールド
を与え２５６個のＩ／Ｏアドレスあるいはレジスタを規
定する。レジスタは１６ビット長である。Ｉ／Ｏレジス
タに書込むために、最初の命令サイクルはライト デー
タをＲＡＭ４３２からラッチ５０２に移す。次に第２の
命令サイクルはＩ／Ｏアドレスをバス５０６に与える。
このアドレスのソースは、ＲＡＭ４２０の出力 ラッチ
４３４の出力、Ｂフィールド４７０およびＲフィールド
４７２の４個のソースがある。

Ｉ／Ｏリードを実行するには、Ｉ／Ｏリード命令が２サ
イクルで実行されバス５０６にＩ／Ｏアドレスを与え
る。しかし、この場合Ｉ／Ｏリードバス４４４のリード
データはマルチプレクサ４４２とデータ バス４４６
とを介してレジスタ ファイルに伝送される。

割込みプロセッサ４８６は前述した割込みプロセッサ３
７６と同一であるが、割込みのマスキングとベクトリン
グはメモリマップドＩ／Ｏを介して制御される。Ｉ／Ｏ
レジスタ５０３（第７ａおよび７ｂ図）への書込みは割
込みマスクをセットし、Ｉ／Ｏレジスタ５０１の読み出
しは割込みベクトルを読む。４ビット値は現在アクティ
ブとなる１２個の可能な割込みレベルの最高レベルを指
示する。割込みプロセッサの詳細を説明する時に述べる
レジスタによって指示される割込みレベルがいったんク
リアされると、このレジスタの次回の読み出しによって
次に高いアクティブ割込みレベルが与えられる。第Ｖ表
は１２個の割込みレベルを示す。第６図で混乱を避ける
ために、シーケンス制御ロジック４８０から出る制御ラ
インは意図的に省略している。

シーケンス制御４８０（第６ｄ図）はライン４８２の割
込み要求（ＩＲＱ）信号あるいは割込みプロセッサ４８
６からのライン４８４上の非マスキング割込み（ＮＭ
Ｉ）信号に応答する。

中央メモリあるいはＩ／Ｏバスに対する情報のライトあ
るいはリードのために特別の命令が与えられている。詳
しくは、機能コード フィールドがデコードされＩ／Ｏ
バスの“リード”あるいは“ライト”と解読されると、
Ｉ／Ｏバスのアドレスはリード時ソースＢからであり、
ライト時ソースＤからである。“リード”データは着信
先に送られ、“ライト”データは命令によって特定され
たソースＢあるいは命令レジスタのイミデイエート値か
らである。機能コードのビット配列に従って、ソースと
着信先との直接あるいは間接アドレッシングが達成でき
る。同様に、機能コードＣＸ（ヘキサ）は主メモリ バ
ス上のリードあるいはライトとして解読される。低位メ
モリ アドレスはソースＡからであり、上位メモリ ア
ドレスはソースＢからである。ライト データはソース
Ｄからであり、リード データは指示された着信先に送
られる。また、ＣＸ命令のビット配列に従って、間接あ
るいは直接アドレッシングを用いた中央メモリのリード
あるいはライトを行うことができる。

ＢＸおよびＣＸ機能コードを有した命令の実行は単一命
令によって規定されるが、アドレスとデータの位置の両
方はこれら単一命令の２個の個別サイクルあるいはフエ
ーズで処理されることにも注意されたい。

ビット４〜１５ 不使用 条件コード レジスタ４４８は１６ビット長であり、算
術、論理、シフト、割込み動作の結果としてセットされ
た条件ビットを含む。これらビットは第VI表のように規
定される。

ダイレクト メモリ アクセス回路 第７ａ図および第７ｂ図はダイレクト メモリ アクセ
ス回路のブロック図である。このＤＭＡ回路は関連する
装置のデータを中央メモリに対して自動的に移す。関連
する装置とは通信トランク、メイン フレーム コンピ
ュータ、低性能デジタル装置等である。ＤＭＡ回路は４
個の“メモリからのリード”（リード チャネル）と４
個の“メモリへのライト”（ライト チャネル）ＤＭＡ
コントローラから構成されている。リードおよびライト
チャネルは全二重、即ち同時動作が可能である。リー
ド チャネル動作とライト チャネル動作は各々５０Mb
伝送を同時に行っているか、あるいは、１個のリード
チャネル動作か１個のライト チャネル動作が１００Mb
速度で走っている。各コントローラは記述子０と記述子
１とに分けられ、これらはもしアクティブ記述子が終了
すると、インアクティブとなって別の記述子がアクティ
ブとなるように互いにリンクされている。これによって
ＤＭＡコントローラの二重バッファ形式を与え、制御し
ているプロセッサは割込みのないＤＭＡ伝送を維持しな
がらインアクティブな記述子を更新できる。リードある
いはライト チャネル動作に対して、装置インタフェー
スが所望のコントローラを選択する。従ってマルチプル
コントローラを走らせるためにはすべてのコントロー
ラを、制御しているプロセッサによって前以ってロード
して動作準備完了とする必要がある。

装置インタフェースがコントローラ選択情報を与えない
単一コントローラ動作ではデフォールトはコントローラ
第３番に対して行なわれる。使用するコントローラの数
と選択するコントローラの数は、制御するファームウエ
アが装置構成に合致するようにつくられている限り任意
である。

ＤＭＡ回路の制御は、ラッチ５０１と５０３に入力を与
えるＩ／Ｏアドレス ライン５０６とＩ／Ｏライト デ
ータ バス５０４とを介して第６ａ〜６ｄ図に示す１６
ビット マイクロプロセッサによって行なわれる。Ｉ／
Ｏアドレス バスは２５６のマップドＩ／Ｏ位置を規定
し、そのうちのいくつかはＤＭＡ回路の制御レジスタに
対応する。アドレス デコード５２０は各ディスクリー
トな制御レジスタの特定のデコード ラインを与える。
シャドウＲＡＭメモリ５２４は１６ビットの２５６ワー
ド メモリであって、Ｉ／Ｏアドレス空間のすべてにわ
たる。リード／ライト、ライトオンリ（制御）、状態
（リードオンリ）および“不使用”の４種類のＩ／Ｏレ
ジスタが存在する。リード／ライトあるいはリードオン
リ レジスタが参照されると、シャドウ ＲＡＭはディ
スエーブルとされる。制御アドレスが書込まれると、同
一データがシャドウＲＡＭにも書込まれる。同一アドレ
スを読むと、１６ビット・マイクロプロセッサ４４４が
利用でき、制御レジスタの現在状態を指示する。ＤＭＡ
制御に使用されないすべてのアドレスはシャドウＲＡＭ
に対してライトおよびリードが行われ、これらアドレス
を汎用レジスタに利用できるようにする。これらレジス
タの大部分はＤＭＡコントローラ５２６に含まれてお
り、以下詳細に説明する。コントローラ５２６の目的は
ＤＭＡ動作をサポートするのに必要なアドレスバス５２
８上の２４ビット、アドレスの連続シーケンスを与える
ことである。

各コントローラの記述子はリードおよびライトモードの
両方に特別なアドレスのシーケンスを必要とする。従っ
て、全部で１６個の特別なシーケンスが必要である。各
アドレス シーケンスの範囲と長さは４個のレジスタに
書込むことによってＤＭＡコントローラに対して特定さ
れる。これらレジスタはＩ／Ｏアドレス空間の下位６４
アドレスに含まれる。例えば、ライト伝送のＤＭＡコン
トローラ０と記述子０に関連するレジスタを考えてみ
る。

レジスタ００−ＤＭＡ制御（リード／ライト） このレジスタはライト コントローラ０の記述子０に対
するＤＭＡ制御である。

ビット０−装置ライト終了 このビットがアクティブ ハイのときは、装置がメモリ
への書込みＤＭＡ動作を終了する。終了は最後のバイト
／ワードがそれより前である。このビットは装置インタ
フェースの 信号がつくられる。

ビット１−バイト ライト終了 このビットがアクティブ ハイのときは、奇数バイト境
界に終了した記述子に対するメモリへの書込みＤＭＡ動
作を示す。装置が伝送を終了すると、このビットは記述
子の残りのカウントがプラス1/2ワードであること示
す。このビットは装置ライト終了ビットと同じ時につく
られる。

ビット２〜１５−不使用 これら１４ビットは診断目的にシャドウＲＡＭに対して
リードあるいはライトされる。

レジスタ０１−ＤＭＡ終了アドレス（リード／ライト） このレジスタはライト コントローラ０の記述子０に対
する１６ビットＤＭＡ終了アドレスを含んでいる。この
レジスタは所望のバッファ メモリ終了アドレスのワー
ド アドレスのみをロードできる。

レジスタ０２−上位ＤＭＡアドレス カウンタ（リード
／ライト） このレジスタはライト コントローラ０の記述子０に対
する上位ＤＭＡアドレス カウンタである。下位８ビッ
トはＤＭＡ動作の２４ビット バッファ メモリ アド
レスのＭＳＢ ８ビットを含んでいる。このレジスタの
上位８ビットは使用されないが、シャドウＲＡＭに対し
てリードおよびライトができる。

レジスタ０３−下位ＤＭＡアドレス カウンタ（リード
／ライト） このレジスタはライト コントローラ０の記述子０に対
する下位ＤＭＡアドレス カウンタである。この１６ビ
ット カウンタはＤＭＡ動作の２４ビット バッファ
メモリ アドレスのＬＳＢ １６ビットを含む。

この４ワード パターンは残りの１５のシーケンスにし
て繰返される。

次にコントローラ５２６の制御レジスタがロードされチ
ャネル入力５３２にデータが存在する場合を考えてみ
る。これは非同期バイト フォーマットとして現われ
る。各バイトに対してパリティ発生器５３４によってパ
リティの第９ビットが加えられる。先入れ先出し（ＦＩ
ＦＯ）エラスティック バッファ５３６は１６バイトの
データまでバッファ可能である。オーバフローやアンダ
フローなしでポート入力と中央メモリ インタフェース
での同期伝送に対して充分である。他のバイトはラッチ
５４０と５４２にとらえられて１６ビット ワードを形
成し、このワードはラッチ５４６にラッチされる。

中央メモリ１００との通信は前述したと同じである。バ
ス調停５７６はプロセッサ スロットＩＤバス１３２の
内容とプロセッサＩＤスイッチ５７４とを比較する。
“自己のスロット”時間がくると、ＤＭＡキー スイッ
チ５６４の状態はキー バッファ５６８を介してＡある
いはＢキーバス１３４に置かれる。ＤＭＡは１６ビット
インタフェースであるから、このキーは選択されて第
１図のような共通バスとリード バスの接続に従ってＡ
あるいはＢバスに与えられる。自己スロット時間の中央
メモリ サイクルの第１の半サイクルの間、アドレス
バス５２８のデータは共通バス１０２あるいは１０４に
置かれ、サイクルの第２の半サイクルの間、１６ビット
のライト データがバスに置かれる。中央メモリからチ
ャネルへの伝送はプロセスが単に逆になるだけである。
もし自己スロット時間にＦＩＦＯ５５２に充分なスペー
スがあると、中央メモリのリード サイクルが行なわれ
る。

アドレス生成は前述のようにメモリ サイクルの第１の
半サイクルの間である。メモリ サイクルの第２の半サ
イクルの間、リード データはバス１０６あるいは１０
８から現われてラッチ５６２にとらわれる。このラッチ
の出力である１６ビット ワードとパリティ２ビットは
各々関連するパリティ ビットを有した２個のバイト５
５８と５６０とに分けられる。これらがマルチプレクサ
５５６の２個の入力となる。マルチプレクサ５５６によ
る選択は各バイト時間で行なわれ、ワードをシリアル
ワード フォーマットでデータ パス５５４に分解す
る。データはＦＩＦＯからクロックによって出力され
て、公称５０Mb/sのチャネル同期速度でチャネル 出力
バス５５０に出力される。

ＤＭＡコントローラ 第８図は第７図のＤＭＡコントローラ５２６の詳細ブロ
ック図である。１６個の可能なＤＭＡシーケンスを規定
する前述した６４個のＩ／Ｏレジスタは、デュアル ポ
ートＲＡＭメモリ６３６〜６４２より構成されている。
制御ＲＡＭ６３６は８ビットの１６ワードＲＡＭであり
各ワードは前述した制御レジスタのひとつに対応してい
る。同様に、メモリ６３８は終了アドレスに関連した１
６個のレジスタを含み、メモリ６４０は上位アドレスに
関連した１６個のレジスタを含み、メモリ６４２は下位
アドレスに関連した１６個のレジスタを含む。ＤＭＡは
レジスタ−レジスタ基準でバス５０５とデータ バス５
０７とを介してこれらレジスタに書込みを行うことで初
期化される。制御レジスタ データはマルチプレクサ６
３２を介して書込まれ、他のすべてのデータはマルチプ
レクサ６２８を介して書込まれる。ポートＡはＩ／Ｏ動
作のすべてと制御レジスタの読み出しに使われる。Ａポ
ートのデータ出力はＩ／Ｏリード データ バス４０４
に与えられる。選択されたコントローラに従って、記述
子とリード／ライト モード制御６１４はバス６１６に
４ビット アドレスを置く。このアドレスはマルチプレ
クサ６２２を介して４個のＲＡＭメモリすべてにポート
Ｂアドレスを与える。

ＤＭＡ動作は選択されたビット パターンをＤＭＡ制御
レジスタ５２に書込むことによってイネーブルとされ
る。このレジスタの各ビットの制御機能は以下のとおり
である。

ビット０−イネーブル リード チャネル このビットはアクティブ ハイの時すべてのコントロー
ラに対してＤＭＡリード データ チャネルをイネーブ
ルとする。このビットはＤＭＡ伝送を開始するのに、有
効リード コントローラ選択、選択されたコントローラ
の空きでない記述子、およびイネーブル リード要求の
アクティブ ハイとによって条件づけする必要がある。

ビット１−イネーブル ライト チャネル このビットはアクティブ ハイの時すべてのコントロー
ラに対してＤＭＡライト データ チャネルをイネーブ
ルとする。このビットはＤＭＡ伝送を開始するのに、選
択されたコントローラの空きでない記述子とイネーブル
ライト要求のアクティブ ハイとによって条件づけす
る必要がある。

ビット２−５０MHz／１００MHz ＮＯＴモード このビットはアクティブ ハイの時、ＤＭＡメモリ サ
イクル要求ハードウエアに対してスロット アクセル
プロファイルがＤＭＡ基板に５０MHzを設定したことを
知らせる。このビットはアクティブ ローの時、ＤＭＡ
メモリ サイクル要求ハードウエアに対してスロット
アクセス プロファイルがＤＭＡ基板に１００MHzを設
定したことを知らせる。

ビット３−イネーブル セグメント カウンタ使用 このビットはアクティブ ハイの時、リードＤＭＡ伝送
に対してセグメント カウンタの使用をイネーブルとす
る。イネーブルとされ、セグメント カウンタが０に等
しくなると、リード コントローラ選択によって指示さ
れるとハードウエアはコントローラを変える。もしこの
ビットがアクティブ ローであると、セグメント カウ
ンタは使用されずリード コントローラ選択は各伝送で
変えることができる。

ビット４−パリティ選択 このビットはアクティブ ローの時ハードウエアでチェ
ックするのに奇数パリティを選択する。このビットがア
クティブ ハイの時ハードウエアでチェックするのに偶
数パリティを選択する。

ビット５−イネーブル ループバック モード このビットがアクティブ ハイの時装置インタフェース
でのメモリからの読出しデータ パスをメモリへの書込
みデータ パスへ接続することをイネーブルとする。

ビット６−イネーブル リード要求 このビットがアクティブ ハイの時ＤＭＡ基板のメモリ
から読出し要求ハードウエアをイネーブルとする。この
ビットは発生するすべてのリードＤＭＡ伝送に対してイ
ネーブルとする必要がある。

ビット７−イネーブル ライト要求 このビットはアクティブ ハイの時ＤＭＡ基板のメモリ
への書込み要求ハードウエアをイネーブルとする。この
ビットは発生するすべてのライトＤＭＡ伝送に対しても
イネーブルとする必要がある。

ビット８乃至１５−使用されない ４個の制御レジスタの各々、即ちアドレスバス６３０の
アドレスによって特定されたＲＡＭメモリ６３６〜６４
２の各々の内容は、各ＲＡＭのＢポート データ出力で
得られる。下位アドレス ＲＡＭからの１６ビット出力
６５２は上位アドレスＲＡＭからの８ビット出力６５４
と結合されて２４ビット アドレス５２８を形成する。
出力６５２はバイナリ加算器６４４の一方の入力を与え
る。他方の入力６５６はハードワイヤードの値＋２であ
る。従って現在のアドレス６５２＋２がマルチプレクサ
ラッチ６２８にとらえられる。現在の中央メモリ伝送
が完了すると、ライト動作がＲＡＭメモリ６４２に対し
て行なわれ、ラッチ６２８に含まれる値が６５２に新し
いアドレスとして存在する。メモリの６５Ｋページのひ
とつを特定するアドレスの下位１６ビットのみに対して
加算が行なわれていることに注意されたい。この結果、
ＤＭＡシーケンスはページ境界をまたぐようにプログラ
ムすることができない。ＤＭＡシーケンスがいったん初
まると、データの中止あるいは終了アドレスに到達する
まで自動的に進行する。終了アドレスＲＡＭ６３８の出
力６５０は終了アドレスを含んでいる。現在のアドレス
６５２は比較器６４８でこの値と比較される。比較器６
４８は終了アドレスと現在のアドレスが一致すると起動
する。ライン６０８が起動すると制御６１４は別の記述
子に切替え、同時に１６ビット マイクロプロセッサに
ライン５０１上の割込み要求を与える。新しい記述子は
アドレス バス６３０に新しいアドレスを生成して、制
御ＲＡＭの新しい一連の制御レジスタを指示する。従っ
てＤＭＡ伝送は割込みなしで継続でき、マイクロプロセ
ッサはインアクティブの記述子を更新する。レベル８の
割込みを検知すると、レジスタ４４が読まれ必要な制御
動作を決定する。

レジスタ４４の状態ビットの各々の機能と意味は以下の
とうりである。

レジスタ４４−ライトＤＭＡコントローラ状態（リー
ド） この要求はライトＤＭＡコントローラの状態を決めるの
に使用される。

ビット０−ライト コントローラ３記述子０フル このビットはアクティブ ハイの時、ライト コントロ
ーラ３の記述子０が“フル”であることを示す。フルの
意味は、記述子がロードされ、カウントは０でなく、か
つ記述子制御レジスタの装置ライト終了ビットがアクテ
ィブでないことを示す。

ビット１−ライト コントローラ３記述子１フル このビットはアクティブ ハイの時、ライト コントロ
ーラ３の記述子１が“フル”であることを示す。フルの
意味は、記述子がロードされ、カウントは０でなく、か
つ記述子制御レジスタの装置ライト終了ビットがアクテ
ィブでないことを示す。

ビット２−ライト コントローラ３記述子ポインタ このビットはアクティブ ハイの時、記述子１がアクテ
ィブであり、現在ＤＭＡの動作で使用されている記述子
であることを示す。このビットはアクティブ ローの
時、記述子０がアクティブであり、現在ＤＭＡ動作で使
用されている記述子であることを示す。ＤＭＡの動作を
開始するために初めに記述子をロードすると、記述子ポ
インタはハードウエアが最初に使用する記述子を指摘す
る。ライト コントローラ サービス要求レベル８の割
込みを受信した時にどの記述子をロードするか決定する
ために、記述子のフル ビットをチェックする必要があ
る。もしポインタが記述子０を指摘しこのフル ビット
がインアクティブであると、記述子０をロードする。も
しポインタが記述子０を指摘しこのフル ビットがアク
ティブであると、記述子１をロードする。もしポインタ
が記述子１を指摘しこのフル ビットがインアクティブ
であると、記述子１をロードする。もしポインタが記述
子１を指摘しこのフル ビットがアクティブであると、
記述子０をロードする。ポインタ ビットと２個のフル
ビットをどの記述子にロードするかを決定するための
スキップ値として使用できる。

ビット３−ライト コントローラ３サービス要求 このビットはアクティブ ハイの時、ライト コントロ
ーラ３がレベル８の割込みを発生しサービスを要求して
いることを示す。

ビット４−ライト コントローラ２記述子０フル ビット０のライト コントローラ３記述子０フルと同
じ。

ビット５−ライト コントローラ２記述子１フル ビット１のライト コントローラ３記述子１フルと同
じ。

ビット６−ライト コントローラ２記述子ポインタ ビット２のライト コントローラ３記述子ポインタと同
じ。

ビット７−ライト コントローラ２サービス要求 ビット３のライト コントローラ３サービス要求と同
じ。

ビット８−ライト コントローラ１記述子０フル ビット０のライト コントローラ３記述子０フルと同
じ。

ビット９−ライト コントローラ１記述子１フル ビット１のライト コントローラ３記述子１フルと同
じ。

ビット１０−ライト コントローラ３記述子がポインタ ビット２のライト コントローラ３記述子ポインタと同
じ。

ビット１１−ライト コントローラ１サービス要求 ビット３のライト コントローラ３サービス要求と同
じ。

ビット１２−ライト コントローラ０記述子０フル ビット０のライト コントローラ３記述子０フルと同
じ。

ビット１３−ライト コントローラ０記述子１フル ビット１のライト コントローラ３記述子１フルと同
じ。

ビット１４−ライト コントローラ０記述子ポインタ ビット２のライト コントローラ３記述子ポインタと同
じ。

ビット１５−ライト コントローラ０サービス要求 ビット３のライト コントローラ３サービス要求と同
じ。

レベル７の割込みを検知すると、必要な制御動作を決定
するためにレジスタ４５を読む。レジスタ４５の各状態
ビットの意味は以下のとうりである。

レジスタ４５−リードＤＭＡコントローラ状態（リー
ド） このレジスタはＤＭＡリード コントローラの状態を決
定するのに使用される。

ビット０−リード コントローラ３記述子０フル このビットはアクティブ ハイの時、リード コントロ
ーラ３の記述子０が“フル”であることを示す。フルの
意味は、記述子がロードされ、カウントは０に等しくな
いことを示す。

ビット１−リード コントローラ３記述子１フル このビットはアクティブ ハイの時、リード コントロ
ーラ３の記述子１が“フル”であることを示す。フルの
意味は、記述子がロードされ、カウントは０に等しくな
いことを示す。

ビット２−リード コントローラ３記述子ポインタ このビットはアクティブ ハイの時、記述子１がアクテ
ィブであり、ＤＭＡ動作で現在使用されている記述子で
あることを示す。このビットはアクティブ ローの時、
記述子０はアクティブであり、ＤＭＡ動作で現在使用さ
れている記述子であることを示す。ＤＭＡ動作を開始す
るために初めに記述子をロードすると、ハードウエアが
最初に使用する記述子を記述子ポインタが指摘する。リ
ード コントローラ サービス要求レベル７の割込みを
受信した時にどの記述子をロードするかを決定するため
に、“記述子フル”ビットをチェックする必要がある。
もしポインタが記述子０を指摘したそのフル ビットが
インアクティブであると、記述子０をロードする。もし
ポインタが記述子０を指摘しそのフル ビットがアクテ
ィブであると、記述子１をロードする。もしポインタが
記述子１を指摘しその“フル”ビットがインアクティブ
であると、記述子１をロードする。もしポインタが記述
子１を指摘しその“フル”ビットがアクティブである
と、記述子０をロードする。ポインタ ビットと２個の
フル ビットは、どの記述子をロードするかを決定する
ためのスキップ値として使用できる。

ビット３−リード コントローラ３サービス要求 このビットはアクティブ ハイの時、リード コントロ
ーラ３がレベル７の割込みを発生しサービスを要求して
いることを示す。

ビット４−リード コントローラ２記述子０フル ビット０のリード コントローラ３記述子０フルと同
じ。

ビット５−リード コントローラ２記述子１フル ビット１のリード コントローラ３記述子１フルと同
じ。

ビット６−リード コントローラ２記述子ポインタ ビット２のリード コントローラ３記述子ポインタと同
じ。

ビット７−リード コントローラ２サービス要求 ビット３のリード コントローラ３サービス要求と同
じ。

ビット８−リード コントローラ１記述子０フル ビット０のリード コントローラ３記述子０フルと同
じ。

ビット９−リード コントローラ１記述子１フル ビット１のリード コントローラ３記述子１フルと同
じ。

ビット１０−リード コントローラ１記述子ポインタ ビット２のリード コントローラ３記述子ポインタと同
じ。

ビット１１−リード コントローラ１サービス要求 ビット３のリード コントローラ３サービス要求と同
じ。

ビット１２−リード コントローラ０記述子０フル ビット０のリード コントローラ３記述子フルと同じ。

ビット１３−リード コントローラ０記述子１フル ビット１のリード コントローラ３記述子２フルと同
じ。

ビット１４−リード コントローラ０記述子ポインタ ビット２のリード コントローラ３記述子ポインタと同
じ。

ビット１５−リード コントローラ０サービス要求 ビット３のリード コントローラ３サービス要求と同
じ。

ＤＭＡサイクルは１６０ナノセコンド毎に行って１００
Mbバンド幅を与えることができる。５０Mbの全二重動作
はリードとライト サイクルを交互に行って、即ち、各
サイクルのリードとライトでアドレス バス６３０のア
ドレスを変えることによって達成できる。同様に、２個
あるいはそれ以上のコントローラのインタリーブ動作
は、１００Mbの全バンド幅を共用することによって行な
える。

記憶保護 第９図はバンク０の記憶保護回路の詳細ブロック図であ
る。バス／バンク選択ライン１３８の状態が、マルチプ
レクサ ラッチ６００，６０２および６０４からの入力
データのソースを決定する。ライン１３８がローの時、
バス１３４の４ビットＡキー フィールドはメモリ サ
イクルの第１フエーズでラッチ６００にとらえられる。
同時に、Ａ共通バス１０２の２４ビット アドレス フ
ィールドはラッチ６０２にとらえられる。同じメモリ
サイクルの第２フエーズの間、Ａ共通バス１０２の１６
ビット ライト フィールドはラッチ６０４にとらえら
れる。またライン１３８がハイの時、Ｂキー、バス フ
ィールド、Ｂアドレスおよびライト データ フィール
ドがとらえられる。

記憶保護はフリップフロップ６４６がセットされた時だ
けアクティブである。このフリップ フロップの状態
は、アドレス００８１００４０_Ｈに書かれたＬＳＢ Ｄ
Ｏによって制御される。このアドレスへのライトはデコ
ード ライン６４８を起動し、時間Ｔ６０においてＡＮ
Ｄゲート６５０がイネーブルとされフリップフロップ６
４６をクロックとしてライン６１２にデータ ビット０
が存在する状態とする。フリップフロップ６４６がいっ
たんセットされると、次回のアドレスへのライトはＡＮ
Ｄゲート６５２をイネーブルとしてフリップフロップ６
３０をクリアするので、前回に記憶されたメモリ フォ
ールト条件はリセットされる。マルチプレクサ６３４は
内部アドレス バス６０８上の２４ビット アドレスか
らの２個のアドレス フィールドのひとつを選択する。

マルチプレクサ６３４の出力は、４ビットの４０９６ワ
ード ＲＡＭメモリ６３６に１２ビットアドレスを与え
る。正常動作では、デコード６４２はローであるのでリ
ード動作を行う。メモリ６３６のリード データは４ビ
ットの双方向データ バス６１４に現われる。ＲＡＭメ
モリ６３６のリード データの４ビットとラッチ６００
のキー データの４ビットとはラッチ６１６にとらえら
れ、各々出力バス６２０と６１８に現われる。

キー データとＲＡＭメモリ リード データとが一致
しないと、比較器６２２の出力はハイである。ライト
サイクルのすべてでデコード６２６はハイである。フリ
ップフロップ６４６がセットされると、メモリ フォー
ルトによってＡＮＤゲート６２７がイネーブルとされ、
時間Ｔ８０でこの状態がフリップフロップ６３０にとら
えられる。フリップフロップ６３０がセットしてバンク
０のメモリ フォールトを出力ライン６３２に与える
と、Ｑ出力からフリップフロップの“プリセット”入力
へのフイードバックによって、アドレス００８１００４
０_Ｈへのライトによってクリアされるまでセット状態が
維持されることを保証する。

キー コード０は制御プロセッサのみによって使用さ
れ、メモリ６３６内のキー テーブルを変更する。この
状態はデコード ライン６４２を起動してメモリ６３６
をライト モードとする。さらにトライステート バッ
ファ６４４をもイネーブルとし、ラッチ６０４にとらえ
られたデータの下位４ビットを、ラッチ６０２にその時
ラッチされているアドレスのＲＡＭメモリ セルに書込
む。バンク０のメモリ フォールトはトライステートラ
ッチ６３８，６４０，６５４および６５６をクロック
し、各々キー フィールド、アドレスを上位８ビット、
および下位１６ビットをとらえる。これによってシステ
ムの核プロセッサあるいは他のプロセッサをイネーブル
としフォールト隔離診断を実行する。アドレス００８１
００５０_Ｈのリードによってバンク０のリード バス２
２４上のラッチ６３８および６４０のデータをアクセス
し、アドレス００８１００５２_Ｈのリードによってバン
ク１のリード バス２２６上のラッチ６５４および６５
６のデータをアクセスする。バンク１の記憶保護回路は
第９図に示し説明したのと同一であるが、フリップフロ
ップ６４６とＡＮＤゲート６５０および６５２は存在し
ない。

アクセス制御 前述の第II表において種々のタイム スロットでのプロ
セッサのバス アクセスを仮に同定した。このタイム
スロット割当ては“システム プロファイル”と称す
る。一般に、多数の正常なプロファイル間のフィールド
選択性を異常なプロファイルを選択することなく付与す
ることが望ましい。第１０図はこれを達成するアクセス
制御回路の詳細ブロック図である。アクセス制御回路は
メモリ６７０を有し、このメモリは好ましくは、１６個
の連続ワードより成る各システム プロファイルを１６
個含んだ８ビットの２５６ワード プログラマブルＲＯ
Ｍである。アドレスの下位４ビットは、“Ｔ４０”信号
によってクロックされる４ビット タイム スロット
カウンタ６７４によって与えられ、新しいアドレスは８
０ナノセコンドの各タイム スロット毎に発生する。メ
モリ６７０から読み出したデータはラッチ６８０にとら
えられ、その出力はプロセッサＩＤバス１３２に与えら
れる。このバスの一部はバス／バンク選択ライン１３８
を構成する。プロファイル スイッチブロック６２７は
４個のスイッチを有し、各スイッチはメモリ６７０の４
個の上位アドレス ビットのひとつに対応する。従っ
て、ブロック６７２のスイッチによって設定できる２５
６の組合せの各々は異なったプロファイル、即ち、プロ
セッサＩＤバス信号の異なったシーケンスに対応する。

メモリ６７０のアドレス ビット０はカウンタ６７４の
リセットを制御する。これによって１６個以下のプロフ
ァイル シーケンスをつくることができる。例えば、８
個のタイム スロットのプロファイル シーケンスは、
最初の８個のアドレスに対しては“０”とプログラムさ
れ、第９番目のアドレスに対しては“１”とプログラム
されたアドレス ビット０を有してカウンタ６７４のリ
セットを行う。アドレス００８１００２０_Ｈのリードに
よってデコード ライン６８１が起動され、プロファイ
ル スイッチ６７２の状態を、トライステート バッフ
ァ６８２とバンク０リード データ バス２２４を介し
て読むことができる。

割込み制御 第１１図に示すように並べた第１１ａおよび１１ｂ図は
第３図の割込み制御ブロック２１６の詳細ブロック図で
ある。システムの各プロセッサは割込みのソースであり
着信先でもある。割込みはシステム割込みバス１３６を
介してプロセッサ間のルート決めがなされる。このバス
は入力と分散出力のポーリングをシーケンシアルに制御
される。ポーリング サイクルは４個の８０ナノセコン
ドサブサイクルにより構成される。１６個までのプロセ
ッサをポーリングでき、各プロセッサは５．１２マイク
ロセコンド毎に割込み処理をできる。システム割込みバ
ス１３６は以下のラインにより構成されている。

１．新しいポーリング シーケンスの開始を示す同期信
号。この信号は第１のサブサイクルの間アクティブであ
る。

２．ＩＲＥＱＩＤ０〜３として示される４個の割込み識
別子信号 ３．２個の優先レベル信号“レベル０”および“レベル
１”。これらはエンコードされて最下位の００から最上
位の１１の４個の優先レベルを与える。

４．発信元プロセッサによって主張され割込みを示す▲
▼信号。

５．割込み制御によって主張され割込みをリレーあるい
はエコーする▲▼ライン。

ポーリングの第１サブサイクルの間、割込み制御は４
ビットの割込み識別子コードと共に を主張する。第２サブサイクルの間、ＩＤがポーリング
された割込み識別子と合致するプロセッサだけが割込み
を与えることが許される。許可されたプロセッサが与え
る割込みを有していると、▲▼信号を起動して
着信先プロセッサのＩＤコードを与える。第２のサブサ
イクルにおいて、割込みを行っているプロセッサは割込
みレベル ラインに割込みの優先レベルをも置く。優先
レベルは最下低のバイナリ００から０１，１０および最
上位の１１である。プロセッサが第２サブサイクルで割
込みを発生したときのみ、割込み制御は第３サブサイク
ルで▲▼ラインを主張して第２サブサイクルでの
割込みＩＤとレベル信号とをリレーする。第４サブサイ
クルの間、割込み制御は、割込み要求ＩＤライン０〜３
に発信元プロセッサ識別子、即ち、第１サブサイクルで
使用したと同じＩＤコードを再度置く。割込みのポーリ
ングはイネーブル ポーリング ライン７４８をイネー
ブルすることによって起動される。これはメモリアドレ
ス００８１００４０_Ｈに１を書くことによって達成され
る。ポーリングは同一アドレスに０を書くことによって
いつでもディスエーブルとできる。ポーリングがイネー
ブルされると、“１６０クロック”はフリップフロップ
７４６をセットして ラインを起動することによって、デアアル４ビットのト
ライステート バッファ７２４のＡセクションの出力を
イネーブルとする。これによって、ポーリング割込み要
求ＩＤコードはシステム割込みバス１３６に置かれる。
ＩＤコードのソースはシステム タイマ バス２２１
（第３図）の４個のＬＳＢである。システム タイマは
“クロック１６０”でインクリメントされることを想起
されたい。ラッチ７００は各ポーリング サブサイクル
の初めでクロックされる。

第２サブサイクルで割込みを行っているプロセッサによ
ってつくられた着信先コードと優先レベルはラッチ７０
０にとらえられる。これはＡＮＤ／ＯＲ論理ゲート７０
２〜７１２を介して送られ、“４０７ロック”の立上が
りでラッチ７１４にとらえられる。ポーリングの第３サ
ブサイクルの間、▲▼ラインはローとなり、ラッ
チ７１４の内容はシステム割込みバスのＩＤと優先レベ
ルの要求ラインに与えられる。ポーリングの第４サブサ
イクルの間、フリップフロップ７４０はセットされ、デ
ュアル４ビットのトライステート バッファ７２４のＢ
セクションをイネーブルとする。ソースの割込み要求Ｉ
Ｄが再びシステム バスに与えられる。これはシステム
タイマ バス２２１から発信されＡＮＤゲート７１６
〜７２２を経て運ばれる。

正常動作では、割込み制御は割込みを発信することもな
く受信することもない。記憶保護回路のメモリ フオー
ルトの場合、割込み制御は最高優先である１１の強制的
な割込みを発生する。このフオールトは重大なことであ
るから、この割込みは最初に利用できる割込みポーリン
グ スロットを使用して、割込みバスに直ちに置かれ
る。

ライン２１４上のメモリ フオールトはフリップフロッ
プ７３０をクロックしてセット状態とする。ポーリング
がイネーブルとされると、ＡＮＤゲート７２６はイネー
ブルとされ、次の“１６０クロック”でフリップフロッ
プ７２８はクリアされる。これによってＡＮＤゲート７
１６〜７２２の出力を強制的にすべて０とし、要求ＩＤ
コード００００をシステム割込みバス１３６に強制的に
置く。このＩＤコードは割込み制御で保留しておくの
で、他のプロセッサは応答しなくなる。ＡＮＤゲート７
０２〜７０８がディスエーブルとなると、０００ＩＤコ
ードは強制的にラッチ７１４にラッチされる。ＯＲゲー
ト７１０および７１２の出力は強制的に“１”とされ、
最高優先割込みレベル１１をもラッチ７１４にラッチす
る。ＡＮＤゲート７１６〜７２２はディスエーブルとさ
れ、要求ＩＤコード“００００”を強制する。この強制
の結果、他のプロセッサの割込み動作をオーバライドさ
せ、メモリ フォールトが直ちに処理されることを確実
なものとする。

割込みプロセッサ 第１２ａ−１図、第１２ａ−２図及び第１２ａ−３図は
第５図の割込みプロセッサ３７６の詳細ブロック図であ
る。割込みプロセッサの機能は、システム割込みバス上
に発生したすべての割込みをとりこみ、レベルに従って
ソートし、優先順をエンコードした割込みをバス３７８
を介してマイクロプロセッサ３５０に与え、そしてデー
タ バス３６２を介してマイクロプロセッサに割込みデ
ータを順序よく伝送することである。さらに、ポーリン
グ プロトコールに従って、マイクロプロセッサ３５０
によって発生した割込みを送信する機能もつとめる。

最初に割込みプロセッサが割込みを発信している場合を
考えてみる。マイクロプロセッサ３５０はアドレス００
８１００４０_Ｈに書込むことによって割込みを起動す
る。これによってＰ１プロセッサ インタラプト リク
エスト（Ｐ１ ＰＲＯＣ．ＩＮＴ．ＲＥＱ．）ライン８
０６を起動し、トライステート ラッチ８０４をクロッ
クして下位７ビットＤ_０〜Ｄ_６データ ワードをとらえ
る。これらのビットはＬＳＢからＭＳＢの順に、割込み
要求ＩＤ０〜３、レベル０、レベル１、および▲
▼である。ライン８０６のこの割込み要求はフリップ
フロップ８０８をもセットし、ライン８１０を介してラ
ッチ８００のビットＤ_０に“１”を与える。ラッチ８０
０は各ポーリングのサブサイクルの初めにクロックさ
れ、Ｄ_０とともに入力Ｄ_１〜Ｄ_８に各々割込み要求ＩＤ
０〜３、 信号、レベル０、レベル１および▲▼をとらえ
る。比較器８０２のＢ入力は以下のように接続されてい
る。Ｂ_０は“１”状態にハードワイヤドされ、Ｂ_１およ
びＢ_５は“０”状態にハードワイヤドされそしてＢ_２、
Ｂ_３、Ｂ_４はプロセッサＩＤバス３８０に接続されてい
る。従って、プロセッサ１からの割込み要求が継続中で
あることを示すラッチ８００のＱ_０が“１”のとき、Ａ
ＮＤ入力はＡ_１は“０”であり、入力Ａ_２、Ａ_３、Ａ_４
はプロセッサＩＤに対応し、 信号はローとなり、ＡとＢ入力は合致し、そして比較器
８０２の出力はローとなる。この条件は、割込み要求が
継続中であり、プロセッサＰ１がポーリング サイクル
に入った時にのみ起こる。比較器８０２の出力がローと
なると、ラッチ８０４の内容はシステム割込みバス１３
６に与えられる。同時にフリップフロップ８０８はクリ
アされて割込みがシステム割込みバス１３６上に存在
し、割込み制御回路は前述したように割込みの分配を管
理する。フリップフロップ８０８がクリアされると、次
のサブサイクルにおいて、クロック ライン８１２はロ
ーとなり比較器８０２をディスエーブルとする。システ
ムは、Ｐ１プロセッサがライン８０６に次の割込み要求
を発生するまでは、応答しない。

次にＰ１プロセッサが割込み着信先である場合を考えて
みる。割込み制御は第３サブサイクルで▲▼信号
を主張して、ＩＤフィールドが割込みの着信先コードを
含んでいることを示すことを想起されたい。比較器８１
６のＢ入力は以下のように接続されている。Ｂ_０とＢ_４
は０にハードワイヤードされ、Ｂ_１、Ｂ_２、Ｂ_３はプロ
セッサＩＤバス３８０に接続されている。第３サブサイ
クルでデータがラッチ８００にとらえられると、出力Ｑ
_８、ライン８１４はローである。この時、もしＩＤ０、
１および２がプロセッサＩＤ１、２および３に対応し、
ＩＤ３も“０”であると、比較器８１６の出力はローで
ある。ＣＬＫ４０９がハイとなる時間４０において、フ
リップフロップ８２２はセットされ、フリップフロップ
８１８と８２０は割込みレベルをとらえる。２０ナノセ
コンド後、ＡＮＤゲート８２６はイネーブルとされる。
ＮＡＮＤゲート８２８〜８３４は、フリップフロップ８
１８と８２０に含まれた２ビット レベルコードを各々
レベル０〜３のデイスクリート信号にデコードするのに
用いられる。この時までにポーリングの第４サブサイク
ルからのデータはラッチ８００にラッチされており、Ｉ
Ｄフィールドは割込み発信元のコードを含んでいる。

回路８５４〜８６０（第１２ｂ図）は各割込みレベルに
備えられた同一の割込みレシーバである。もし受信割込
みレベルが“０”であると、ライン８３６はローとな
り、１６ビットアドレス可能なラッチ８６２をセット
し、そしてラッチ８００にとらえられた要求ＩＤフィー
ルドによって指定されたビットをセットする。同時に、
フリップフロップ８７０がプリセットされ、出力ライ
ン８７１をローとする。優先エンコーダ８７２は、
“０”である最高優先Ｄ入力のバイナリ値を出力Ｑ_０、
Ｑ_１およびＱ_２の３ビット コードにエンコードする。
割込み動作がないと、割込みバス３７８の正常状態は０
００である。レベル０の割込みはこれを００１にセット
してＰ１マイクロプロセッサ３５０の割込みを示す。

マイクロプロセッサの次の命令サイクルにおいて、制御
はレベル０の割込みの割込み処理ルーチンに自動的にベ
クトリングされる。マイクロプロセッサは次にアドレス
８０２０００００から８０２００００Ｃを読んで割込み
ソースを決定する。これによって００がデコーダ８２４
のＳＯ１入力に与えられ、 をローとして出力Ｑ_０ライン８４６をローとする。ライ
ン８４６がローとなると、アドレス可能ラッチ８６２の
内容は１６ビットのトライステート ラッチ８６４にと
らえられる。

ソフトウエア制御構造 ここで説明したネットワーク アダプタの動作は効率的
な高速プロセッサ間通信に依存する。この動作をサポー
トする特別なハードウエア特徴を前述した。このハード
ウエアに対して第１３図に示すデータ リンク構造に従
ったソフトウエア制御構造が加えられる。すべてのプロ
セッサ間通信はこのリンク構造のすべてではなくともそ
の一部を使用している。ネットワーク アダプタの中央
メモリ１００内の各プロセッサに関連するのは、入（リ
ードのみ）リストと出（ライト／リード）リストの２個
のキュー リストである。これらリストは制御ブロック
とともに循環的に構成され、リストの次の空きエントリ
点のポインタを与える。仮にＡとして示すプロセッサが
Ｂとして示す他のプロセッサと通信するためには、プロ
セッサＡはまずプロセッサＢの入キュー リストと関連
する制御ブロックを読み、このリストの次のエントリ点
に新しいキュー要素を入力し、そしてプロセッサＢに適
切なレベルの割込みを与える。割込まれた時プロセッサ
ＢはプロセッサＡからキュー要素をその入キュー リス
トから除いて、制御ブロック ポインタをリセットす
る。キュー要素に着信先／発信元フィールドがあり、こ
のフィールドはこの特定キュー要素が着信先プロセッサ
Ｂから発信元プロセッサＡであることを同定する。要素
コード フィールドであるもうひとつのフィールドは、
受渡し可能な多数の所定のメッセージを与える。ある種
の要求コードを使用して特定の動作、例えば、“中央メ
モリ バッファ割当て”、“中央メモリ バッファの割
当て解除”、“データ リストの所有の伝送”あるいは
“ログアウト”等を規定できる。ある種の要求コードは
関連するデータを必要とせず、この場合、キュー要素自
体がプロセッサＡおよびＢ間で受渡しのできるメッセー
ジを構成する。他のある種のコードは受渡すべき関連す
るデータを必要とする。この場合には、キュー要素のポ
インタ フィールドが“ワーク要素”を構成する中央メ
モリ１００の１０２４バイト領域を指摘する。

ワーク要素は制御情報を受渡たす複数フィールドを有す
る。制御情報は、例えば、データ リスト、機能を後述
するネットワーク エクゼクティブ(Netex)要求ブロッ
ク、そして要求コード フィールドで与えることのでき
ないさらに複雑なメッセージ用の空間等のデータ リン
ク構造の他の要素へのポインタを含んでいる。ある種の
要求コードは、キュー要素とワーク要素とで受渡しメッ
セージを構成する。データ リスト所有の伝送に関連す
る特定の要求コードでは、関連するワーク要素のデータ
リスト ポインタがチェイン データ リストの最初
の２０４８バイト ブロックを指摘する。各データ リ
スト ブロックには関連するデータ バッファに向けら
れたポインタがあり、バッファはネットワーク アダプ
タを流れるメッセージ データを含む。各データ リス
ト ブロックの終りには次のデータ リスト ブロック
のポインタがあり、データ リストとそれに関連するデ
ータ バッファの無限チェインを可能としている。

このようにデータ リンク構造は、あるインタフェー
ス プロセッサへの入メッセージを指定された出インタ
フェース プロセッサにルート決めする手段を与える。
システムはすべてのプロセッサが互いに直接通信するよ
うにハードウエアとソフトウエアの機構を与えている
が、インタフェース コントローラは代表的には核プロ
セッサを介して通信を行う。メッセージ トラフイック
に関連する代表的なプロセッサ間通信方法は以下のとう
りである。インタフェース プロセッサは核プロセッサ
のキュー要素をつくり、バッファ メモリ空間の割当て
を要求する。各要求に対して、核プロセッサは、割当て
られたメモリの第１頁のリンク アドレスを有したキュ
ー要素を返送する。各頁はページの最初の２個ワードに
次頁のリンクアドレスを有している。

ワーク要素構造を用いてインタフェース プロセッサは
核プロセッサに対して入メッセージの着信先アドレスを
同定する。着信先アドレスは、全遠隔通信ネットワーク
のいずれかにある装置に対応した、論理、物理および広
域アドレスの組合せでもよい。従って、各メッセージに
対して、それ自体がメッセージの着信先かあるいは着信
先への途中のルートにあるインタフェース プロセッサ
が存在する。ルート テーブルによって核プロセッサ
は、インタフェース プロセッサが着信先がルート途中
かを決定する。データ リンク構造によって核プロセッ
サは、着信先あるいは出インタフェース プロセッサを
メッセージ毎に、中央メモリ内の同一バッファ メモリ
空間に関連する入インタフェース プロセッサとしてリ
ンクする。バッファ メモリ空間の割当てと同時に、核
プロセッサは記憶保護メモリを更新して要求プロセッサ
に対して割当てバッファ メモリのライト アクセスを
可能とする。メモリの各２Ｋワード要素ブロックは以下
のように書込み保護がなされている。最初の１Ｋブロッ
クは送信プロセッサのみによって書込まれ、第２の１Ｋ
ブロックは受信プロセッサのみによって書込まれる。割
当て頁にバッファされたメッセージが送信されると、頁
の割当ては解除される。即ち、制御はインタフェース
プロセッサから核プロセッサに戻される。

ネットワーク エクゼクティブ プロセッサ 本発明のネットワーク アダプタは核プロセッサと同じ
構造のプロセッサを追加することができるが、これらプ
ロセッサは以下説明するようにネットワーク アダプタ
内で特定のアプリケーション機能を果たすようにプログ
ラムされている。アプリケーション機能の一例はホスト
装置で通常実行されるネットワーク エクゼクティブ機
能である。ネットワーク エクゼクティブ(Netex)の目
的は、別個のホスト装置のアプリケーション プログラ
ムが実際のネットワーク構成を考慮することなく互いに
通信できることである。これによって、ファイル伝送、
ジョブ伝送およびトランザクション処理等のアプリケー
ションを、単一ベンダあるいは多数ベンダ環境において
固有のチャネル速度あるいはそれに近い速度でリアルタ
イムで行うことを容易にしている。

データ通信の国際標準機構オープン システムアーキテ
クチュア基準モデルは、データ通信に対して７階層の標
準プロトコールを規定した。これは各階層がその上下に
階層のみと直接通信できる階層プロトコールである。最
高階層のアプリケーション階層はセッション階層とのみ
通信する。セッション階層は階層的に他の５個の低位階
層と通信する。最低階層は物理メディアである。

Netex機能はこの標準のセッション階層に従っている。
これによって、アプリケーション プログラムはシンボ
リック名によってアプリケーションをアクセスして通信
できる。さらに、所与のホストで走っている多数のアプ
リケーション プログラムがシステムを同時にアクセス
して全体の通信システムに分散されている装置との同時
通信を行うことができる。

アプリケーション プログラムは全制御(fullcontro
l)、誤り検出および訂正のルート決めでのすべてのイッ
シュから隔離されている。さらに、アプリケーション
プロセッサはネットワークのどこで走っても同一結果を
うることができる。この機能がメモリ フレーム ホス
トで行なわれると、一般にホスト スループット能力の
有意な部分を占有する。しかし、本発明のネットワーク
アダプタ内で同一機能を行うと、非常に少ないハード
ウエア、即ち３２ビット マイクロプロセッサ１個によ
ってそれがシステムに占める位置のおかげで一層効率よ
くその機能が果せる。Netexプロセッサは、メッセージ
トライフイック即ち高速割込みバスとデータ リンク
構造を取扱うために改良された効率の良いプロセッサ間
通信システムから利益を受けている。Netex制御機能はN
etex要求ブロック（ＮＲＢ）によって管理される。ホス
トで走るアプリケーション プログラムはセッション階
層コマンドを生成し、これらはホストで走るNetexドラ
イバに受渡たされる。Netexドライバはセッション呼を
ネットワーク要求ブロックに変換する。このブロックは
２個の通信アプリケーション プログラム間のメッセー
ジ セッションを規定するのに必要なすべてのパラメー
タを含んでいる。

ネットワーク要求ブロックは関連するインタフェース
プロセッサによってホストから受信し、このプロセッサ
はそのブロックをキュー要素とそれに関連するワーク要
素によってNetexプロセッサに受渡す。インタフェース
プロセッサはキュー要素とそれに関連するワーク要素
によってNetexブロック要素をNetexプロセッサに伝送す
る。Netex要求ブロックはNetexプロセッサによって分析
され、とりわけ、データ伝送の方向、（必要ならば）実
行されるコード変換のタイプ、送信ＮＲＢコマンドによ
るホストの比率動作(rate operation)を実行している時
のパラメータ データのデータ要素の区分のしかた、お
よびメッセージ セッション終了時のホストの通信方法
を決定する。NetexプロセッサがNetex要求ブロックを解
釈すると、メッセージ トライフィックの詳細を管理し
て、あたかもNetex機能がホストコンピュータで実行さ
れたと同一の結果を得る。

以上本発明を特許法に従うよう、かつ、当業者に、新規
な原理を応用し、必要な特別の部品を構成して使用する
のに必要な情報を与えるために非常に詳しく説明した。
しかしながら、本発明は異なった装置によっても実施で
き、装置の詳細ならびに動作手順の両者に対する種々の
変形が本発明自体の範囲から逸脱することなく可能であ
ることを理解されたい。

【図面の簡単な説明】

第１図は本発明のネットワーク通信アダプタのシステム
ブロック図、 第２ａ図および第２ｂ図は第１図のシステムの動作に必
要なタイミング信号を示す波形図、 第３図は第１図のブロック図のノード制御回路のより詳
細なブロック図、 第４図は第４ａ図および第４ｂ図の配列図、 第４ａ図および第４ｂ図は、第４図のように並べた状態
での、第１図のブロック図の中央メモリ部分のより詳細
なブロック図、 第５図は３２ビット核マイクロプロセッサの詳細ブロッ
ク図、 第６図は第６ａ図から第６ｄ図の配列図、 第６ａ図乃至第６ｄ図は、第６図のように並べた状態で
の、第１図のブロック図の通信ネットワーク アダプタ
に使用される１６ビット マイクロコントローラの詳細
ブロック図、 第７図は第７ａ図および第７ｂ図の配列図、 第７ａ図および第７ｂ図は、第７図のように並べた状態
での、ＤＭＡ回路ブロック図、 第８図は第７図のＤＭＡ回路に使用されるＤＭＡコント
ローラの詳細ブロック図、 第９図は第３図のノード制御のバンク０記憶保護回路の
詳細ブロック図、 第１０図は第３図のノード制御のアクセス制御回路の詳
細ブロック図、 第１１図は第１１ａ図および第１１ｂ図の配列図、 第１１ａ図および第１１ｂ図は、第１１図のように並べ
た状態での、第３図の割込み制御の詳細ブロック図、 第１２図は第１２ａ−１図から第１２ｂ図の配列図、 第１２ａ−１図、第１２ａ−２図および第１２−ｂ図
は、第１２図のように並べた状態での、第５図の割込み
プロセッサの詳細ブロック図、そして 第１３図は使用するデータ リンク構造の編成を示す図
である。 １００…中央メモリ、１０２，１０４…共通バス、 １０６，１０８…リード バス、 １１０，１１２…３２ビット マイクロプロセッサ、 １１４，１１６，１１８…１６ビット マイクロコント
ローラ、 １３０…ノード制御、 １３２…プロセッサＩＤバス、 １３４…Ａ／Ｂキー バス、１３６…割込みバス、 ２０４，２０６…記憶保護、 ２９８，３００…ＲＡＭメモリ、 ５２６…ＤＭＡコントローラ、 ６３６，６３８，６４０，６４２…ＲＡＭ（ＤＡＭコン
トローラ）、 ６３６…ＲＡＭ（記憶保護）、 ６３８，６４０，６５４，６５６…トライステートラッ
チ（記憶保護）、 ６７２…プロファイル スイッチ、 ８０２，８１６…比較器（割込みプロセッサ）、 ８５４，８５６，８５８，８６０…割込みレシーバ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウエイン エイ．ピーターソン アメリカ合衆国 ミネソタ州 ラムジイ, ナウセン ブールバード 17640 (72)発明者 ウエイン アール．ロイガー アメリカ合衆国 ミネソタ州 セント マ イケル，ネイバー アベニュー ノース 4430

Claims (4)

【特許請求の範囲】
1. 【請求項１】(a)独立して、かつ、同時に動作するイン
   タリーブな第１および第２のバンクに区分され、アドレ
   ス可能な位置にデータを記憶する中央ランダムアクセス
   バッファ メモリ手段と、 (b)前記第１および第２のバンクに交互に選択的に接続
   でき、前記データを表わす信号を内部に記憶した前記バ
   ッファ メモリ手段に対して時分割でアドレスを表わす
   信号とデータを表わす信号とを与える第１および第２の
   共通バス手段と、 (c)前記２個のバンクに選択的に交互に接続でき、前記
   メモリ手段から読み出したデータを表わす信号を運ぶ第
   １および第２のリード データ バス手段と、 (d)前記第１および第２の共通バスとリードデータ バ
   スとに個々に結合された複数のプロセッサ手段であっ
   て、これら複数のプロセッサ手段のうち所定のものはそ
   れに接続されたデジタル装置と通信するＩ／Ｏ手段を有
   する前記プロセッサ手段と、 (e)前記第１および第２のバンクを前記第１および第２
   の共通手段と前記第１および第２のリード データ バ
   ス手段に交互に、かつ、同期をとって循環的に接続す
   る、メモリ アクセス制御手段を含むノード制御手段と
   を有する通信ネットワーク アダプタ。
2. 【請求項２】前記ノード制御手段は、前記第１および第
   ２の共通バス手段に結合された前記複数のプロセッサ手
   段の各々にプロセッサスロットＩＤ番号を放送して、前
   記第１および第２の共通バスと前記第１および第２のリ
   ード データ バスとの実効バンド幅を前記複数のプロ
   セッサ手段に選択的に割当てる手段を含み、前記複数の
   プロセッサ手段のひとつだけが、放送されたスロットＩ
   Ｄに対応するプロセッサＩＤを有し、データを表わす信
   号を、前記ノード制御手段によって確立された所定の時
   間の間、前記中央メモリ手段と交換できる、特許請求の
   範囲第１項記載の通信ネットワーク アダプタ。
3. 【請求項３】前記ノード制御手段中に前記第１および第
   ２のバンクの各々と個々に関連した記憶保護ロジックを
   さらに有し、この記憶保護ロジックは、前記複数のプロ
   セッサ手段のひとつから発信され前記第１および第２の
   共通バス手段上に存在する前記アドレスを表わす信号
   と、前記複数のプロセッサ手段の前記ひとつに割当てら
   れた所定のキーＩＤとを比較し、前記複数のプロセッサ
   手段の前記ひとつが中央メモリ アドレスの不許可範囲
   にアクセスを企てた時にフォールト割込み信号を発生す
   る、特許請求の範囲第１項記載の通信ネットワーク ア
   ダプタ。
4. 【請求項４】割込み識別子コードのタイム シーケンス
   を発生する前記ノード制御手段内の割込み制御手段と、 前記割込み制御手段を前記複数のプロセッサ手段に結合
   し、前記割込み識別子コードを前記複数のプロセッサ手
   段に送信する割込みバス手段と、 前記複数のプロセッサ手段の各々に備えられ、自プロセ
   ッサ手段に割当てられた唯一の割込み識別子コードに応
   答でき、その割込み識別子コードに応答して、割込み要
   求と、その割込み要求が向けられた着信プロセッサのプ
   ロセッサ識別子コードを前記割込みバス手段に置く手段
   と、 前記割込みバス手段に結合され、前記割込み要求と着信
   先プロセッサの前記プロセッサ識別子コードとを受信し
   て、所定の優先割当てに従って前記複数のプロセッサ手
   段の所定のひとつに割込みデータをルート決めする割込
   みプロセッサ手段と、をさらに有する特許請求の範囲第
   １項記載の通信ネットワーク アダプタ。