JPH02128267A - 共有メモリによる通信方式 - Google Patents
共有メモリによる通信方式Info
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- JPH02128267A JPH02128267A JP63282805A JP28280588A JPH02128267A JP H02128267 A JPH02128267 A JP H02128267A JP 63282805 A JP63282805 A JP 63282805A JP 28280588 A JP28280588 A JP 28280588A JP H02128267 A JPH02128267 A JP H02128267A
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- 230000006854 communication Effects 0.000 title claims abstract description 35
- 238000004891 communication Methods 0.000 title claims abstract description 35
- 238000000034 method Methods 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 201000004569 Blindness Diseases 0.000 description 1
- 230000007175 bidirectional communication Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009774 resonance method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
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- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
データ処理システム間、及び、データ処理システムを構
成しているユニット間の通信方式に関し、共有メモリに
よる通信速度が、受信側のユニットによる共有メモリの
ポーリング周期に依存して遅くなることを解消すること
を目的とし、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、 −）
からの該共有メモリの各ユニット（Ａ、Ｂ、Ｃ，Ｄ、
・・・・・）に対応した特定の番地への書き込み■で、
特定のユニット（Ａ、Ｂ、Ｃ，Ｄ。
成しているユニット間の通信方式に関し、共有メモリに
よる通信速度が、受信側のユニットによる共有メモリの
ポーリング周期に依存して遅くなることを解消すること
を目的とし、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、 −）
からの該共有メモリの各ユニット（Ａ、Ｂ、Ｃ，Ｄ、
・・・・・）に対応した特定の番地への書き込み■で、
特定のユニット（Ａ、Ｂ、Ｃ，Ｄ。
・・・・・）への割込み信号■を発生する手段を備え、
該手段により発生した割込み信号■を受信したユニッ）
（Ａ、Ｂ、Ｃ，Ｄ、−’）での割込み処理で、上記割
込み信号■に対応した共有メモリの特定領域のブタを読
み取り、ユニット間の通信を行うように構成する。
該手段により発生した割込み信号■を受信したユニッ）
（Ａ、Ｂ、Ｃ，Ｄ、−’）での割込み処理で、上記割
込み信号■に対応した共有メモリの特定領域のブタを読
み取り、ユニット間の通信を行うように構成する。
本発明は、データ処理システム間、及び、データ処理シ
ステムを構成しているユニット間の通信方式に関する。
ステムを構成しているユニット間の通信方式に関する。
最近のデータ処理の多様化に伴って、データ処理システ
ムを構成しているユニット間、或いは、データ処理シス
テム間で通信をすることが行われる。
ムを構成しているユニット間、或いは、データ処理シス
テム間で通信をすることが行われる。
同一システム内のユニット （装置）間、又は、近接し
て配置されたシステム間で通信する必要がある場合、複
数個のユニットで共有するメモリを介して通信を行うの
が、経済的であり、有効であるが、該共有メモリを介し
た通信の場合、データの読み取りをポーリング方式で行
うことになる為、該ユニット間の通信速度が該ポーリン
グ周期に依存してしまい、該共有メモリによる通信の有
効性が生かし切れない問題があることから、効果的な共
有メモリによる通信方式が必要とされていた。
て配置されたシステム間で通信する必要がある場合、複
数個のユニットで共有するメモリを介して通信を行うの
が、経済的であり、有効であるが、該共有メモリを介し
た通信の場合、データの読み取りをポーリング方式で行
うことになる為、該ユニット間の通信速度が該ポーリン
グ周期に依存してしまい、該共有メモリによる通信の有
効性が生かし切れない問題があることから、効果的な共
有メモリによる通信方式が必要とされていた。
〔従来の技術と発明が解決しようとする課題〕第３図は
従来の共有メモリによる通信方式を説明する図である。
従来の共有メモリによる通信方式を説明する図である。
従来の共有メモリ技術では、読み書きの可能なメモリを
複数個のユニット （例えば、ユニットＡ。
複数個のユニット （例えば、ユニットＡ。
ユニットＢ）１で共有し、該ユニット（Ａ、Ｂ） １間
で、該共有メモリ２の特定の番地に特定の意味（例えば
、コマンド領域、データ領域である等）を与えていた。
で、該共有メモリ２の特定の番地に特定の意味（例えば
、コマンド領域、データ領域である等）を与えていた。
そして、ユニットＡ１がユニットＢ１にある事象を通知
したい場合、該ユニットＡ１は共有メモリ２の上記特定
の番地に、特定のデータ（上記コマンド、データ等）を
書き込む（Ｗｒｉｔｅする）。
したい場合、該ユニットＡ１は共有メモリ２の上記特定
の番地に、特定のデータ（上記コマンド、データ等）を
書き込む（Ｗｒｉｔｅする）。
ユニットＢ１は、その、予め、定義されている番地を、
公知のポーリング方式によって、定期的に該データを読
み出しくＲｅａｄ Ｌ） 、ユニットＡ１からの上記通
知データを認識する。
公知のポーリング方式によって、定期的に該データを読
み出しくＲｅａｄ Ｌ） 、ユニットＡ１からの上記通
知データを認識する。
このような従来方式による通信方式では、ユニットＢ１
は常に、共有メモリ２を定期的にポーリングする必要が
あり、情報の通信速度は、該ユニットＢｌのポーリング
周期に依存し、所望の通信速度が得られないという問題
があった。
は常に、共有メモリ２を定期的にポーリングする必要が
あり、情報の通信速度は、該ユニットＢｌのポーリング
周期に依存し、所望の通信速度が得られないという問題
があった。
本発明は上記従来の欠点に鑑み、データ処理システム間
、及び、データ処理システムを構成しているユニット間
の通信方式において、共有メモリによる通信速度が、受
信側のユニットによる共有メモリに対するポーリング周
期に依存して遅くなる問題を解消する通信方式を提供す
ることを目的とするものである。
、及び、データ処理システムを構成しているユニット間
の通信方式において、共有メモリによる通信速度が、受
信側のユニットによる共有メモリに対するポーリング周
期に依存して遅くなる問題を解消する通信方式を提供す
ることを目的とするものである。
第１図は本発明の共有メモリによる通信方式の原理図で
ある。
ある。
上記の問題点は下記の如くに構成された共有メモリによ
る通信方式によって解決される。
る通信方式によって解決される。
複数個のユニット（Ａ、Ｂ、Ｃ，Ｄ、−＞ １で共有す
るメモリ２を備えたデータ処理システムにおいて、各ユ
ニット（Ａ、Ｂ、Ｃ，Ｄ、 −） １からの該共有メ
モリ２の各ユニット（Ａ、Ｂ、Ｃ，Ｄ、 −） １に
対応した特定の番地への書き込み■で、特定のユニッ１
−（Ａ、Ｂ。
るメモリ２を備えたデータ処理システムにおいて、各ユ
ニット（Ａ、Ｂ、Ｃ，Ｄ、 −） １からの該共有メ
モリ２の各ユニット（Ａ、Ｂ、Ｃ，Ｄ、 −） １に
対応した特定の番地への書き込み■で、特定のユニッ１
−（Ａ、Ｂ。
Ｃ，Ｄ、 −’） １への割込み信号■を発生する手段
２２を備え、 該手段２２により発生した割込み信号■を受信したユニ
ッ） （Ａ、 Ｂ、 Ｃ，Ｄ、・・・・・・・・・・）
ｌでの割込み処理で、上記割込み信号■に対応した共有
メモリ２の特定領域２１のデータを読み取り、ユニット
間の通信を行うように構成する。
２２を備え、 該手段２２により発生した割込み信号■を受信したユニ
ッ） （Ａ、 Ｂ、 Ｃ，Ｄ、・・・・・・・・・・）
ｌでの割込み処理で、上記割込み信号■に対応した共有
メモリ２の特定領域２１のデータを読み取り、ユニット
間の通信を行うように構成する。
即ち、本発明によれば、データ処理システム間。
及び、データ処理システムを構成しているユニット間の
通信方式において、各ユニッ）（Ａ、Ｂ、Ｃ）で、特定
のユニット （例えば、ユニッ）Ｄ）に対して通知した
い事象が発生し、該ユニッ）（Ａ、Ｂ。
通信方式において、各ユニッ）（Ａ、Ｂ、Ｃ）で、特定
のユニット （例えば、ユニッ）Ｄ）に対して通知した
い事象が発生し、該ユニッ）（Ａ、Ｂ。
Ｃ９・・・・・・）から共有メモリの特定のアドレスへ
の該事象に対応した書き込み■を行うと、該共有メモリ
へのアドレスがアドレスデコード回路でデコドされ、特
定のユニットＤへの割込み■が発生するように機能し、
該別込み■を受けた特定のユニッ）Ｄでは、該別込み■
の種別に対応した特定のアドレスの内容を読み取ること
で、上記事象の内容を認識することができるようにした
ものであるので、あるユニットから他のユニットへの特
定の事象の通知が速やかに実行でき、且つ、被通知ユニ
ット側では該共有メモリへのポーリング処理が不要にな
ることで、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、・・・・・）
での制御プログラムの構造が簡単になり、各ユニット（
Ａ、Ｂ、Ｃ，Ｄ、−）での処理能力が向上する効果があ
る。
の該事象に対応した書き込み■を行うと、該共有メモリ
へのアドレスがアドレスデコード回路でデコドされ、特
定のユニットＤへの割込み■が発生するように機能し、
該別込み■を受けた特定のユニッ）Ｄでは、該別込み■
の種別に対応した特定のアドレスの内容を読み取ること
で、上記事象の内容を認識することができるようにした
ものであるので、あるユニットから他のユニットへの特
定の事象の通知が速やかに実行でき、且つ、被通知ユニ
ット側では該共有メモリへのポーリング処理が不要にな
ることで、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、・・・・・）
での制御プログラムの構造が簡単になり、各ユニット（
Ａ、Ｂ、Ｃ，Ｄ、−）での処理能力が向上する効果があ
る。
（実施例）
以下本発明の実施例を図面によって詳述する。
前述の第１図が本発明の共有メモリによる通信方式の原
理図であり、第２図は本発明の一実施例を示した図であ
って、各ユニット （通信ユニットＡ、Ｂ、Ｃ，・・・
・・＞ １からの共有メモリ２に対する書き込み■のア
ドレスをデコードして、特定のユニット （被通知ユニ
ッ１−Ｄ）１への割込み信号■を発生する手段２２が本
発明を実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。
理図であり、第２図は本発明の一実施例を示した図であ
って、各ユニット （通信ユニットＡ、Ｂ、Ｃ，・・・
・・＞ １からの共有メモリ２に対する書き込み■のア
ドレスをデコードして、特定のユニット （被通知ユニ
ッ１−Ｄ）１への割込み信号■を発生する手段２２が本
発明を実施するのに必要な手段である。尚、全図を通し
て同じ符号は同じ対象物を示している。
以下、第１図を参照しながら第２図によって、本発明の
共有メモリによる通信方式を説明する。
共有メモリによる通信方式を説明する。
本実施例においては、双方向の通信ではなく、例えば、
ある事象を通知するユニットＡ、Ｂ、Ｃ１から該事象が
通知されるユニッｌ−Ｄへの単一方向の通信を示してい
るが、この方式を拡張することにより、任意のユニット
から他の任意のユニットへの通信を実現することができ
る。
ある事象を通知するユニットＡ、Ｂ、Ｃ１から該事象が
通知されるユニッｌ−Ｄへの単一方向の通信を示してい
るが、この方式を拡張することにより、任意のユニット
から他の任意のユニットへの通信を実現することができ
る。
先ず、ユニットＡ、Ｂ、ＣＩにおいて、ユニットＤＩに
通知したい事象が発生すると、各ユニットＡ、Ｂ、ＣＩ
は、共有メモリ２のそれぞれのユニットに対応した領域
２１を示すアドレスに、例えば、事象コードを書き込む
処理■を行う。
通知したい事象が発生すると、各ユニットＡ、Ｂ、ＣＩ
は、共有メモリ２のそれぞれのユニットに対応した領域
２１を示すアドレスに、例えば、事象コードを書き込む
処理■を行う。
このとき、該書き込み■を行ったユニ・ｙトＡ。
Ｂ、ＣＩに対応した３種類の割込み信号■が、アドレス
デコード回路２２ａによって生成され、論理゛積回路２
２ｂを介して、ユニットＤ１に送出される。
デコード回路２２ａによって生成され、論理゛積回路２
２ｂを介して、ユニットＤ１に送出される。
該ユニッＩ−ＤＩにおいては、該３種類の割込み信号■
に対応して、予め、定められている共有メモリの領域（
ユニットＡ、Ｂ、Ｃの領域） ２１の内容を読み出すこ
とにより、上記通知事象を高速に認識することができる
。
に対応して、予め、定められている共有メモリの領域（
ユニットＡ、Ｂ、Ｃの領域） ２１の内容を読み出すこ
とにより、上記通知事象を高速に認識することができる
。
このように、本発明は、データ処理システム間。
及び、データ処理システムを構成しているユニット間の
通信方式において、各ユニットで発生した事象を相手ユ
ニットに通知するのに、共有メモリの各ユニットに対応
して、且つ相手ユニットに対応したアドレスに該事象の
コードの書き込み■を行った時、該書き込みアドレスを
デコードして、該相手ユニットに対する割込み信号■を
発生し、相手ユニットに、それぞれ異なる割込み信号■
で事象発生の通知を行うようにした所に特徴がある。
通信方式において、各ユニットで発生した事象を相手ユ
ニットに通知するのに、共有メモリの各ユニットに対応
して、且つ相手ユニットに対応したアドレスに該事象の
コードの書き込み■を行った時、該書き込みアドレスを
デコードして、該相手ユニットに対する割込み信号■を
発生し、相手ユニットに、それぞれ異なる割込み信号■
で事象発生の通知を行うようにした所に特徴がある。
（発明の効果〕
以上、詳細に説明したように、本発明の共有メモリによ
る通信方式は、データ処理システム間。
る通信方式は、データ処理システム間。
及び、データ処理システムを構成しているユニット間の
通信を行うのに、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、−＞か
らの該共有メモリの各ユニット（Ａ、Ｂ、Ｃ，Ｄ、−’
）に対応した特定の番地への書き込み■で、特定のユニ
ノ） （Ａ、Ｂ、Ｃ，Ｄ、 −、）への割込み信号■を
発生する手段を備え、該手段により発生した割込み信号
■を受信したユニット（Ａ、Ｂ、Ｃ，Ｄ、 −） で
の割込み処理で、上記割込み信号■に対応した共有メモ
リの特定領域のデータを読み取り、ユニット間の通信を
行うようにしたものであるので、あるユニットから他の
ユニットへの特定の事象の通知が速やかに実行でき、且
つ、被通知ユニット側では該共有メモリへのポーリング
処理が不要になることから、各ユニット（Ａ、Ｂ、Ｃ，
Ｄ、・・・・・−）での制御プログラムの構造が簡単に
なり、各ユニットでの処理能力が向上する効果がある。
通信を行うのに、各ユニット（Ａ、Ｂ、Ｃ，Ｄ、−＞か
らの該共有メモリの各ユニット（Ａ、Ｂ、Ｃ，Ｄ、−’
）に対応した特定の番地への書き込み■で、特定のユニ
ノ） （Ａ、Ｂ、Ｃ，Ｄ、 −、）への割込み信号■を
発生する手段を備え、該手段により発生した割込み信号
■を受信したユニット（Ａ、Ｂ、Ｃ，Ｄ、 −） で
の割込み処理で、上記割込み信号■に対応した共有メモ
リの特定領域のデータを読み取り、ユニット間の通信を
行うようにしたものであるので、あるユニットから他の
ユニットへの特定の事象の通知が速やかに実行でき、且
つ、被通知ユニット側では該共有メモリへのポーリング
処理が不要になることから、各ユニット（Ａ、Ｂ、Ｃ，
Ｄ、・・・・・−）での制御プログラムの構造が簡単に
なり、各ユニットでの処理能力が向上する効果がある。
第１図は本発明の共有メモリによる通信方式の原理図。
第２図は本発明の一実施例を示した図。
第３図は従来の共有メモリによる通信方式を説明する図
。 である。 図面において、 １はユニットＡ、Ｂ、Ｃ，Ｄ、〜、又は、通知ユニット
、又は、被通知ユニット。 ２は共有メモリ、 ２１は各ユニ２２は割込み
信号発生手段。 ２２ａはアドレスデコード回路。 ２２ｂは論理積回路。 ■は書き込み、又は書き込む処理。 ■は割込み、又は割込み信号。 をそれぞれ示す ツ トの領域。 従来の共鳴メｔす１こよる通イ盲δ戊と説θ月する間第 図
。 である。 図面において、 １はユニットＡ、Ｂ、Ｃ，Ｄ、〜、又は、通知ユニット
、又は、被通知ユニット。 ２は共有メモリ、 ２１は各ユニ２２は割込み
信号発生手段。 ２２ａはアドレスデコード回路。 ２２ｂは論理積回路。 ■は書き込み、又は書き込む処理。 ■は割込み、又は割込み信号。 をそれぞれ示す ツ トの領域。 従来の共鳴メｔす１こよる通イ盲δ戊と説θ月する間第 図
Claims (1)
- 【特許請求の範囲】 複数個のユニット（Ａ、Ｂ、Ｃ、Ｄ、・・・・・）（１
）で共有するメモリ（２）を備えたデータ処理システム
において、各ユニット（Ａ、Ｂ、Ｃ、Ｄ、・・・・・）
（１）からの該共有メモリ（２）の各ユニット（Ａ、Ｂ
、Ｃ、Ｄ、・・・・・）（１）に対応した特定の番地へ
の書き込み（［１］）で、特定のユニット（Ａ、Ｂ、Ｃ
、Ｄ、・・・・・）（１）への割込み信号（［２］）を
発生する手段（２２）を備え、 該手段（２２）により発生した割込み信号（［２］）を
受信したユニット（Ａ、Ｂ、Ｃ、Ｄ、・・・・・）（１
）での割込み処理で、上記割込み信号（［２］）に対応
した共有メモリ（２）の特定領域（２１）のデータを読
み取り、ユニット間の通信を行うことを特徴とする共有
メモリによる通信方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282805A JPH02128267A (ja) | 1988-11-09 | 1988-11-09 | 共有メモリによる通信方式 |
| AU44488/89A AU623192B2 (en) | 1988-11-09 | 1989-11-08 | Communication system using a common memory |
| EP89311594A EP0368655B1 (en) | 1988-11-09 | 1989-11-09 | Communication system using a common memory |
| DE68927795T DE68927795T2 (de) | 1988-11-09 | 1989-11-09 | Übertragungssystem mit einem gemeinsamen Speicher |
| US08/043,587 US5375219A (en) | 1988-11-09 | 1993-04-05 | Common system with a plurality of processors using a common memory and utilizing an interrupt signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63282805A JPH02128267A (ja) | 1988-11-09 | 1988-11-09 | 共有メモリによる通信方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128267A true JPH02128267A (ja) | 1990-05-16 |
Family
ID=17657318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63282805A Pending JPH02128267A (ja) | 1988-11-09 | 1988-11-09 | 共有メモリによる通信方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5375219A (ja) |
| EP (1) | EP0368655B1 (ja) |
| JP (1) | JPH02128267A (ja) |
| AU (1) | AU623192B2 (ja) |
| DE (1) | DE68927795T2 (ja) |
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| US6502208B1 (en) | 1997-03-31 | 2002-12-31 | International Business Machines Corporation | Method and system for check stop error handling |
| US6314501B1 (en) * | 1998-07-23 | 2001-11-06 | Unisys Corporation | Computer system and method for operating multiple operating systems in different partitions of the computer system and for allowing the different partitions to communicate with one another through shared memory |
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- 1989-11-08 AU AU44488/89A patent/AU623192B2/en not_active Ceased
- 1989-11-09 EP EP89311594A patent/EP0368655B1/en not_active Expired - Lifetime
- 1989-11-09 DE DE68927795T patent/DE68927795T2/de not_active Expired - Fee Related
-
1993
- 1993-04-05 US US08/043,587 patent/US5375219A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE68927795D1 (de) | 1997-04-03 |
| US5375219A (en) | 1994-12-20 |
| AU4448889A (en) | 1990-05-17 |
| EP0368655A2 (en) | 1990-05-16 |
| EP0368655B1 (en) | 1997-02-26 |
| EP0368655A3 (en) | 1991-11-27 |
| AU623192B2 (en) | 1992-05-07 |
| DE68927795T2 (de) | 1997-06-12 |
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