JPH0214741B2 - - Google Patents
Info
- Publication number
- JPH0214741B2 JPH0214741B2 JP9177483A JP9177483A JPH0214741B2 JP H0214741 B2 JPH0214741 B2 JP H0214741B2 JP 9177483 A JP9177483 A JP 9177483A JP 9177483 A JP9177483 A JP 9177483A JP H0214741 B2 JPH0214741 B2 JP H0214741B2
- Authority
- JP
- Japan
- Prior art keywords
- information processing
- processing device
- external information
- port ram
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 41
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、外部情報処理装置からのアクセスが
可能なマルチポートRAMを有する情報処理装置
に関する。
可能なマルチポートRAMを有する情報処理装置
に関する。
従来のマルチポートRAM（ランダムアクセス
メモリ）を有する情報処理装置の構成の一例を第
１図に示す。
メモリ）を有する情報処理装置の構成の一例を第
１図に示す。
情報処理装置１以外の外部情報処理装置７から
その内蔵されているマルチポートRAM３に書き
込みを行なうと、そのマルチポートRAM３に書
き込みが行なわれたという情報が、このマルチポ
ートRAM３の一部であるセマフオ４と呼ばれる
アドレスに書き込まれる。これをセマフオをセツ
トするという。CPU（中央制御処理装置）２がマ
ルチポートRAM３に書き込みが行なわれたとい
うことを知るには、このセマフオ４を時々ポーリ
ングしてコードが書き込まれているかどうか確認
する必要がある。
その内蔵されているマルチポートRAM３に書き
込みを行なうと、そのマルチポートRAM３に書
き込みが行なわれたという情報が、このマルチポ
ートRAM３の一部であるセマフオ４と呼ばれる
アドレスに書き込まれる。これをセマフオをセツ
トするという。CPU（中央制御処理装置）２がマ
ルチポートRAM３に書き込みが行なわれたとい
うことを知るには、このセマフオ４を時々ポーリ
ングしてコードが書き込まれているかどうか確認
する必要がある。
この従来方式の問題点は、外部情報処理装置７
がマルチポートRAM３に書き込みを行つてから
CPU２がセマフオ４をポーリングして書き込ま
れたことを知るまでに時間（タイムラグ）がかか
るということと、複数ある外部情報処理装置７の
どの装置が書き込みを行つたかが、分らないとい
うことである。また、タイムラグを少なくするた
めにポーリングの周期を短かくすると、CPU２
が他の処理をする時間が少なくなつてしまうとい
う問題点がある。
がマルチポートRAM３に書き込みを行つてから
CPU２がセマフオ４をポーリングして書き込ま
れたことを知るまでに時間（タイムラグ）がかか
るということと、複数ある外部情報処理装置７の
どの装置が書き込みを行つたかが、分らないとい
うことである。また、タイムラグを少なくするた
めにポーリングの周期を短かくすると、CPU２
が他の処理をする時間が少なくなつてしまうとい
う問題点がある。
本発明の目的は、かかる従来のマルチポート
RAMを有する情報処理装置の問題点を、割込み
回路及びアドレス保持回路を付加することにより
解消し、どの外部情報処理装置から書き込みがあ
つたかを直ちに確認できるようにし、システムの
処理能力の向上を図つたところのマルチポート
RAMを有する情報処理装置を提供することにあ
る。
RAMを有する情報処理装置の問題点を、割込み
回路及びアドレス保持回路を付加することにより
解消し、どの外部情報処理装置から書き込みがあ
つたかを直ちに確認できるようにし、システムの
処理能力の向上を図つたところのマルチポート
RAMを有する情報処理装置を提供することにあ
る。
本発明のマルチポートRAMを有する情報処理
装置は、外部情報処理装置からアクセス可能なマ
ルチポートRAMと、該マルチポートRAMに前
記外部情報処理装置から情報を書き込む際に書き
込みが行なわれたというコードを前記外部情報処
理装置が前記マルチポートRAM内のこの外部情
報処理装置に対応したアドレスに書き込む手段を
備えるマルチポートRAMを有する情報処理装置
において、前記外部情報処理装置からの書き込み
に応じて前記情報処理装置に割込み信号を送出す
る割込手段と、前記コードが書き込まれたアドレ
スを保持するアドレス保持手段とを含んで構成さ
れる。
装置は、外部情報処理装置からアクセス可能なマ
ルチポートRAMと、該マルチポートRAMに前
記外部情報処理装置から情報を書き込む際に書き
込みが行なわれたというコードを前記外部情報処
理装置が前記マルチポートRAM内のこの外部情
報処理装置に対応したアドレスに書き込む手段を
備えるマルチポートRAMを有する情報処理装置
において、前記外部情報処理装置からの書き込み
に応じて前記情報処理装置に割込み信号を送出す
る割込手段と、前記コードが書き込まれたアドレ
スを保持するアドレス保持手段とを含んで構成さ
れる。
以下、本発明の実施例について、図面を参照し
て詳細に説明する。
て詳細に説明する。
第２図は、本発明の一実施例を示すブロツク図
である。なお第１図に示した従来例と同じものに
は、同一参照数字を付してある。
である。なお第１図に示した従来例と同じものに
は、同一参照数字を付してある。
本実施例の情報処理装置１′は、従来のマルチ
ポートRAM３を有する情報処理装置１（第１図
参照）に、マルチポートRAM３に外部情報処理
装置７からのデータ書き込みに応じて、CPU２
に割込み信号１０を送出する割込み回路８と、こ
のマルチポートRAMに書き込みが行なわれたコ
ードアドレスを保持するアドレス保持回路９を付
加して構成されている。
ポートRAM３を有する情報処理装置１（第１図
参照）に、マルチポートRAM３に外部情報処理
装置７からのデータ書き込みに応じて、CPU２
に割込み信号１０を送出する割込み回路８と、こ
のマルチポートRAMに書き込みが行なわれたコ
ードアドレスを保持するアドレス保持回路９を付
加して構成されている。
次に、本実施の動作を説明する。
マルチポートRAM３に外部情報処理装置７か
ら外部バス６を通して書き込みが行なわれたとす
る。この時、書き込みを行なつた外部情報処理装
置７は、書き込みを行なつたという意味のコード
をマルチポートRAMの一部のセマフオ４のそれ
ぞれの外部情報処理装置７に対応したアドレスに
書き込む。
ら外部バス６を通して書き込みが行なわれたとす
る。この時、書き込みを行なつた外部情報処理装
置７は、書き込みを行なつたという意味のコード
をマルチポートRAMの一部のセマフオ４のそれ
ぞれの外部情報処理装置７に対応したアドレスに
書き込む。
セマフオ４にコードが書き込まれると、割込み
回路８は割込み信号１０をCPU２に対して発生
する。この割込みによりCPU２はマルチポート
RAM３に外部情報処理装置７から書き込みがあ
つたことを書き込みの直後に知ることができる。
回路８は割込み信号１０をCPU２に対して発生
する。この割込みによりCPU２はマルチポート
RAM３に外部情報処理装置７から書き込みがあ
つたことを書き込みの直後に知ることができる。
また、書き込みを行なつた外部情報処理装置７
がコードを書き込んだセマフオ４のアドレスは、
アドレス保持回路９に保持されるので、どの外部
情報処理装置７からマルチポートRAM３に書き
込みを行なつたかが確認できる。
がコードを書き込んだセマフオ４のアドレスは、
アドレス保持回路９に保持されるので、どの外部
情報処理装置７からマルチポートRAM３に書き
込みを行なつたかが確認できる。
すなわち、本実施例によると、従来のように外
部情報処理装置がマルチポートRAMにデータを
書き込んだことをCPUが知るためのタイムラグ
が生じないので、装置全体の処理能力が向上され
る。
部情報処理装置がマルチポートRAMにデータを
書き込んだことをCPUが知るためのタイムラグ
が生じないので、装置全体の処理能力が向上され
る。
以上詳細に説明したとおり、本発明のマルチポ
ートRAMを有する情報処理装置は、他の外部情
報処理装置がマルチポートRAMに情報を書き込
むと、割込み信号を発生する割込み回路と、書き
込みのコードアドレスを保持するアドレス保持回
路を備え、どの外部情報処理装置が書き込みを行
なつたかを書き込みの直後に自動的に知ることが
できるので、従来のように、書き込みがあつたか
どうかをいちいちポーリングする必要が無くな
り、従つてそれに伴うタイムラグも発生せず、シ
ステムの処理能力が向上するという効果を有して
いる。
ートRAMを有する情報処理装置は、他の外部情
報処理装置がマルチポートRAMに情報を書き込
むと、割込み信号を発生する割込み回路と、書き
込みのコードアドレスを保持するアドレス保持回
路を備え、どの外部情報処理装置が書き込みを行
なつたかを書き込みの直後に自動的に知ることが
できるので、従来のように、書き込みがあつたか
どうかをいちいちポーリングする必要が無くな
り、従つてそれに伴うタイムラグも発生せず、シ
ステムの処理能力が向上するという効果を有して
いる。
第１図は従来のマルチポートRAMを有する情
報処理装置の一例を示すブロツク図、第２図は本
発明の一実施例のブロツク図である。 １，１′……情報処理装置、２……CPU、３…
…マルチポートRAM、４……セマフオ、５……
内部バス、６……外部バス、７……外部情報処理
装置、８……割込み回路、９……アドレス保持回
路、１０……割込み信号。
報処理装置の一例を示すブロツク図、第２図は本
発明の一実施例のブロツク図である。 １，１′……情報処理装置、２……CPU、３…
…マルチポートRAM、４……セマフオ、５……
内部バス、６……外部バス、７……外部情報処理
装置、８……割込み回路、９……アドレス保持回
路、１０……割込み信号。
Claims (1)
- １ 外部情報処理装置からアクセス可能なマルチ
ポートRAMと、該マルチポートRAMに前記外
部情報処理装置から情報を書き込む際に書き込み
が行なわれたというコードを前記外部情報処理装
置が前記マルチポートRAM内のこの外部情報処
理装置に対応したアドレスに書き込む手段を備え
るマルチポートRAMを有する情報処理装置にお
いて、前記外部情報処理装置からの書き込みに応
じて前記情報処理装置に割込み信号を送出する割
込手段と、前記コードが書き込まれたアドレスを
保持するアドレス保持手段とを含むことを特徴と
するマルチポートRAMを有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177483A JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9177483A JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13413487A Division JPS62295165A (ja) | 1987-05-29 | 1987-05-29 | マルチポ−トｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216268A JPS59216268A (ja) | 1984-12-06 |
| JPH0214741B2 true JPH0214741B2 (ja) | 1990-04-09 |
Family
ID=14035926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9177483A Granted JPS59216268A (ja) | 1983-05-25 | 1983-05-25 | マルチポ−トｒａｍを有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59216268A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62221747A (ja) * | 1986-03-19 | 1987-09-29 | Fujitsu Ltd | マルチ・ポート・メモリ |
| JPH0397744U (ja) * | 1990-01-23 | 1991-10-08 |
-
1983
- 1983-05-25 JP JP9177483A patent/JPS59216268A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59216268A (ja) | 1984-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6113629B2 (ja) | ||
| JPH0214741B2 (ja) | ||
| JPS55108027A (en) | Processor system | |
| JPH0546527A (ja) | デユアルポートメモリ回路 | |
| JPH0222748A (ja) | 不揮発生メモリ制御回路 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| JPS62241045A (ja) | 記憶装置 | |
| JPH0463424B2 (ja) | ||
| JPS62295165A (ja) | マルチポ−トｒａｍ | |
| JPS59231639A (ja) | 端末インタ−フエ−ス装置 | |
| JPH01309159A (ja) | マルチポートメモリ | |
| JPS60169966A (ja) | デ−タ処理装置 | |
| JP2876488B2 (ja) | 半導体ファイルメモリ装置 | |
| JPH04278651A (ja) | 主記憶装置 | |
| JPH0370816B2 (ja) | ||
| JPS6048566A (ja) | メモリバスアクセス方式 | |
| JPH0764849A (ja) | プロセッサの共有メモリ制御装置 | |
| JPS61117651A (ja) | インタ−フエイス装置 | |
| JPS61153770A (ja) | 画像処理装置 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPH04117697A (ja) | マルチポートメモリ回路 | |
| JPH04326453A (ja) | マルチプロセッサシステム | |
| JPH0215095B2 (ja) | ||
| JPH04170648A (ja) | データ高速転送処理装置 | |
| JPS59175091A (ja) | リフレツシユ制御方式 |