JPS62221747A - マルチ・ポート・メモリ - Google Patents
マルチ・ポート・メモリInfo
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- JPS62221747A JPS62221747A JP61059463A JP5946386A JPS62221747A JP S62221747 A JPS62221747 A JP S62221747A JP 61059463 A JP61059463 A JP 61059463A JP 5946386 A JP5946386 A JP 5946386A JP S62221747 A JPS62221747 A JP S62221747A
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000001514 detection method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 230000003993 interaction Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体記＋１装置には、アドレス入力信
号が特定番地を１π択したごとを検出するにあたり、該
選択期間が所定の時間間隔に達するまでは、該特定番地
がｉへ択されたとみなさない番地選択検出回路が設ＬＪ
られている。これにより１つのアドレスから該特定番地
とは別のアドレスへの選択切換り時において、アドレス
信号の切換りのタイミングが各ピッＩ〜毎に多少ずれる
ことによって過渡的に該特定番地を選択することがあっ
ても、そのような過渡的な選択状態の発生を該特定番地
に対する正規の選択と誤認することが防止される。
号が特定番地を１π択したごとを検出するにあたり、該
選択期間が所定の時間間隔に達するまでは、該特定番地
がｉへ択されたとみなさない番地選択検出回路が設ＬＪ
られている。これにより１つのアドレスから該特定番地
とは別のアドレスへの選択切換り時において、アドレス
信号の切換りのタイミングが各ピッＩ〜毎に多少ずれる
ことによって過渡的に該特定番地を選択することがあっ
ても、そのような過渡的な選択状態の発生を該特定番地
に対する正規の選択と誤認することが防止される。
本発明は半導体記憶装置に関し、特に該記憶装置に複数
のＣＰ Ｕが接続され、該記憶装置とｃｐＵとの間でデ
ータの転送が行われ、必要に応して所定のＣＰＵに割込
１□１号を出力４′るように構成されたマルチボート形
式の半導体記１ａ装置に関する。
のＣＰ Ｕが接続され、該記憶装置とｃｐＵとの間でデ
ータの転送が行われ、必要に応して所定のＣＰＵに割込
１□１号を出力４′るように構成されたマルチボート形
式の半導体記１ａ装置に関する。
近年、システムの、Ｈ；＋；性能化のＷ求により、１つ
のシステム内に複数のＣＰＵを組み込むものが増加し、
これに伴って所謂マルチボートＲＡＭに対する需要が高
まっている。第９図は所謂２ボートＲＡ Ｍの概略構成
を示すもので、共１ｆｆｌのメモリセルアレイ１１に対
し左右１対のボート（すなわちアドレスハソファ１２、
ロウデコーダ１３、コラムデコーダ１４、Ｉ１０バッフ
ァ１５などからなる右側のボート（符号（Ｒ）が付され
ている）と、アドレスハソファ１６、ロウデコーダ１７
、コラムデコーダ１８、Ｉ１０ハソファ１９などからな
る左側のボート（符号（Ｔ、）が付されている））を介
してそれぞれアクセスできるように構成されており、該
左右の各ボートはそれぞれ対応するＣ１） ［Ｊに接続
され、該対応するＣＰＵの命令をうけてそれぞれ動作す
ることになる。この場合、該左右の各ボートに接続され
た各ＣＰＵは通常それぞれ独立に動作して所定のアドレ
スを選択しくＡＯ（Ｒ）乃至Ａｎ （Ｒ）およびＡ、（
Ｌ）乃至Ａ。
のシステム内に複数のＣＰＵを組み込むものが増加し、
これに伴って所謂マルチボートＲＡＭに対する需要が高
まっている。第９図は所謂２ボートＲＡ Ｍの概略構成
を示すもので、共１ｆｆｌのメモリセルアレイ１１に対
し左右１対のボート（すなわちアドレスハソファ１２、
ロウデコーダ１３、コラムデコーダ１４、Ｉ１０バッフ
ァ１５などからなる右側のボート（符号（Ｒ）が付され
ている）と、アドレスハソファ１６、ロウデコーダ１７
、コラムデコーダ１８、Ｉ１０ハソファ１９などからな
る左側のボート（符号（Ｔ、）が付されている））を介
してそれぞれアクセスできるように構成されており、該
左右の各ボートはそれぞれ対応するＣ１） ［Ｊに接続
され、該対応するＣＰＵの命令をうけてそれぞれ動作す
ることになる。この場合、該左右の各ボートに接続され
た各ＣＰＵは通常それぞれ独立に動作して所定のアドレ
スを選択しくＡＯ（Ｒ）乃至Ａｎ （Ｒ）およびＡ、（
Ｌ）乃至Ａ。
（Ｌ）の各レベルにより決まる）、該選択されたア［Ｓ
レスに対応するメモリセルからのデータのよみ出しくＤ
ＯＩＩＴ （Ｒ）および１ハ、ｕｒ （Ｌ）で示さ
れる）および該対応するメモリセルへのデータの書き込
み（Ｄ＋ｎ（Ｒ）およびＤ＋＋、（Ｌ）で示される）が
行われる。
レスに対応するメモリセルからのデータのよみ出しくＤ
ＯＩＩＴ （Ｒ）および１ハ、ｕｒ （Ｌ）で示さ
れる）および該対応するメモリセルへのデータの書き込
み（Ｄ＋ｎ（Ｒ）およびＤ＋＋、（Ｌ）で示される）が
行われる。
ところで、このようなマルチボートＲＡＭにおいては、
該マルチボー１・ＲＡＭに接続されたＣ Ｆ）Ｕ間の直
接対語（ダイレクトコミｊ、ニケーション）機能を有す
る所謂直接対話制御回路２′をそなえたものがある。す
なわち例えば２ボ・−トＲＡＭにおいて、左ボート側に
接続されたＣＰＵから右ボート側に接続されたＣ Ｐ
ＴＪに向か−、て直接対話を行う場合には、第５図に示
すように政友ボート側から該ＲＡＭの特定番地（仮にａ
番地とする）を選択して（Ａ （Ｌ）がａとなる）、該
ａ番地に所定の情報が書き込まれる（書込）Ｊ！ＩＪ１
間中は、左ボート側からの書込み命令信−；”−’ＶＪ
−１ｉ’ ＜ Ｉ−＞がロウレベルとなる）ことにより
、該ＲＡ Ｍの右ボート側に割込み信号ＩＮＴ（旧が出
力され（ＩＮＴ（Ｒ）がロウレベルとなる）、該別込み
信号を受けた右ボート側のＣＩ） Ｕが特定の処理（例
えば該ａＺ地に書込まれた情報の読出し）を行った時点
（すなわちＡ （Ｒ）がａとなるとともに右ボート側か
らの書込み命令信号ＷＥ （Ｒ）がハイレベルずなわち
読出し命令となる）で、該別込み信号Ｔｒｎ下（Ｒ）が
クリヤ（すなわちハイレベル）とされる。なお、かかる
直接対話は右ボート側から左ボート側に対しても同様に
して行われる。（この場合は該ＲＡＭにおける他の特定
番地例えばｂ番地を介して行われる）。また第５図中Ｗ
Ｅ （Ｒ）の斜線部はハイレベルまたはロウレベル何
れかの状態になっていることを示しており、上述したよ
うにロウレベルが書込み命令に対応しハイレベルが読出
し命令に対応する。
該マルチボー１・ＲＡＭに接続されたＣ Ｆ）Ｕ間の直
接対語（ダイレクトコミｊ、ニケーション）機能を有す
る所謂直接対話制御回路２′をそなえたものがある。す
なわち例えば２ボ・−トＲＡＭにおいて、左ボート側に
接続されたＣＰＵから右ボート側に接続されたＣ Ｐ
ＴＪに向か−、て直接対話を行う場合には、第５図に示
すように政友ボート側から該ＲＡＭの特定番地（仮にａ
番地とする）を選択して（Ａ （Ｌ）がａとなる）、該
ａ番地に所定の情報が書き込まれる（書込）Ｊ！ＩＪ１
間中は、左ボート側からの書込み命令信−；”−’ＶＪ
−１ｉ’ ＜ Ｉ−＞がロウレベルとなる）ことにより
、該ＲＡ Ｍの右ボート側に割込み信号ＩＮＴ（旧が出
力され（ＩＮＴ（Ｒ）がロウレベルとなる）、該別込み
信号を受けた右ボート側のＣＩ） Ｕが特定の処理（例
えば該ａＺ地に書込まれた情報の読出し）を行った時点
（すなわちＡ （Ｒ）がａとなるとともに右ボート側か
らの書込み命令信号ＷＥ （Ｒ）がハイレベルずなわち
読出し命令となる）で、該別込み信号Ｔｒｎ下（Ｒ）が
クリヤ（すなわちハイレベル）とされる。なお、かかる
直接対話は右ボート側から左ボート側に対しても同様に
して行われる。（この場合は該ＲＡＭにおける他の特定
番地例えばｂ番地を介して行われる）。また第５図中Ｗ
Ｅ （Ｒ）の斜線部はハイレベルまたはロウレベル何
れかの状態になっていることを示しており、上述したよ
うにロウレベルが書込み命令に対応しハイレベルが読出
し命令に対応する。
第６図は、かかる直接対話を行う場合の直接対話制御回
路２′の１例を示すもので、該第６図には左ボート側か
ら右ボート側への直接対話を制御する上記割込信号ＩＮ
Ｔ （Ｒ）を発生ずる回路が例示されている。この第６
図中、２２は排他的論理和回路、２４はインバータ、２
３，２５．２６および２７はノアゲートであり、左ボー
ト側が該ＲＡＭのａ番地をｍ ＩＲｔ、 ゛ζ該ａ番地
に所定のデータを書込む（ＷＴ（Ｌ）をｌ」つ【ノベル
として）ことによって該ノアゲー１２７の出力側から右
ボート側に割込み信号下−ｎ ｉｉ；−＜ ｒ＜ ）か
出力される。また２１′はａ哀別込み４ハ号−ｒ Ｒｔ
−十（Ｒ＞を／／ ＩＪ ヤする（ハイレベルとする）
ための（Ｍ号を発生ずる番地選択検出回路であって、２
１１は耕地的論理和回路、２１２はインバータ、２１３
はノア回路であり、該右ボート側が該ａ番地を選択して
左ボート側から該ａ番地に書込まれたデータを読出す状
態となった（ＷＥ （Ｒ）がハイレベルとなる）と判断
された時点で該別込み信号ＴｈＴｎｉ＞をクリヤする（
ハイレベルとする）信号が出力される。
路２′の１例を示すもので、該第６図には左ボート側か
ら右ボート側への直接対話を制御する上記割込信号ＩＮ
Ｔ （Ｒ）を発生ずる回路が例示されている。この第６
図中、２２は排他的論理和回路、２４はインバータ、２
３，２５．２６および２７はノアゲートであり、左ボー
ト側が該ＲＡＭのａ番地をｍ ＩＲｔ、 ゛ζ該ａ番地
に所定のデータを書込む（ＷＴ（Ｌ）をｌ」つ【ノベル
として）ことによって該ノアゲー１２７の出力側から右
ボート側に割込み信号下−ｎ ｉｉ；−＜ ｒ＜ ）か
出力される。また２１′はａ哀別込み４ハ号−ｒ Ｒｔ
−十（Ｒ＞を／／ ＩＪ ヤする（ハイレベルとする）
ための（Ｍ号を発生ずる番地選択検出回路であって、２
１１は耕地的論理和回路、２１２はインバータ、２１３
はノア回路であり、該右ボート側が該ａ番地を選択して
左ボート側から該ａ番地に書込まれたデータを読出す状
態となった（ＷＥ （Ｒ）がハイレベルとなる）と判断
された時点で該別込み信号ＴｈＴｎｉ＞をクリヤする（
ハイレベルとする）信号が出力される。
第７図は、上記第６図の回路の動作を説明するタイミン
グ図である。いま第１１Ａにおいて、左ボート側が該Ｒ
ＡＭのａ番地をｊγ（沢して（Ａ （Ｌ）がａとなる）
、該ａ番地に所定のデータを書込む（ＷＥ（Ｌ）がロウ
レベルとなる）ときには、該排他的論理和回路２２の出
力側（Ｄがロウレベルとなり、したがってノアゲート２
３の出力側■がハイレベルとなり、その間ノアゲート２
５の出力側■はハイレベルとなる。このようにして該左
ボーｉ・側が該１２八Ｍのａ番地を選択して該ａ番地に
所定のデータを書込むことによって該ノアゲート２７の
出力側から右ボート側にロウレ・＼ルの割込み信号１−
Ｎ−］−（Ｒ）が出力される。
グ図である。いま第１１Ａにおいて、左ボート側が該Ｒ
ＡＭのａ番地をｊγ（沢して（Ａ （Ｌ）がａとなる）
、該ａ番地に所定のデータを書込む（ＷＥ（Ｌ）がロウ
レベルとなる）ときには、該排他的論理和回路２２の出
力側（Ｄがロウレベルとなり、したがってノアゲート２
３の出力側■がハイレベルとなり、その間ノアゲート２
５の出力側■はハイレベルとなる。このようにして該左
ボーｉ・側が該１２八Ｍのａ番地を選択して該ａ番地に
所定のデータを書込むことによって該ノアゲート２７の
出力側から右ボート側にロウレ・＼ルの割込み信号１−
Ｎ−］−（Ｒ）が出力される。
これにより右ボート側に接続されたＣＰＵは該別込み信
号ＩＮ下（Ｒ）を直ちに受付け、又は該ＣＰ Ｕが未だ
タイミング的に該信号］−不１’ｒ’（Ｒ）を受付けら
れないときは所定時間経過後に、該割込信号−丁−に丁
（Ｒ）を受付＆Ｊて、該ＲＡＭの該ａ番地に書込まれた
データの読出し処理を行う。
号ＩＮ下（Ｒ）を直ちに受付け、又は該ＣＰ Ｕが未だ
タイミング的に該信号］−不１’ｒ’（Ｒ）を受付けら
れないときは所定時間経過後に、該割込信号−丁−に丁
（Ｒ）を受付＆Ｊて、該ＲＡＭの該ａ番地に書込まれた
データの読出し処理を行う。
このように該右ボート側が該ＲＡＭのａ番地を選択して
（Ａ （Ｒ）がａとなる）、該ａ番地から所定のデータ
を続み出す（Ｗ−Ｅ （Ｒ）がハイレベルとなる）モー
ドとなったときには、該割込信号−１−に一丁−（Ｒ）
の受（ｌが路下したことになるから、該４１１込みクリ
ヤ信号発生回路２１′における排他的論理和回路２１１
の出力側■をロウレベルとし、インバータ２１２の出力
側■もロウレベルとして、ノアゲー） ２１３の出力側
■からハ・ｆレベルの割込みクリヤ信号を発生さ−１る
。これによりノアゲート２５の出力側■およびノアゲー
ト２６の出力側■はともにロウレベルとなり、ノアゲー
ト２７の出力側から出力される割込み信号−＊５ｒ（Ｒ
）がハイレベルとなって該割込信号がクリヤされる。
（Ａ （Ｒ）がａとなる）、該ａ番地から所定のデータ
を続み出す（Ｗ−Ｅ （Ｒ）がハイレベルとなる）モー
ドとなったときには、該割込信号−１−に一丁−（Ｒ）
の受（ｌが路下したことになるから、該４１１込みクリ
ヤ信号発生回路２１′における排他的論理和回路２１１
の出力側■をロウレベルとし、インバータ２１２の出力
側■もロウレベルとして、ノアゲー） ２１３の出力側
■からハ・ｆレベルの割込みクリヤ信号を発生さ−１る
。これによりノアゲート２５の出力側■およびノアゲー
ト２６の出力側■はともにロウレベルとなり、ノアゲー
ト２７の出力側から出力される割込み信号−＊５ｒ（Ｒ
）がハイレベルとなって該割込信号がクリヤされる。
換言すれば、該右ボート側のＣＩ） ｔＪが該ＲＡＭの
右ボート側から出力される割込み信号ＩＮＴ（Ｒ）を受
付けて所定の処理（上記の場合は該ａ番地からのデータ
の読出し）を行う状態になったと判断された時点で、該
別込み信号−「団下（Ｒ）がクリヤ（リセット）される
ことになる。
右ボート側から出力される割込み信号ＩＮＴ（Ｒ）を受
付けて所定の処理（上記の場合は該ａ番地からのデータ
の読出し）を行う状態になったと判断された時点で、該
別込み信号−「団下（Ｒ）がクリヤ（リセット）される
ことになる。
しかしながら、上述した第６図に示される回路において
、いま仮に該右ボート側に該ロウレベルの割込み信号Ｉ
Ｎ−丁（１セ）が出力されたにも拘らず、該右ボート側
の（、： Ｉ） ＩＪが該、ｌ６地をアクセスする前に
所定の処理を優先的に実行する必要がある等の理由によ
って、未だタイミング的に該信号１’Ｆ丁（Ｒ）を受付
けることができず、それ以前に選択されるアドレスとし
てＸ番地から上記ａ番地とは別のｙ番地に切換るような
ことがある。このような場合、特に非同期型のメモリに
おいては、該アドレスＸからｙへの各ビット毎の切換り
タイミングが現実には厳密に一致せず、多少ずれること
になる。すなわち例えば第３図に示されるように、該ア
ドレスＸを構成するＡ。（Ｒ） （この場合「Ｏ」）、
Ａ１（Ｒ）（この場合「１」）およびＡｌｌ （Ｒ）（
この場合「１」）がそれぞれ該アドレスｙを構成するＡ
。（Ｒ） （この場合「１」）、ＡＩ（Ｒ）（この場合
「０」）およびＡ、、（Ｒ）（この場合「０」）に切換
るタイミングが互いにずれることになり、該アドレス切
換り時において過渡的に該選択アドレスとしてａ番地（
ＡＩ１（Ｒ）＝ｉ Ａ、（Ｒ） −１、・・・・・・Ａ
ゎ （Ｒ）−１により構成される）およびＺ番地（ＡＯ
（Ｒ）＝ １、Ａ。
、いま仮に該右ボート側に該ロウレベルの割込み信号Ｉ
Ｎ−丁（１セ）が出力されたにも拘らず、該右ボート側
の（、： Ｉ） ＩＪが該、ｌ６地をアクセスする前に
所定の処理を優先的に実行する必要がある等の理由によ
って、未だタイミング的に該信号１’Ｆ丁（Ｒ）を受付
けることができず、それ以前に選択されるアドレスとし
てＸ番地から上記ａ番地とは別のｙ番地に切換るような
ことがある。このような場合、特に非同期型のメモリに
おいては、該アドレスＸからｙへの各ビット毎の切換り
タイミングが現実には厳密に一致せず、多少ずれること
になる。すなわち例えば第３図に示されるように、該ア
ドレスＸを構成するＡ。（Ｒ） （この場合「Ｏ」）、
Ａ１（Ｒ）（この場合「１」）およびＡｌｌ （Ｒ）（
この場合「１」）がそれぞれ該アドレスｙを構成するＡ
。（Ｒ） （この場合「１」）、ＡＩ（Ｒ）（この場合
「０」）およびＡ、、（Ｒ）（この場合「０」）に切換
るタイミングが互いにずれることになり、該アドレス切
換り時において過渡的に該選択アドレスとしてａ番地（
ＡＩ１（Ｒ）＝ｉ Ａ、（Ｒ） −１、・・・・・・Ａ
ゎ （Ｒ）−１により構成される）およびＺ番地（ＡＯ
（Ｒ）＝ １、Ａ。
（Ｒ）−〇、・・・・・・Ａ、（Ｒ）＝１により構成さ
れる）を発生することになる。
れる）を発生することになる。
このため上記第６図に示されるような回路においては、
上述したように該右ボート側が読出しモードの状態（Ｗ
Ｅ （Ｒ）が八・イレベル）において、該ａ番地を選択
したという条件で直ちに該別込み信号′ＴＴＴ（Ｒ）を
クリヤする。Ｊ、うに構成されているため、例えば上述
したようにして該右ボート側のＣＰＵが現実に該別込み
信号ＩＮＴ（Ｒ）を受付けて該ａ番地のデータを読出し
ていないに４）拘らず、過渡的な現象で該ａ番地を選択
した場合（第８図（Ａ）参照）にも、該排他的論理和回
路２１１の出力側■のレベルがロウレー、ルとなること
によってノアゲー１２１３の出力側■のレベルがハイレ
ベルとなり、該別込み信号−１−団丁一（Ｒ）が誤って
クリヤされてしまう （第８図（Ａ）参照）という問題
点を生ずる。
上述したように該右ボート側が読出しモードの状態（Ｗ
Ｅ （Ｒ）が八・イレベル）において、該ａ番地を選択
したという条件で直ちに該別込み信号′ＴＴＴ（Ｒ）を
クリヤする。Ｊ、うに構成されているため、例えば上述
したようにして該右ボート側のＣＰＵが現実に該別込み
信号ＩＮＴ（Ｒ）を受付けて該ａ番地のデータを読出し
ていないに４）拘らず、過渡的な現象で該ａ番地を選択
した場合（第８図（Ａ）参照）にも、該排他的論理和回
路２１１の出力側■のレベルがロウレー、ルとなること
によってノアゲー１２１３の出力側■のレベルがハイレ
ベルとなり、該別込み信号−１−団丁一（Ｒ）が誤って
クリヤされてしまう （第８図（Ａ）参照）という問題
点を生ずる。
本発明はかかる問題点を解決するためになされたもので
、上述したような過渡的なアドレス選択を正規のアドレ
ス選択と誤認し、例えば上述したような割込信号が誤っ
てクリヤされてしまうことを防止したものである。
、上述したような過渡的なアドレス選択を正規のアドレ
ス選択と誤認し、例えば上述したような割込信号が誤っ
てクリヤされてしまうことを防止したものである。
」−記問題点を解決するために本発明によれば、アドレ
ス入力信号が特定番地を選択したことを検出するにあた
り、該選択期間が所定の時間間隔に達するまでは、該特
定番地が選択されたとみなさない番地選択検出回路が設
けられている半導体記憶装置が提供される。
ス入力信号が特定番地を選択したことを検出するにあた
り、該選択期間が所定の時間間隔に達するまでは、該特
定番地が選択されたとみなさない番地選択検出回路が設
けられている半導体記憶装置が提供される。
」−記構成によれば、アドレス選択期間が所定の時間間
隔に達するまでは正規のアドレス選択とみなされること
がなぐ、例えば一方のボートを介して該特定番地に所定
のデータが書込まれることにより他方のボートに割込み
信号が出力され、かつ該他方のボートが読出しモードと
されていても、該他方のボートからの該特定番地の選択
期間が所定の時間間隔に達するまでは、該特定番地が選
択された（ずなわら該割込信号が受付けられた）とみな
されることがなく、該別込み信号のクリヤ（リセソ１−
）が阻止される。
隔に達するまでは正規のアドレス選択とみなされること
がなぐ、例えば一方のボートを介して該特定番地に所定
のデータが書込まれることにより他方のボートに割込み
信号が出力され、かつ該他方のボートが読出しモードと
されていても、該他方のボートからの該特定番地の選択
期間が所定の時間間隔に達するまでは、該特定番地が選
択された（ずなわら該割込信号が受付けられた）とみな
されることがなく、該別込み信号のクリヤ（リセソ１−
）が阻止される。
（［１）
〔実施例〕
第１図は本発明の１実施例としてのマルチボートメモリ
回路の全体）１４成を概略的に示すもので、該マルチボ
ートメモリ回路には、以下において説明するような構成
の直接対話制御１１回路２が設けられている。
回路の全体）１４成を概略的に示すもので、該マルチボ
ートメモリ回路には、以下において説明するような構成
の直接対話制御１１回路２が設けられている。
すなわち第２図は、本発明にかかる直接対話制御回路２
の１実施例を示すもので、上記第６図の場合と同様に左
ボー１側から右ボート側への直接対話を制御する回路の
め力しＹ５されている。
の１実施例を示すもので、上記第６図の場合と同様に左
ボー１側から右ボート側への直接対話を制御する回路の
め力しＹ５されている。
そして該第２図に示される回路が該第６図に示される回
路と相違する点は、該別込み信号ＩＮＴ（Ｒ）をクリヤ
する信号を発生ずる番地選択検出回路２Ｊ内に、該特定
番１１１４ （この場合はａ番地）の選択期間が所定の
ｈ間間隔に達するまでは、該割込信号ＴＮＴ（＋？）の
クリヤを阻止する信号φ（Ｒ）を発生ずる同品２］０が
設けられている点である。
路と相違する点は、該別込み信号ＩＮＴ（Ｒ）をクリヤ
する信号を発生ずる番地選択検出回路２Ｊ内に、該特定
番１１１４ （この場合はａ番地）の選択期間が所定の
ｈ間間隔に達するまでは、該割込信号ＴＮＴ（＋？）の
クリヤを阻止する信号φ（Ｒ）を発生ずる同品２］０が
設けられている点である。
第４図は該割込クリヤ阻ｌに信５Ｊ発生回路２１０の一
具体例を示すもので、２１５０乃ｆ、２１５ ｎは排他
的（Ｉ２） 論理和回路であって、該回路２１５（＋乃至２１５ ｎ
のそれぞれには、該右ボート側から入力されるアドレス
信号Ａ。（Ｒ）乃至Ａｎ（Ｒ）が、各ビット毎に直接お
よび各遅延回路２１４０乃至２１４ｎを介してそれぞれ
入力される。したがって選択アドレスの切換り時におい
て、アドレス入力Ａ。（Ｒ）乃至Ａｎ（１ン）にし・＼
ル変化が生じた際、該遅延回路２１４゜乃至２］４ｎに
よって設定される遅延時間の間は、該２つの入カレベル
が相違することによって対応するｔＪＩ他的論的論理和
回路２１５０２１５ｎの出力がハイレベルとなり、した
がって該出力が供給されるオア回路２１〔；から出力さ
れる信号φ（Ｒ）もハイレベルとなる。
具体例を示すもので、２１５０乃ｆ、２１５ ｎは排他
的（Ｉ２） 論理和回路であって、該回路２１５（＋乃至２１５ ｎ
のそれぞれには、該右ボート側から入力されるアドレス
信号Ａ。（Ｒ）乃至Ａｎ（Ｒ）が、各ビット毎に直接お
よび各遅延回路２１４０乃至２１４ｎを介してそれぞれ
入力される。したがって選択アドレスの切換り時におい
て、アドレス入力Ａ。（Ｒ）乃至Ａｎ（１ン）にし・＼
ル変化が生じた際、該遅延回路２１４゜乃至２］４ｎに
よって設定される遅延時間の間は、該２つの入カレベル
が相違することによって対応するｔＪＩ他的論的論理和
回路２１５０２１５ｎの出力がハイレベルとなり、した
がって該出力が供給されるオア回路２１〔；から出力さ
れる信号φ（Ｒ）もハイレベルとなる。
ずなわら第３図に示されるように、該アドレス入力Δ。
（Ｒ）乃至Ａｎ （Ｒ）のレベル変化に時間的なずれが
あったとしても、該第３図において最初にレベル変化す
るＡ。（Ｆり）のレベル変化時点から最後にレベル変化
するＡｎ （Ｒ）のレベル変化時点（正確には該変化時
点から所定の遅延時間経過時点）に至る期間中ハイレベ
ルとなる信号φ（Ｒ）が、該オア回ｉ／３２ ］ ｆｉ
から出力されることになり、したがって仮Ｇ、二右ボー
Ｉ−側が読出しモードにおいて該ａ番地を過渡的に選択
したとしても、（すなわち排他的論理和回路２１１の出
力側■およびインバータ２１２の出力側■がともにロウ
レベルとなっても）、該ノア回路２１３から出力される
割込クリヤ信号はロウレベルのままであり、該割込信号
ＴＮＴ（Ｒ）がｌシ（ってクリ１）されることが阻止さ
れる。
あったとしても、該第３図において最初にレベル変化す
るＡ。（Ｆり）のレベル変化時点から最後にレベル変化
するＡｎ （Ｒ）のレベル変化時点（正確には該変化時
点から所定の遅延時間経過時点）に至る期間中ハイレベ
ルとなる信号φ（Ｒ）が、該オア回ｉ／３２ ］ ｆｉ
から出力されることになり、したがって仮Ｇ、二右ボー
Ｉ−側が読出しモードにおいて該ａ番地を過渡的に選択
したとしても、（すなわち排他的論理和回路２１１の出
力側■およびインバータ２１２の出力側■がともにロウ
レベルとなっても）、該ノア回路２１３から出力される
割込クリヤ信号はロウレベルのままであり、該割込信号
ＴＮＴ（Ｒ）がｌシ（ってクリ１）されることが阻止さ
れる。
第８図（Ｂ）は以上の動作を第８図（Ａ）に示される従
来例の場合と比較して示すもので、上記第８図（Ａ）の
場合には、上述した過渡的なアドレス選択（この場合は
ａ番地の選択）によって排他的論理和回路２１３の出力
側■から出力される割込みクリヤ信号が一時的にハイレ
ベルとなり、それに伴って割込み信号−「ｈｖ＜＋＜）
がハイレベルとなって誤ってクリヤされるのに対し、本
発明回路においては、第８図（Ｂ）に示されるように、
かかる過渡的な該ａ番地の選択がなされても、アドレス
入力変化時に所定時間ハイレベルとなる割込みクリヤ阻
止信号φ（Ｒ）が生ずることによって該回路２１３の出
力側■はロウレベルのままであり、したがって該ノア回
路２５および２６の出力側■および■はともにハイレベ
ルとなって、該ノア回路２７から出力される割込信号Ｔ
Ｎ下（Ｒ）はロウレベルの状態が維持され、該誤ったク
リヤが阻止される。
来例の場合と比較して示すもので、上記第８図（Ａ）の
場合には、上述した過渡的なアドレス選択（この場合は
ａ番地の選択）によって排他的論理和回路２１３の出力
側■から出力される割込みクリヤ信号が一時的にハイレ
ベルとなり、それに伴って割込み信号−「ｈｖ＜＋＜）
がハイレベルとなって誤ってクリヤされるのに対し、本
発明回路においては、第８図（Ｂ）に示されるように、
かかる過渡的な該ａ番地の選択がなされても、アドレス
入力変化時に所定時間ハイレベルとなる割込みクリヤ阻
止信号φ（Ｒ）が生ずることによって該回路２１３の出
力側■はロウレベルのままであり、したがって該ノア回
路２５および２６の出力側■および■はともにハイレベ
ルとなって、該ノア回路２７から出力される割込信号Ｔ
Ｎ下（Ｒ）はロウレベルの状態が維持され、該誤ったク
リヤが阻止される。
なお、上記第２図には、左ボート側から右ボート側への
直接対話を制御する回路が示されているが、同様にして
右ボート側から左ボート側への直接対話を制御する回路
を構成できることは明らかであり、この場合には、該左
ボート側が特定番地（例えばｂ番地）を選択したことを
検出するにあたり、該選択期間が」−述した遅延時間に
相当する所定の時間間隔に達するまでは割込信号ＩＮＴ
（Ｉ７）のクリヤを阻止するように構成すればよいこと
は明らかである。
直接対話を制御する回路が示されているが、同様にして
右ボート側から左ボート側への直接対話を制御する回路
を構成できることは明らかであり、この場合には、該左
ボート側が特定番地（例えばｂ番地）を選択したことを
検出するにあたり、該選択期間が」−述した遅延時間に
相当する所定の時間間隔に達するまでは割込信号ＩＮＴ
（Ｉ７）のクリヤを阻止するように構成すればよいこと
は明らかである。
本発明によれば、現実に特定番地に対するアクセスを行
っていないのに、過渡的に該特定番地を選択した場合に
は、該選択期間か所定の時間間隔に達するまでは該肪定
番地が正規に選択されたとみなされることがなく、これ
によって例えば、所要の割込信号をその受付前に誤って
クリヤすることなどが確実に防止される。
っていないのに、過渡的に該特定番地を選択した場合に
は、該選択期間か所定の時間間隔に達するまでは該肪定
番地が正規に選択されたとみなされることがなく、これ
によって例えば、所要の割込信号をその受付前に誤って
クリヤすることなどが確実に防止される。
第１図は、本発明の１実施例としてのマルチボートメモ
リ回路の全体構成を示す図、 第２図は、第１図における直１良χ、１話制御回路の１
実施例を示す回路ＩズＩ、 第３図は、第２図の動作を説明するタイミング図、 第４図は、第２図の割込クリヤ信号発生回路の１具体例
を示す回路図、 第５図は、従来技術における１１′■接対話制御回路の
一般的動作を説明４るタイミング図、第６図は、従来波
？４１ｉにおける偵接対話制御回路を例示する回路図、 第７図は、第６図の動作を説明するタイミング図、 第８図は、本発明回路と従来技術の回路との動作を比較
して示すタイミング図、 第９図は、従来技術におけるマルチボートメモリ回路の
全体構成を示す図である。 （符号の説明） ２．２’：直接対話制御回路、 ２］、 ２１’ ：番地選択検出回路（割込クリヤ信号
発生回路） ２１０：割込クリヤ阻止信号発生回路、２１４０、・・
・・・・２１４ ｎ ：遅延回路。
リ回路の全体構成を示す図、 第２図は、第１図における直１良χ、１話制御回路の１
実施例を示す回路ＩズＩ、 第３図は、第２図の動作を説明するタイミング図、 第４図は、第２図の割込クリヤ信号発生回路の１具体例
を示す回路図、 第５図は、従来技術における１１′■接対話制御回路の
一般的動作を説明４るタイミング図、第６図は、従来波
？４１ｉにおける偵接対話制御回路を例示する回路図、 第７図は、第６図の動作を説明するタイミング図、 第８図は、本発明回路と従来技術の回路との動作を比較
して示すタイミング図、 第９図は、従来技術におけるマルチボートメモリ回路の
全体構成を示す図である。 （符号の説明） ２．２’：直接対話制御回路、 ２］、 ２１’ ：番地選択検出回路（割込クリヤ信号
発生回路） ２１０：割込クリヤ阻止信号発生回路、２１４０、・・
・・・・２１４ ｎ ：遅延回路。
Claims (1)
- 【特許請求の範囲】 １、アドレス入力信号が特定番地を選択したことを検出
するにあたり、該選択期間が所定の時間間隔に達するま
では、該特定番地が選択されたとみなされない番地選択
検出回路が設けられていることを特徴とする半導体記憶
装置。 ２、該番地選択検出回路には、一方のポートを介して該
特定番地に所定のデータが書込まれることにより他方の
ポートに割込信号が出力されていてかつ該他方のポート
が読出しモードとされていても、該他方のポートからの
該特定番地の選択期間が所定の時間間隔に達するまでは
、該割込信号のクリヤが阻止される手段が設けられてい
る、特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059463A JPS62221747A (ja) | 1986-03-19 | 1986-03-19 | マルチ・ポート・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61059463A JPS62221747A (ja) | 1986-03-19 | 1986-03-19 | マルチ・ポート・メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221747A true JPS62221747A (ja) | 1987-09-29 |
| JPH0568796B2 JPH0568796B2 (ja) | 1993-09-29 |
Family
ID=13114032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059463A Granted JPS62221747A (ja) | 1986-03-19 | 1986-03-19 | マルチ・ポート・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62221747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911825B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Ltd. | Multi-port memory based on DRAM core |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
| JPS59216268A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | マルチポ−トｒａｍを有する情報処理装置 |
| JPS59229786A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60243763A (ja) * | 1984-05-17 | 1985-12-03 | Fuji Electric Co Ltd | デユアルポ−トメモリ制御回路 |
-
1986
- 1986-03-19 JP JP61059463A patent/JPS62221747A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5668989A (en) * | 1979-11-08 | 1981-06-09 | Nec Corp | Memory circuit |
| JPS59216268A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | マルチポ−トｒａｍを有する情報処理装置 |
| JPS59229786A (ja) * | 1983-06-10 | 1984-12-24 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPS60243763A (ja) * | 1984-05-17 | 1985-12-03 | Fuji Electric Co Ltd | デユアルポ−トメモリ制御回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7911825B2 (en) | 2000-12-20 | 2011-03-22 | Fujitsu Semiconductor Ltd. | Multi-port memory based on DRAM core |
| US8547776B2 (en) | 2000-12-20 | 2013-10-01 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
| US8687456B2 (en) | 2000-12-20 | 2014-04-01 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
| US8717842B2 (en) | 2000-12-20 | 2014-05-06 | Fujitsu Semiconductor Limited | Multi-port memory based on DRAM core |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0568796B2 (ja) | 1993-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |