JPH06334138A

JPH06334138A - 半導体記憶装置

Info

Publication number: JPH06334138A
Application number: JP5281988A
Authority: JP
Inventors: Masayoshi Sasaki; 正義佐々木
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1993-03-26
Filing date: 1993-10-15
Publication date: 1994-12-02
Also published as: US5418740A; KR940022852A

Abstract

(57)【要約】【目的】ビット線の充放電に要する時間を短くてして
動作速度を速め、且つ信頼性及び歩留りを高める。【構成】メモリセルアレイＭＣＡが列方向で複数の行
セクションＲＳ_a、・・に分割されており、列同士の間
には１本の主ビット線ＭＢ₁、・・が設けられている。
行セクションＲＳ_a、・・中の列毎に１対ずつの副ビッ
ト線Ｂ_a1、Ｂ_a1′、・・が設けられており、これらをそ
の両側の列で隣接している１本ずつの副ビット線
Ｂ_a0′、Ｂ_a2、・・とは排他的に主ビット線ＭＢ₁、Ｍ
Ｂ₂、・・に接続する。このため、主ビット線ＭＢ₀、
・・のピッチを従来の略２倍にすることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本願の発明は、ＳＲＡＭと称され
ている半導体記憶装置に関するものである。

【０００２】

【従来の技術】図９は、×４ビット構成のＳＲＡＭの一
従来例を示している。この一従来例では、複数のメモリ
セルＭＣ₀、ＭＣ₁、・・が行及び列方向に配列されて
メモリセルアレイＭＣＡを構成している。行アドレスデ
コーダＲＡＤからの出力線であるワード線Ｗ₀、Ｗ₁、
・・は、各行のメモリセルＭＣ₀、ＭＣ₁、・・におけ
る１対の転送トランジスタのゲート電極になっている。

【０００３】各列のメモリセルＭＣ₀、ＭＣ₁、・・に
おける１対の転送トランジスタの夫々には真補１対のビ
ット線Ｂ₀、Ｂ₀′、・・が接続されており、列アドレ
スデコーダＣＡＤからの出力線が各対のビット線Ｂ₀、
Ｂ₀′、・・のカラムゲートＣＧ₀、ＣＧ₁、・・に接
続されている。各対のビット線Ｂ₀、Ｂ₀′、・・の終
端はセンス増幅器ＳＡ₀、ＳＡ₁、・・に接続されてお
り、４個毎のセンス増幅器ＳＡ₀〜ＳＡ₃、・・の夫々
が入出力端子Ｉ／Ｏ₀〜Ｉ／Ｏ₃に接続されている。

【０００４】なお、ワード線Ｗ₀、Ｗ₁、・・は、上述
の様にメモリセルＭＣ₀、ＭＣ₁、・・における転送ト
ランジスタのゲート電極になっているので、半導体基板
上の第１層目の多結晶Ｓｉで形成されている。また、ビ
ット線Ｂ₀、Ｂ₀′、・・は、通常はＡｌ系合金で形成
されている。

【０００５】ところで、ＳＲＡＭの速度性能はいくつか
の要因によって決定されるが、その大きな項目として、
ビット線Ｂ₀、Ｂ₀′、・・の充放電に要する時間が挙
げられる。この時間を短くするためには、ビット線
Ｂ₀、Ｂ₀′、・・の容量及び抵抗を小さくする必要が
ある。

【０００６】そのために、ビット線Ｂ₀、Ｂ₀′、・・
を上述の様にＡｌ系合金で形成して抵抗を小さくすると
共に、図１０に示す様に、ビット線Ｂ₀、Ｂ₀′、・・
とその下層の多結晶Ｓｉ配線１１との間の層間絶縁膜１
２、及びビット線Ｂ₀、Ｂ₀′、・・とその上層の第２
層目のＡｌ配線１３との間の層間絶縁膜１４をできるだ
け厚くして、ビット線Ｂ₀、Ｂ₀′、・・の容量Ｃ₁、
Ｃ₂を小さくする様に設計されている。

【０００７】

【発明が解決しようとする課題】しかし、メモリセルＭ
Ｃ₀、ＭＣ₁、・・の面積が縮小されてゆくに連れて、
ビット線Ｂ₀、Ｂ₀′、・・のピッチも縮小されてい
る。例えば、４メガビットＳＲＡＭでは、０．８μｍの
配線幅と０．８μｍの配線間スペースとでピッチは１．
６μｍ程度であるが、１６メガビットＳＲＡＭでは、配
線幅も配線間スペースも縮小されて、ピッチは１．１μ
ｍ程度にまで小さくなる。

【０００８】この様に配線間スペースが縮小されてくる
と、従来はあまり問題にならなかったビット線Ｂ₀、Ｂ
₀′、・・同士の間に生じる容量Ｃ₃を無視することが
できなくなる。この容量Ｃ₃を小さくするためにはビッ
ト線Ｂ₀、Ｂ₀′、・・を薄膜化すればよいが、薄膜化
によって今度はビット線Ｂ₀、Ｂ₀′、・・の抵抗が増
大してしまうので、単に薄膜化するだけでは、ビット線
Ｂ₀、Ｂ₀′、・・の充放電に要する時間を短くするこ
とができない。

【０００９】また、メモリセルＭＣ₀、ＭＣ₁、・・内
には、図１１に示す様に、ビット線Ｂ₀、Ｂ₀′、・・
用のコンタクト孔１５のためのスペースが必要であり、
このスペースがメモリセルＭＣ₀、ＭＣ₁、・・の寸法
を決定する１つの要因になっている。

【００１０】即ち、最小設計ルールをＦ、加工余裕をｆ
とすると、メモリセルＭＣ₀、ＭＣ₁、・・の短辺方向
であるビット線Ｂ₀、Ｂ₀′、・・の延在方向に垂直な
方向における寸法は、４Ｆ＋４ｆで決定され、これ以下
には縮小することができない。しかも、Ａｌ配線では、
通常、寸法Ｆを最小にすることは加工上や信頼性上から
難しく、これもメモリセルＭＣ₀、ＭＣ₁、・・の寸法
を大きくする要因になっている。

【００１１】

【課題を解決するための手段】請求項１の半導体記憶装
置は、フリップフロップを用いてメモリセルＭＣ₀、Ｍ
Ｃ₁、・・が構成されており、複数の前記メモリセルＭ
Ｃ₀、ＭＣ₁、・・が行及び列方向に配列されているメ
モリセルアレイＭＣＡを有する半導体記憶装置におい
て、前記メモリセルアレイＭＣＡが前記列方向で複数の
小メモリセルアレイＣＡ₀、ＣＡ₁、・・に分割されて
おり、前記列同士の間には前記複数の小メモリセルアレ
イＣＡ₀、ＣＡ₁、・・に亙って１本の主ビット線ＭＢ
₁、ＭＢ₂、・・が設けられており、前記小メモリセル
アレイＣＡ₀、ＣＡ₁、・・中の前記列毎に１対ずつの
副ビット線Ｂ_a1、Ｂ_a1′、・・が設けられており、前記
１対ずつの副ビット線Ｂ_a1、Ｂ_a1′、・・をそれらの両
側の前記列において隣接している１本ずつの前記副ビッ
ト線Ｂ_a0′、Ｂ_a2、・・とは排他的に前記主ビット線Ｍ
Ｂ₁、ＭＢ₂、・・に接続するための選択トランジスタ
Ｑ_1,0、Ｑ_2,0、・・が設けられていることを特徴とし
ている。

【００１２】請求項２の半導体記憶装置は、前記主ビッ
ト線ＭＢ₀、ＭＢ₁、・・に接続されている前記副ビッ
ト線Ｂ_a0、Ｂ_a0′、・・が存在している前記列に対応す
るセンス増幅器ＳＡ₀、ＳＡ₁、・・に、この列の両側
の１対の前記主ビット線ＭＢ₀、ＭＢ₁、・・が選択信
号Ｙ_i、Ｙ_i′によって接続されることを特徴としてい
る。

【００１３】請求項３の半導体記憶装置は、前記選択ト
ランジスタＱ_0,1、Ｑ_1,1、・・を介した前記主ビット
線ＭＢ₀、ＭＢ₁、・・と前記副ビット線Ｂ_a0、
Ｂ_a0′、・・との前記接続がこの副ビット線Ｂ_a0、
Ｂ_a0′、・・の長さ方向の中央部で行われていることを
特徴としている。

【００１４】請求項４の半導体記憶装置は、前記主ビッ
ト線ＭＢ₀、ＭＢ₁、・・はＡｌを主体とする材料から
成っており、前記副ビット線Ｂ_a0、Ｂ_a0′、・・は高融
点金属またはそのシリサイドを主体とする材料から成っ
ていることを特徴としている。

【００１５】請求項５の半導体記憶装置は、前記行方向
に延在しているワード線Ｗ_a0、Ｗ_a1、・・が選択的に活
性化されて前記メモリセルＭＣ₀、ＭＣ₁、・・が選択
され、活性化された前記ワード線Ｗ_a0、Ｗ_a1、・・が延
在している前記小メモリセルアレイＣＡ₀、ＣＡ₁、・
・中の前記選択トランジスタＱ_0,1、Ｑ_1,1、・・が、
前記活性化後で且つこの活性化に続く所定の期間に亙っ
て導通状態にされることを特徴としている。

【００１６】請求項６の半導体記憶装置は、前記選択ト
ランジスタＱ_0,1、Ｑ_1,1、・・は非導通状態に維持さ
れており、前記活性化中は、選択している前記メモリセ
ルＭＣ₀、ＭＣ₁、・・に対応している１対の前記副ビ
ット線Ｂ_a0、Ｂ_a0′、・・と前記主ビット線ＭＢ₀、Ｍ
Ｂ₁、・・との間の前記選択トランジスタＱ_0,1、Ｑ
_1,1、・・が導通状態にされることを特徴としている。

【００１７】請求項７の半導体記憶装置は、前記選択ト
ランジスタＱ_0,1、Ｑ_1,1、・・は導通状態に維持され
ており、前記活性化中は、選択していない前記メモリセ
ルＭＣ₀、ＭＣ₁、・・に対応している１対の前記副ビ
ット線Ｂ_a0、Ｂ_a0′、・・と前記主ビット線ＭＢ₀、Ｍ
Ｂ₁、・・との間の前記選択トランジスタＱ_0,1、Ｑ
_1,1、・・が非導通状態にされることを特徴としてい
る。

【００１８】

【作用】請求項１の半導体記憶装置では、複数の小メモ
リセルアレイＣＡ₀、ＣＡ₁、・・に亙って延在してい
る主ビット線ＭＢ₀、ＭＢ₁、・・が、メモリセルＭＣ
₀、ＭＣ₁、・・の１列について略１本である。このた
め、主ビット線ＭＢ₀、ＭＢ₁、・・のピッチを従来の
略２倍にして、ビット線間容量を低減させることができ
る。

【００１９】また、主ビット線ＭＢ₀、ＭＢ₁、・・の
幅を広くして、ビット線抵抗を低減させ、ストレスマイ
グレーション及びエレクトロマイグレーションに対する
耐性を向上させ、更に主ビット線ＭＢ₀、ＭＢ₁、・・
の加工を容易にすることができる。逆に、主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・のピッチを従来と同等程度にすれ
ば、行方向におけるメモリセルＭＣ₀、ＭＣ₁、・・の
寸法を短くして、メモリセルＭＣ₀、ＭＣ₁、・・の面
積を小さくすることができる。

【００２０】また、主ビット線ＭＢ₀、ＭＢ₁、・・に
沿って配置されている複数の小メモリセルアレイＣ
Ａ₀、ＣＡ₁、・・に設けられている副ビット線Ｂ_a0、
Ｂ_a0′、・・のうちで、主ビット線ＭＢ₀、ＭＢ₁、・
・に接続されるのは選択トランジスタＱ_0,1、Ｑ_1,1、
・・で選択されたものだけであるので、ビット線Ｂ₀、
Ｂ₀′、・・に沿って配置されている複数のメモリセル
ＭＣ₀、ＭＣ₁、・・の総てがこのビット線Ｂ₀、
Ｂ₀′、・・に接続されている場合に比べて、主ビット
線ＭＢ₀、ＭＢ₁、・・の接合容量が少ない。

【００２１】請求項２の半導体記憶装置では、隣接する
メモリセルＭＣ₀、ＭＣ₁、・・同士で共有している１
本の主ビット線ＭＢ₀、ＭＢ₁、・・を選択信号Ｙ_i、
Ｙ_i′で選択してセンス増幅器ＳＡ₀、ＳＡ₁、・・に
接続しており、しかもこの選択信号Ｙ_i、Ｙ_i′は列ア
ドレス信号から得ることができるので、センス増幅器Ｓ
Ａ₀、ＳＡ₁、・・の数、アドレスデータの数、ビット
構成アーキテクチャ等には従来に比べて特に変更を加え
る必要がない。

【００２２】請求項３の半導体記憶装置では、メモリセ
ルＭＣ₀、ＭＣ₁、・・から主ビット線ＭＢ₀、Ｍ
Ｂ₁、・・までのデータの最長の伝達経路が最も短いの
で、データの最長の伝達時間が最も短い。

【００２３】請求項４の半導体記憶装置では、小メモリ
セルアレイＣＡ₀、ＣＡ₁、・・中の列毎に１対ずつ設
けられている副ビット線Ｂ_a0、Ｂ_a0′、・・は、微細な
パターニングが必要であるが、加工が容易な高融点金属
またはそのシリサイドを主体とする材料から成っている
ので、パターニングを容易に行うことができる。一方、
低抵抗ではあるが加工が容易ではないＡｌを主体とする
材料から成っている主ビット線ＭＢ₀、ＭＢ₁、・・
は、メモリセルＭＣ₀、ＭＣ₁、・・の１列について略
１本でよいので、やはりパターニングを容易に行うこと
ができる。

【００２４】請求項５〜７の半導体記憶装置では、メモ
リセルＭＣ₀、ＭＣ₁、・・を選択した後、所定の期間
に亙って副ビット線Ｂ_a0、Ｂ_a0′、・・を主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・に接続しているので、この主ビット
線ＭＢ₀、ＭＢ₁、・・を介して副ビット線Ｂ_a0、
Ｂ_a0′、・・を所定の電圧にまで充電することができ
る。このため、次にメモリセルＭＣ₀、ＭＣ₁、・・を
選択した時に、メモリセルＭＣ₀、ＭＣ₁、・・に記憶
されている情報と１対の副ビット線Ｂ_a0、Ｂ_a0′、・・
の電圧とが逆転関係にあることによって記憶情報が破壊
されるのを防止することができる。

【００２５】

【実施例】以下、×４ビット構成のＳＲＡＭに適用した
本願の発明の一実施例を、図１〜８を参照しながら説明
する。図１が、本実施例のメモリセルアレイＭＣＡを示
している。本実施例でも、メモリセルＭＣ₀、ＭＣ₁、
・・及びワード線Ｗ_a0、Ｗ _a1、・・は、図９に示した一
従来例におけるメモリセルＭＣ₀、ＭＣ₁、・・及びワ
ード線Ｗ₀、Ｗ₁、・・と、実質的に同様の構成を有し
ている。

【００２６】しかし、本実施例では、各列に設けられて
いる真補１対の副ビット線Ｂ_a0、Ｂ_a0′、・・が、８個
のメモリセルＭＣ₀、・・にしか接続されていない。こ
の様に各列で１対ずつの副ビット線Ｂ_a0、Ｂ_a0′、・・
に接続されている一群のメモリセルＭＣ₀、・・を本実
施例では行セクションと呼び、複数個の行セクションＲ
Ｓ_a、ＲＳ_b、・・が列方向に並んでいる。なお、副ビ
ット線Ｂ_a0、Ｂ_a0′、・・は、タングテスン等の高融点
金属若しくはそのシリサイドまたはこのシリサイドを多
結晶Ｓｉ膜上に積層させたポリサイドから成っている。

【００２７】メモリセルアレイＭＣＡの両側及びメモリ
セルＭＣ₀、・・の列同士の間には、Ａｌ系合金から成
っている主ビット線ＭＢ₀、ＭＢ₁、・・が１本ずつ設
けられており、図２に示す様に、互いに隣接している主
ビット線ＭＢ₀、ＭＢ₁、・・が、対になって、パスゲ
ートＰＧ₀、ＰＧ₁、・・を介して、センス増幅器ＳＡ
₀、ＳＡ₁、・・に接続されている。行セクションＲＳ
_a、ＲＳ_b、・・の各々には、副ビット線Ｂ_a0、
Ｂ_a0′、・・の長さ方向の中央部を横切る様に、１対ず
つのカラム選択ワード線ＣＷ_a0、ＣＷ_a1、・・が設けら
れている。

【００２８】また、カラム選択ワード線ＣＷ_a0、Ｃ
Ｗ_a1、・・をゲート電極とする選択トランジスタ
Ｑ_0,1、Ｑ_1,1、・・が、副ビット線Ｂ_a0、Ｂ_a0′、・
・の長さ方向の中央部に設けられている。そして、１対
の副ビット線、例えばＢ_a1、Ｂ_a1′は、選択トランジス
タＱ_1,0、Ｑ_2,0を介して夫々主ビット線ＭＢ₁、ＭＢ
₂に接続されており、それらの両側の１本ずつの副ビッ
ト線Ｂ_a0′、Ｂ_a2は、選択トランジスタＱ_1,1、Ｑ_2,1
を介して夫々主ビット線ＭＢ₁、ＭＢ₂に接続されてい
る。

【００２９】従って、例えば１対の副ビット線Ｂ_a1、Ｂ
_a1′の情報を主ビット線ＭＢ₁、ＭＢ₂に伝える場合
は、カラム選択ワード線ＣＷ_a0を活性化して、選択トラ
ンジスタＱ_1,0、Ｑ_2,0を導通状態にすればよい。この
とき、選択トランジスタＱ_1,1、Ｑ_2,1は非導通状態で
あるので、副ビット線Ｂ_a0′、Ｂ_a2の情報は主ビット線
ＭＢ₁、ＭＢ₂に伝わらない。つまり、１対の副ビット
線Ｂ_a1、Ｂ_a1′と、これらの両側の列において隣接して
いる１本ずつの副ビット線Ｂ_a0′、Ｂ_a2とは、電気的に
は排他的にしか主ビット線ＭＢ₁、ＭＢ₂に接続されな
い。

【００３０】図２は、図１に示した行セクションＲ
Ｓ_a、ＲＳ_b、・・の群の構成を示している。１つの行
セクションＲＳ_a、ＲＳ_b、・・が１つの小メモリセル
アレイＣＡ₀、ＣＡ₁、・・に対応しており、従って、
メモリセルアレイＭＣＡが列方向で複数の小メモリセル
アレイＣＡ₀、ＣＡ₁、・・に分割されている。

【００３１】各々の小メモリセルアレイＣＡ₀、Ｃ
Ａ₁、・・における１対ずつのカラム選択ワード線ＣＷ
_a0、ＣＷ_a1、・・は、夫々１本ずつのカラム選択信号線
ＣＷ_a、ＣＷ_b、・・から分岐しており、選択信号
Ｙ_i、Ｙ_i′によって何れか一方だけが活性化される。
小メモリセルアレイＣＡ₀、ＣＡ₁、・・の各々は１２
８×８個のメモリセルＭＣ₀、ＭＣ₁、・・を含んでお
り、１２８ビットに対応する１２９本の主ビット線ＭＢ
₀、ＭＢ₁、・・・が小メモリセルアレイＣＡ₀、ＣＡ
₁、・・の各々を列方向へ横切っている。

【００３２】なお、本実施例では、各小メモリセルアレ
イＣＡ₀、ＣＡ₁、・・の列方向におけるメモリセルＭ
Ｃ₀、・・の数、つまり１対の副ビット線Ｂ_a0、
Ｂ_a0′、・・に接続されているメモリセルＭＣ₀、・・
の数を、簡単化のために８にしているが、一般的にはこ
の数として３２、６４、１２８程度の値を採用する。

【００３３】以上の様な本実施例では、動作に際して、
行アドレスデコーダＲＡＤに入力された行アドレス信号
を各行のレベルまでデコードする前の小メモリセルアレ
イＣＡ₀、ＣＡ₁、・・のレベルでのデコード信号を、
カラム選択信号線ＣＷ_a、ＣＷ_b、・・に分岐させるこ
とによって、小メモリセルアレイＣＡ₀、ＣＡ₁、・・
を選択する。また、選択信号Ｙ_i、Ｙ_i′は、列アドレ
スデコーダＣＡＤに入力された列アドレス信号に基づい
て得る。

【００３４】メモリセルアレイＭＣＡ中の例えばメモリ
セルＭＣ₁の情報を読み出すためには、ワード線Ｗ_a2を
活性化させて、メモリセルＭＣ₁の情報を副ビット線Ｂ
_a1、Ｂ_a1′に伝達する。そして、選択信号Ｙ_iでカラム
選択ワード線ＣＷ_a0を活性化させることによって、選択
トランジスタＱ_1,0、Ｑ_2,0を介して、副ビット線
Ｂ_a1、Ｂ_a1′の情報を主ビット線ＭＢ₁、ＭＢ₂に伝達
する。そして更に、選択信号Ｙ_iでパスゲートＰＧ₁を
開くことによって、主ビット線ＭＢ₁、ＭＢ₂をセンス
増幅器ＳＡ₁に電気的に接続し、このセンス増幅器ＳＡ
₁で主ビット線ＭＢ₁、ＭＢ₂の情報を検出する。

【００３５】同様にして、例えばメモリセルＭＣ₄の情
報を読み出すためには、ワード線Ｗ_a5を活性化させて、
メモリセルＭＣ₄の情報を副ビット線Ｂ_a0、Ｂ_a0′に伝
達する。そして、選択信号Ｙ_i′でカラム選択ワード線
ＣＷ_a1を活性化させることによって、選択トランジスタ
Ｑ_0,1、Ｑ_1,1を介して、副ビット線Ｂ_a0、Ｂ_a0′の情
報を主ビット線ＭＢ₀、ＭＢ₁に伝達する。そして更
に、選択信号Ｙ_i′でパスゲートＰＧ₀を開くことによ
って、主ビット線ＭＢ₀、ＭＢ₁をセンス増幅器ＳＡ₀
に電気的に接続し、このセンス増幅器ＳＡ₀で主ビット
線ＭＢ₀、ＭＢ₁の情報を検出する。

【００３６】なお、以上の説明からも明らかな様に、副
ビット線Ｂ_a1の情報も副ビット線Ｂ_a0′の情報も共に主
ビット線ＭＢ₁に伝達されるが、副ビット線Ｂ_a1の情報
が伝達されるのはカラム選択ワード線ＣＷ_a0を活性化し
たときだけであり、副ビット線Ｂ_a0′の情報が伝達され
るのはカラム選択ワード線ＣＷ_a1を活性化したときだけ
である。従って、副ビット線Ｂ_a1、Ｂ_a0′の情報が同時
に主ビット線ＭＢ₁に伝達されることはない。

【００３７】また、副ビット線Ｂ_a1の情報が主ビット線
ＭＢ₁に伝達されたときは、副ビット線Ｂ_a1と対を成し
ている副ビット線Ｂ_a1′の情報が主ビット線ＭＢ₂に伝
達されており、これらの主ビット線ＭＢ₁、ＭＢ₂が選
択信号Ｙ_iによってパスゲートＰＧ₁を介してセンス増
幅器ＳＡ₁に電気的に接続される。そして、副ビット線
Ｂ_a0′の情報が主ビット線ＭＢ₁に伝達されたときは、
副ビット線Ｂ_a0′と対を成している副ビット線Ｂ_a0の情
報が主ビット線ＭＢ₀に伝達されており、これらの主ビ
ット線ＭＢ₀、ＭＢ₁が選択信号Ｙ_i′によってパスゲ
ートＰＧ₀を介してセンス増幅器ＳＡ₀に電気的に接続
される。

【００３８】つまり、主ビット線ＭＢ₁が主ビット線Ｍ
Ｂ₂と対になるときは、選択信号Ｙ_iによってパスゲー
トＰＧ₁を介して正しくセンス増幅器ＳＡ₁に電気的に
接続され、主ビット線ＭＢ₁が主ビット線ＭＢ₀と対に
なるときは、選択信号Ｙ_i′によってパスゲートＰＧ₀
を介して正しくセンス増幅器ＳＡ₀に電気的に接続され
る。

【００３９】一方、情報を書き込むためには、センス増
幅器ＳＡ₀、ＳＡ₁、・・は使用しないが、選択した１
対の情報を、選択信号Ｙ_iまたはＹ_i′で開いたパスゲ
ートＰＧ₀、ＰＧ₁、・・を介して、主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・に伝達する。そして、カラム選択ワ
ード線ＣＷ_a0、ＣＷ_a1、・・及びワード線Ｗ_a0、Ｗ_a1、
・・の選択を経て、メモリセルアレイＭＣＡ中の特定の
メモリセルＭＣ₀、ＭＣ₁、・・に情報を書き込む。

【００４０】ところで、例えば、副ビット線Ｂ_a1、
Ｂ_a1′に対応して１、０であるメモリセルＭＣ₁の情報
を読み出すに際して、図３に示す様に、ワード線Ｗ_a2を
活性化させてＨレベルにし、ワード線Ｗ_a2がＨレベルで
ある期間に対応させてカラム選択ワード線ＣＷ_a0も活性
化させてＨレベルにし、カラム選択ワード線ＣＷ_a1は不
活性のＬレベルのままにすると、副ビット線Ｂ_a1及び主
ビット線ＭＢ₁がＨレベルになり、副ビット線Ｂ_a1′及
び主ビット線ＭＢ₂がＬレベルになる。

【００４１】一方、図４に示す様に、主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・は、ＰＭＯＳトランジスタＱ_L等で
あるビット線負荷回路によって電源電圧のレベル
（Ｖ_CC）までプルアップ（充電）されているのが通常で
ある。このため、メモリセルＭＣ₁からの情報の読み出
しを完了した後は、主ビット線ＭＢ₁、ＭＢ₂の電圧
は、直ちにＶ_CCに回復する。

【００４２】しかし、本実施例の副ビット線Ｂ_a0、
Ｂ_a0′、・・には、プルアップ回路が接続されていな
い。このため、メモリセルＭＣ₁の情報が副ビット線Ｂ
_a1、Ｂ_a1′に残ると共に、メモリセルＭＣ₁と共通のワ
ード線Ｗ_a2に沿って配列されている他のメモリセルＭＣ
₂等の情報も副ビット線Ｂ_a2、Ｂ_a2′等に残される。従
って、メモリセルＭＣ₂の情報が副ビット線Ｂ_a2、
Ｂ_a2′に対応して０、１であったとすると、副ビット線
Ｂ_a2、Ｂ_a2′にこの情報が残される。

【００４３】そして、次に、例えば、メモリセルＭＣ₅
の情報を読み出すためにワード線Ｗ_a5を活性化させ、メ
モリセルＭＣ₆の情報が副ビット線Ｂ_a2、Ｂ_a2′に対応
して１、０であったとすると、副ビット線Ｂ_a2、Ｂ_a2′
に残されていた０、１の情報によってメモリセルＭＣ₆
の情報が破壊される可能性が大きい。そこで、本実施例
では、例えばメモリセルＭＣ₁の情報を読み出すに際し
て、カラム選択ワード線ＣＷ_a0、ＣＷ_a1の活性化、つま
り選択トランジスタＱ_1,0、Ｑ_2,0、・・の導通のタイ
ミングを、図５に示す様に規定している。

【００４４】この図５のタイミングでは、まず、メモリ
セルＭＣ₁を選択するためのアドレス信号によってワー
ド線Ｗ_a2を活性化させて、メモリセルＭＣ₁の情報を副
ビット線Ｂ_a1、Ｂ_a1′に伝達する。なお、、ここでは、
図３について説明した場合と同様に副ビット線Ｂ_a1、Ｂ
_a1′を夫々Ｈレベル及びＬレベルとする。また、既述の
様に、この時、副ビット線Ｂ_a2、Ｂ_a2′等のレベルも、
メモリセルＭＣ₂等の情報に応じて同時に変動する。

【００４５】ワード線Ｗ_a2の活性化と略同時にカラム選
択ワード線ＣＷ_a0も活性化させ、選択トランジスタＱ
_1,0、Ｑ_2,0を導通させて、副ビット線Ｂ_a1、Ｂ_a1′の
情報を主ビット線ＭＢ₁、ＭＢ₂に伝達する。そして、
センス増幅器ＳＡ₁で主ビット線ＭＢ₁、ＭＢ₂の情報
を検出する。

【００４６】次に、ワード線Ｗ_a2を不活性化させてメモ
リセルＭＣ₁と副ビット線Ｂ_a1、Ｂ_a1′とを切り離す
が、カラム選択ワード線ＣＷ_a0は引き続き活性化状態を
維持させる。副ビット線Ｂ_a1′の電位を引き下げていた
メモリセルＭＣ₁が切り離されたのに対して、選択トラ
ンジスタＱ_1,0、Ｑ_2,0は導通状態を維持しているの
で、副ビット線Ｂ_a1、Ｂ_a1′は、ＰＭＯＳトランジスタ
Ｑ_L及び主ビット線ＭＢ₁、ＭＢ₂を介して、Ｖ_CCまで
充電される。

【００４７】また、ワード線Ｗ_a2を不活性化させた後、
カラム選択ワード線ＣＷ_a0の活性化状態を維持させると
同時に、カラム選択ワード線ＣＷ_a1も活性化させる。こ
の結果、副ビット線Ｂ_a2、Ｂ_a2′も、ＰＭＯＳトランジ
スタＱ_L、主ビット線ＭＢ₂、ＭＢ₃及び選択トランジ
スタＱ_2,1、Ｑ_3,1を介して、Ｖ_CCまで充電される。総
ての副ビット線Ｂ_a1、Ｂ_a1′、Ｂ_a2、Ｂ_a2′、・・をＶ
_CCまで十分に充電した後、カラム選択ワード線ＣＷ_a0、
ＣＷ_a1を不活性化させる。その後、次のアドレス信号に
よって、該当するワード線及びカラム選択ワード線を活
性化させる。

【００４８】以上の様な図５のタイミングでは、メモリ
セルＭＣ₀、ＭＣ₁、・・を選択した後、常に副ビット
線Ｂ_a0、Ｂ_a0′、・・をＶ_CCまで充電しているので、メ
モリセルＭＣ₀、ＭＣ₁、・・の次の選択時に記憶情報
が破壊されるのを防止することができる。

【００４９】なお、この図５のタイミングでは、以上の
説明及び図５からも明らかな様に、カラム選択ワード線
ＣＷ_a0、ＣＷ_a1、・・を通常は不活性化させておき、メ
モリセルＭＣ₀、ＭＣ₁、・・の選択時に、選択すべき
メモリセルＭＣ₀、ＭＣ₁、・・のアドレスに対応する
カラム選択ワード線ＣＷ_a0、ＣＷ_a1、・・を活性化させ
ている。

【００５０】しかし、図６に示す様に、カラム選択ワー
ド線ＣＷ_a0、ＣＷ_a1、・・を通常は活性化させておき、
メモリセルＭＣ₀、ＭＣ₁、・・の選択時に、選択しな
いメモリセルＭＣ₀、ＭＣ₁、・・のアドレスに対応す
るカラム選択ワード線ＣＷ_a0、ＣＷ_a1、・・を不活性化
させてもよい。この場合も、カラム選択ワード線Ｃ
Ｗ_a0、ＣＷ_a1、・・以外の信号の動作は、図５の場合と
実質的に同じである。

【００５１】ところで、本実施例の副ビット線Ｂ_a0、Ｂ
_a0′、・・は、既述の様に、タングテスン等の高融点金
属若しくはそのシリサイドまたはこのシリサイドを多結
晶Ｓｉ膜上に積層させたポリサイドから成っている。こ
のため、行セクションＲＳ_a、ＲＳ_b、・・中の列毎に
１対ずつ必要であり、微細なパターニングが必要である
にも拘らず、副ビット線Ｂ_a0、Ｂ_a0′、・・は加工性、
信頼性が優れている。なお、上記の材料はＡｌよりも抵
抗が大きいので信号伝達にやや不利であるが、副ビット
線Ｂ_a0、Ｂ_a0′、・・は長さが短いので、問題にはなら
ない。

【００５２】一方、主ビット線ＭＢ₀、ＭＢ₁、・・・
は、メモリセルＭＣ₀、ＭＣ₁、・・の１列について略
１本しか必要ではないので、図９に示した一従来例に比
べてピッチを略２倍にすることができる。このため、線
幅が狭くなるとエレクトロマイグレーション及びストレ
スマイグレーション等の信頼性や加工性が低下するＡｌ
系合金から成っているにも拘らず、これらの問題を生じ
させることなく、低抵抗で高速の信号伝達を実現するこ
とができる。

【００５３】また、１本の主ビット線ＭＢ₀、ＭＢ₁、
・・・に電気的に接続されるのは１本の副ビット線
Ｂ_a0、Ｂ_a0′、・・だけであるので、図８に示す様に、
行セクションＲＳ_a、ＲＳ_b、・・中の１列のメモリセ
ルＭＣ₀、・・しか、１本の主ビット線ＭＢ₀、Ｍ
Ｂ₁、・・・に電気的に接続されない。このため、図１
２に示す様に各列のメモリセルＭＣ₀、ＭＣ₁、・・の
総てがビット線Ｂ₀、Ｂ₀′、・・に接続される一従来
例に比べて、主ビット線ＭＢ₀、ＭＢ₁、・・・の接合
容量が少なく、高速の信号伝達を実現することができ
る。

【００５４】なお、図８に示した様に主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・の接合容量の低減だけを目的とする
のであれば、各列毎に１対ずつの主ビット線ＭＢ₀、Ｍ
Ｂ₁、・・を設けてもよい。この場合は、主ビット線Ｍ
Ｂ₀、ＭＢ₁、・・のピッチが副ビット線Ｂ_a0、
Ｂ_a0′、・・のピッチと同じになるが、選択信号Ｙ_i、
Ｙ_i′及びパスゲートＰＧ₀、ＰＧ₁、・・による主ビ
ット線ＭＢ₀、ＭＢ₁、・・とセンス増幅器ＳＡ₀、Ｓ
Ａ₁、・・との接続の選択が不要になる。

【００５５】また、以上の実施例では、簡単化のため
に、カラム選択ワード線ＣＷ_a0、ＣＷ_a1、・・に直列に
トランジスタを接続し、選択信号Ｙ_i、Ｙ_i′によるス
イッチングで、これらのカラム選択ワード線ＣＷ_a0、Ｃ
Ｗ_a1、・・を選択する様にしている。しかし、トランジ
スタを直列に接続しただけでは、このトランジスタの閾
値電圧の分だけカラム選択ワード線ＣＷ_a0、ＣＷ_a1、・
・の電位が降下して、選択トランジスタＱ_0,1、
Ｑ_1,1、・・の電流駆動能力が低下する。従って、例え
ば、図７に示す様にＮＡＮＤ回路とＮＯＴ回路とを用い
る方が、実用的には優れている。

【００５６】更に、以上の実施例でも、行アドレスデコ
ーダＲＡＤに入力された行アドレス信号でワード線
Ｗ_a0、Ｗ_a1、・・を選択する点は従来と同じであるの
で、本実施例における分割ビット線方式に加えて、従来
公知の分割ワード線方式を採用することもできる。

【００５７】

【発明の効果】請求項１の半導体記憶装置では、ビット
線間容量を低減させることができ、ビット線の接合容量
も少なく、且つビット線抵抗を低減させことができるの
で、ビット線の充放電に要する時間が短くて、動作速度
が速い。また、ストレスマイグレーション及びエレクト
ロマイグレーションに対する耐性を向上させることがで
きるので、信頼性を高めることができる。また、ビット
線の加工を容易にすることができるので、歩留りを高め
ることができ、メモリセルの面積を小さくすることがで
きるので、集積度を高めることもできる。

【００５８】請求項２の半導体記憶装置では、センス増
幅器の数、アドレスデータの数、ビット構成アーキテク
チャ等には従来に比べて特に変更を加える必要がないの
で、製造が容易である。

【００５９】請求項３の半導体記憶装置では、データの
最長の伝達時間が最も短いので、データの伝達速度が速
い。

【００６０】請求項４の半導体記憶装置では、主ビット
線も副ビット線もパターニングを容易に行うことができ
るので、製造が容易である。

【００６１】請求項５〜７の半導体記憶装置では、メモ
リセルを選択した後、次にメモリセルを選択した時に、
メモリセルに記憶されている情報と１対の副ビット線の
電圧とが逆転関係にあることによって記憶情報が破壊さ
れるのを防止することができるので、信頼性が高い。

【図面の簡単な説明】

【図１】本願の発明の一実施例における小メモリセルア
レイの模式的な回路図である。

【図２】一実施例における小メモリセルアレイの群の構
成を示す模式的な回路図である。

【図３】一実施例において考えられる各信号のタイミン
グの一例を示すグラフである。

【図４】一実施例におけるメモリセルの模式的な回路図
である。

【図５】一実施例における各信号のタイミングを示すグ
ラフである。

【図６】一実施例における各信号のタイミングの変形例
を示すグラフである。

【図７】一実施例におけるカラム選択ワード線の変形例
を示す回路図である。

【図８】一実施例における主ビット線とメモリセルとの
接続の状態を示す模式的な回路図である。

【図９】本願の発明の一従来例の模式的な回路図であ
る。

【図１０】ビット線の容量を説明するための模式的な側
断面図である。

【図１１】メモリセルの寸法を説明するための模式的な
平面図である。

【図１２】一従来例におけるビット線とメモリセルとの
接続の状態を示す模式的な回路図である。

【符号の説明】

Ｂ_a0 副ビット線ＣＡ₀ 小メモリセルアレイＭＢ₀ 主ビット線ＭＣ₀ メモリセルＭＣＡメモリセルアレイＱ_0,1 選択トランジスタＳＡ₀ センス増幅器Ｙ_i 選択信号Ｙ_i′ 選択信号

Claims

【特許請求の範囲】

【請求項１】フリップフロップを用いてメモリセルが
構成されており、複数の前記メモリセルが行及び列方向
に配列されているメモリセルアレイを有する半導体記憶
装置において、前記メモリセルアレイが前記列方向で複数の小メモリセ
ルアレイに分割されており、前記列同士の間には前記複数の小メモリセルアレイに亙
って１本の主ビット線が設けられており、前記小メモリセルアレイ中の前記列毎に１対ずつの副ビ
ット線が設けられており、前記１対ずつの副ビット線をそれらの両側の前記列にお
いて隣接している１本ずつの前記副ビット線とは排他的
に前記主ビット線に接続するための選択トランジスタが
設けられていることを特徴とする半導体記憶装置。
【請求項２】前記主ビット線に接続されている前記副
ビット線が存在している前記列に対応するセンス増幅器
に、この列の両側の１対の前記主ビット線が選択信号に
よって接続されることを特徴とする請求項１記載の半導
体記憶装置。
【請求項３】前記選択トランジスタを介した前記主ビ
ット線と前記副ビット線との前記接続がこの副ビット線
の長さ方向の中央部で行われていることを特徴とする請
求項１記載の半導体記憶装置。
【請求項４】前記主ビット線はＡｌを主体とする材料
から成っており、前記副ビット線は高融点金属またはそのシリサイドを主
体とする材料から成っていることを特徴とする請求項１
記載の半導体記憶装置。
【請求項５】前記行方向に延在しているワード線が選
択的に活性化されて前記メモリセルが選択され、活性化された前記ワード線が延在している前記小メモリ
セルアレイ中の前記選択トランジスタが、前記活性化後
で且つこの活性化に続く所定の期間に亙って導通状態に
されることを特徴とする請求項１記載の半導体記憶装
置。
【請求項６】前記選択トランジスタは非導通状態に維
持されており、前記活性化中は、選択している前記メモリセルに対応し
ている１対の前記副ビット線と前記主ビット線との間の
前記選択トランジスタが導通状態にされることを特徴と
する請求項５記載の半導体記憶装置。
【請求項７】前記選択トランジスタは導通状態に維持
されており、前記活性化中は、選択していない前記メモリセルに対応
している１対の前記副ビット線と前記主ビット線との間
の前記選択トランジスタが非導通状態にされることを特
徴とする請求項５記載の半導体記憶装置。