JPH036596B2 - - Google Patents
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- JPH036596B2 JPH036596B2 JP60068247A JP6824785A JPH036596B2 JP H036596 B2 JPH036596 B2 JP H036596B2 JP 60068247 A JP60068247 A JP 60068247A JP 6824785 A JP6824785 A JP 6824785A JP H036596 B2 JPH036596 B2 JP H036596B2
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- driver circuit
- circuit
- driver
- gate
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- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000003491 array Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔概要〕
デコーダ回路列の両側にメモリセルアレイが接
続されているメモリ回路であつて、各デコーダ回
路のデコード論理ゲートの片側にのみドライバ回
路を接続し、もう片側にはドライバ出力をデコー
ダ回路列を横切る配線を介して供給することによ
り、デコーダに要する面積を減少する。
続されているメモリ回路であつて、各デコーダ回
路のデコード論理ゲートの片側にのみドライバ回
路を接続し、もう片側にはドライバ出力をデコー
ダ回路列を横切る配線を介して供給することによ
り、デコーダに要する面積を減少する。
本発明は半導体記憶装置に係り、特にセルアレ
イ配設されるメモリセル領域の中間にデコーダを
配置した半導体記憶装置の改良に関する。
イ配設されるメモリセル領域の中間にデコーダを
配置した半導体記憶装置の改良に関する。
近年、半導体記憶装置の大規模化にともない、
メモリセル領域の側端部にデコーダを配置する構
成ではデコーダに近いセルと遠いセルとの信号の
伝達時間の違いた問題になる。そのため、セルア
レイの中央部にデコーダを配置した構成によりこ
れを改善することがなされている。
メモリセル領域の側端部にデコーダを配置する構
成ではデコーダに近いセルと遠いセルとの信号の
伝達時間の違いた問題になる。そのため、セルア
レイの中央部にデコーダを配置した構成によりこ
れを改善することがなされている。
第４図は従来のコラムデコーダの概要を表わす
図であり、セルアレイの中央部に配設され、
NORゲート１の両側に２，３のドライバ回路を
接続している。尚、CD０，CD１はデコーダドラ
イバ駆動用クロツクである。
図であり、セルアレイの中央部に配設され、
NORゲート１の両側に２，３のドライバ回路を
接続している。尚、CD０，CD１はデコーダドラ
イバ駆動用クロツクである。
半導体記憶装置の高集積、高密度化に伴うセル
ピツチの縮小のため、ドライバ回路２，３の幅は
これに対応して狭くする必要があり、そのためド
ライバ回路の構成に要する回路面積は横幅を広く
して確保しなければならず必然的にドライバ回路
は細長くなる。またデコーダドライバ駆動用クロ
ツクCD０，CD１をNORゲート１の両側に走ら
せなければならない。
ピツチの縮小のため、ドライバ回路２，３の幅は
これに対応して狭くする必要があり、そのためド
ライバ回路の構成に要する回路面積は横幅を広く
して確保しなければならず必然的にドライバ回路
は細長くなる。またデコーダドライバ駆動用クロ
ツクCD０，CD１をNORゲート１の両側に走ら
せなければならない。
従来においては、上述のことからデコーダ部の
面積はかなり大きなものとなり、半導体記憶装置
の容量をさらに大規模化するための一つの障害と
なつていた。
面積はかなり大きなものとなり、半導体記憶装置
の容量をさらに大規模化するための一つの障害と
なつていた。
本発明においては、一対のメモリセルアレイの
間の領域にデコーダを複数配列してなる半導体記
憶装置、即ちデコーダ回路列の両側にメモリセル
アレイ接続されているメモリ回路において、該デ
コーダ回路各々はアドレス入力に応じて選択信号
を発生するデコーダ論理ゲートと、該論理ゲート
の片側のみに配設されたドライバ回路とからな
り、該ドライバ回路の配設されない側のメモリセ
ル側には該片側のみに配設されたドライバ回路の
出力をデコーダ列を横切る配線によつて供給す
る。
間の領域にデコーダを複数配列してなる半導体記
憶装置、即ちデコーダ回路列の両側にメモリセル
アレイ接続されているメモリ回路において、該デ
コーダ回路各々はアドレス入力に応じて選択信号
を発生するデコーダ論理ゲートと、該論理ゲート
の片側のみに配設されたドライバ回路とからな
り、該ドライバ回路の配設されない側のメモリセ
ル側には該片側のみに配設されたドライバ回路の
出力をデコーダ列を横切る配線によつて供給す
る。
上記のようにデコード論理ゲート（例えば
NORゲート）の片側のみにドライバ回路を接続
し、もう片側のドライバ回路は除去して片側のド
ライバ回路から配線でデコーダ出力を供給する
と、ドライバ回路の負荷は重くなるため個々のド
ライバ回路の所要面積は２個のドライバ回路を設
けた時よりやや大きくなるが、デコーダ全体の面
積は減少する。
NORゲート）の片側のみにドライバ回路を接続
し、もう片側のドライバ回路は除去して片側のド
ライバ回路から配線でデコーダ出力を供給する
と、ドライバ回路の負荷は重くなるため個々のド
ライバ回路の所要面積は２個のドライバ回路を設
けた時よりやや大きくなるが、デコーダ全体の面
積は減少する。
また、従来NORゲートの両側のドライバ回路
のために２系統のデコーダ駆動用クロツクCD０，
１が必要であつたのが、第１図のようにNORゲ
ートの片側のみにデコーダ回路を配置する場合に
は、１系統で済む。
のために２系統のデコーダ駆動用クロツクCD０，
１が必要であつたのが、第１図のようにNORゲ
ートの片側のみにデコーダ回路を配置する場合に
は、１系統で済む。
本発明を実施を採つて説明すると、第１図のよ
うに、すてのドライバ回路２をNORゲート１の
片側に配置し、他の側のメモリセルに抵抗４で配
線する場合と、第２図のようにNORゲート１の
片側のみに接続するドライバ回路２を千鳥状に交
互にNORゲートの片側に配置し、それぞれ他の
側のメモリセルには片側のドライバ出力を配線を
介して供給することが考えられる。
うに、すてのドライバ回路２をNORゲート１の
片側に配置し、他の側のメモリセルに抵抗４で配
線する場合と、第２図のようにNORゲート１の
片側のみに接続するドライバ回路２を千鳥状に交
互にNORゲートの片側に配置し、それぞれ他の
側のメモリセルには片側のドライバ出力を配線を
介して供給することが考えられる。
第１の実施例の概要を第１図に表わし、より具
体例を第３図に表わしている。
体例を第３図に表わしている。
第１図においてはNORゲート１の片側のみに
接続するドライバ回路２がNORゲート１の片側
のみに配置されている。そして他の側のメモリセ
ルアレイには抵抗４を介してデコーダ回路２の出
力が配線されている。ドライバ回路２に供給され
る駆動用クロツクCD１，CD０は１系統で済む。
接続するドライバ回路２がNORゲート１の片側
のみに配置されている。そして他の側のメモリセ
ルアレイには抵抗４を介してデコーダ回路２の出
力が配線されている。ドライバ回路２に供給され
る駆動用クロツクCD１，CD０は１系統で済む。
第３図に本実施例のより具体例を表わしてお
り、第１図と同一部分には同一番号で指示してあ
る。図Ａは平面均回路構成を示し、図Ｂはそのブ
ロツク図を示すものである。
り、第１図と同一部分には同一番号で指示してあ
る。図Ａは平面均回路構成を示し、図Ｂはそのブ
ロツク図を示すものである。
図において、セルアレイ領域５の中央部にコラ
ムデコーダが配設されており、コラムデコーダ１
０は破線で囲んだNORゲート１及びその片側の
みに接続されたデコーダ回路２で構成されてい
る。４はデコーダ回路と反対側のセルアレイ５側
にクロスアンダー配線する拡散層乃至不純物導入
領域のなす抵抗であり、６はデータパス線、７は
コラムデコーダの出力を入力としビツト線BLと
データパス線６との間に設けられたゲート、８は
アドレス線である。以下に、読出しの場合で回路
動作を説明する。
ムデコーダが配設されており、コラムデコーダ１
０は破線で囲んだNORゲート１及びその片側の
みに接続されたデコーダ回路２で構成されてい
る。４はデコーダ回路と反対側のセルアレイ５側
にクロスアンダー配線する拡散層乃至不純物導入
領域のなす抵抗であり、６はデータパス線、７は
コラムデコーダの出力を入力としビツト線BLと
データパス線６との間に設けられたゲート、８は
アドレス線である。以下に、読出しの場合で回路
動作を説明する。
まず、ロウ側アドレスで選ばれたワード線WL
のセルデータがそれぞれのビツト線BLに現われ
る。次にコラム側のアドレスがアドレス線８から
入り、NORゲート１のうち一つだけの出力がハ
イレベル“Ｈ”になり、他ローレベル“Ｌ”のま
まとなる。
のセルデータがそれぞれのビツト線BLに現われ
る。次にコラム側のアドレスがアドレス線８から
入り、NORゲート１のうち一つだけの出力がハ
イレベル“Ｈ”になり、他ローレベル“Ｌ”のま
まとなる。
一方、ドライバ回路２は２組のフリツプフロツ
プ回路Ｆ／Ｆから成り、それぞれのＦ／Ｆに
NORゲート１の出力が分岐して入力しており、
Ｆ／Ｆのそれぞれの出力はビツト線BLの転送ゲ
ート７に接続している。第１のＦ／Ｆの出力側の
インバータのトランジスタはCD０と低位の電源
に接続し、一方他の側のインバータのトランジス
タは高位の電源と低位の電源に接続している。他
方、第２のＦ／Ｆの出力側のインバータのトラン
ジスタはCD１と低位の電源に接続し、他の側の
インバータのトランジスタは高位の電源と低位の
電源に接続する。また他の側のインバータのトラ
ンジスタの高位の電源側のトランジスタのゲート
はリセツト（RESET）信号端に接続する。
プ回路Ｆ／Ｆから成り、それぞれのＦ／Ｆに
NORゲート１の出力が分岐して入力しており、
Ｆ／Ｆのそれぞれの出力はビツト線BLの転送ゲ
ート７に接続している。第１のＦ／Ｆの出力側の
インバータのトランジスタはCD０と低位の電源
に接続し、一方他の側のインバータのトランジス
タは高位の電源と低位の電源に接続している。他
方、第２のＦ／Ｆの出力側のインバータのトラン
ジスタはCD１と低位の電源に接続し、他の側の
インバータのトランジスタは高位の電源と低位の
電源に接続する。また他の側のインバータのトラ
ンジスタの高位の電源側のトランジスタのゲート
はリセツト（RESET）信号端に接続する。
CD０，CD１はコラムアドレス信号の一つによ
りプリデコードされ、一方が０（“Ｌ”レベル）で
他方が１（“Ｈ”レベル）である。したがつて、選
択されたNORゲート１に接続されたドライバ回
路２の第１及び第２のＦ／Ｆの入力（出力側のイ
ンバータCD０，１に接続するトランジスタのゲ
ート）は“Ｈ”となり、今、CD０が“Ｈ”でCD
１が“Ｌ”とすると、第１のＦ／Ｆ（CD０に接続
する側）の出力が“Ｈ”となり、第２のＦ／Ｆ
（CD１に接続する側）の出力は“Ｌ”である。
りプリデコードされ、一方が０（“Ｌ”レベル）で
他方が１（“Ｈ”レベル）である。したがつて、選
択されたNORゲート１に接続されたドライバ回
路２の第１及び第２のＦ／Ｆの入力（出力側のイ
ンバータCD０，１に接続するトランジスタのゲ
ート）は“Ｈ”となり、今、CD０が“Ｈ”でCD
１が“Ｌ”とすると、第１のＦ／Ｆ（CD０に接続
する側）の出力が“Ｈ”となり、第２のＦ／Ｆ
（CD１に接続する側）の出力は“Ｌ”である。
その結果第１のＦ／Ｆの出力に接続するBLの
転送ゲート７が開き、接続するBLのデータがデ
ータパス線６に出力する。
転送ゲート７が開き、接続するBLのデータがデ
ータパス線６に出力する。
ドライバ回路が配置されない側のセルアレイ５
にも、片側ドライバ回路２から抵抗４を介してド
ライバ回路２の出力が接続され上記と同様に動作
し、これに属する選択ワード線のメモリセルのう
ち選択コラムのものからデータが読出される。
にも、片側ドライバ回路２から抵抗４を介してド
ライバ回路２の出力が接続され上記と同様に動作
し、これに属する選択ワード線のメモリセルのう
ち選択コラムのものからデータが読出される。
なお、本実施例ではアドレス信号の一つのプリ
デコードによるデコーダ駆動信号CD１，CD０を
供給してドライバ回路２の上、下どちらか（第
１、第２のＦ／Ｆのいずれか）を選択しておき、
NORゲート１の一つをアドレス線８の信号によ
り選択している。このようにアドレスの１ビツト
分を外でデコードしておくことにより、セルアレ
イ５の中に割込ませるデコーダ回路１，２は２コ
ラムに一つで済み、デコーダの数を減らし、所要
面積を減少することができる。
デコードによるデコーダ駆動信号CD１，CD０を
供給してドライバ回路２の上、下どちらか（第
１、第２のＦ／Ｆのいずれか）を選択しておき、
NORゲート１の一つをアドレス線８の信号によ
り選択している。このようにアドレスの１ビツト
分を外でデコードしておくことにより、セルアレ
イ５の中に割込ませるデコーダ回路１，２は２コ
ラムに一つで済み、デコーダの数を減らし、所要
面積を減少することができる。
第３図Ｂは図Ａのブロツク表示であり、セルア
レイ５の間に割込ませる信号線等を示すものであ
る。図示のごとく、デコーダの駆動用クロツク
CD０，CD１ライン、リセツト（RESET）ライ
ン、電源ライン、GNDライン、及びアドレス線
（A0，0，…An，n）が必要である。
レイ５の間に割込ませる信号線等を示すものであ
る。図示のごとく、デコーダの駆動用クロツク
CD０，CD１ライン、リセツト（RESET）ライ
ン、電源ライン、GNDライン、及びアドレス線
（A0，0，…An，n）が必要である。
第２図に示すのは本発明の他の実施例であつ
て、NORゲート１の片側のみに接続するドライ
バ回路２が千鳥状に交互にNORゲート１の片側
に配置されている。そして、他の側のメモリセル
にはクロスアンダー用抵抗４を介して配線してい
る。
て、NORゲート１の片側のみに接続するドライ
バ回路２が千鳥状に交互にNORゲート１の片側
に配置されている。そして、他の側のメモリセル
にはクロスアンダー用抵抗４を介して配線してい
る。
この実施例では駆動クロツク配線CD１，CD０
は２系統必要であるという点では先の第１図、第
３図の実施例より不利であるが、第２図に示すよ
うにドライバ回路２横幅を狭く形成できる利点が
あり、コラムデコーダの幅をより縮小できる可能
性を有する。
は２系統必要であるという点では先の第１図、第
３図の実施例より不利であるが、第２図に示すよ
うにドライバ回路２横幅を狭く形成できる利点が
あり、コラムデコーダの幅をより縮小できる可能
性を有する。
以上のことから明らかなように、本発明によれ
ば、デコーダ回路の両側にメモリセルが接続され
ているメモリ回路において、デコーダ回路の
NORゲートの片側にのみドライバ回路を接続し、
もう片側にはドライバ出力を配線を介して供給す
るので、デコーダ全体の面積を従来より減少する
ことができる。それにより、本発明は半導体記憶
装置の大規模、大容量化に益するところ大であ
る。
ば、デコーダ回路の両側にメモリセルが接続され
ているメモリ回路において、デコーダ回路の
NORゲートの片側にのみドライバ回路を接続し、
もう片側にはドライバ出力を配線を介して供給す
るので、デコーダ全体の面積を従来より減少する
ことができる。それにより、本発明は半導体記憶
装置の大規模、大容量化に益するところ大であ
る。
第１図は本発明の第１の実施例の概要図、第２
図は本発明の第２の実施例の概要図、第３図Ａ，
Ｂはそれぞれ本発明の第１の実施例の回路図及び
ブロツク構成図、第４図は従来例の構成図。 １…NORゲート、２，３…ドライバ回路、４
…抵抗、５…セルアレイ領域（メモリセル領域）、
６…データパス線、７…転送ゲート、８…アドレ
ス線、１０…コラムデコーダ。
図は本発明の第２の実施例の概要図、第３図Ａ，
Ｂはそれぞれ本発明の第１の実施例の回路図及び
ブロツク構成図、第４図は従来例の構成図。 １…NORゲート、２，３…ドライバ回路、４
…抵抗、５…セルアレイ領域（メモリセル領域）、
６…データパス線、７…転送ゲート、８…アドレ
ス線、１０…コラムデコーダ。
Claims (1)
- 【特許請求の範囲】 １ 一対のメモリセルアレイの間の領域にデコー
ダ回路複数を配列してなり、該デコーダ回路の両
側にメモリセルアレイが接続される半導体記憶装
置において、 該デコーダ回路各々は、アドレス入力に応じて
選択信号を発生する論理ゲートと、 該論理ゲートの片側にのみ配設され前記選択信
号に応答して駆動出力信号を発生するドライバ回
路を有し、 該ドライバ回路が配設された側のメモリセルア
レイにドライバ回路の出力端が接続されると共
に、ドライバ回路が配設されない側のメモリセル
アレイには、該ドライバ回路の出力端から前記デ
コーダ回路の列を横切つて延びる配線を介して駆
動出力信号を与えるようにしてなることを特徴と
する半導体記憶装置。 ２ 全ての前記デコーダ回路のドライバ回路が論
理ゲートの同一側に配設されていることを特徴と
する前記特許請求の範囲第１項記載の半導体記憶
装置。 ３ 前記デコーダ回路のドライバ回路が論理ゲー
トの片側に千鳥状に交互に配設されていることを
特徴とする前記特許請求の範囲第１項記載の半導
体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068247A JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
| EP86302306A EP0201185B1 (en) | 1985-03-30 | 1986-03-27 | Semiconductor memory device |
| DE8686302306T DE3676737D1 (de) | 1985-03-30 | 1986-03-27 | Halbleiterspeichervorrichtung. |
| KR1019860002324A KR910000877B1 (ko) | 1985-03-30 | 1986-03-28 | 복수 메모리셀 어레이용 공통 구동회로를 갖는 반도체 메모리 장치 |
| US07/277,392 US4896302A (en) | 1985-03-30 | 1988-11-22 | Semiconductor memory device having common driver circuits for plural memory cell arrays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60068247A JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61227289A JPS61227289A (ja) | 1986-10-09 |
| JPH036596B2 true JPH036596B2 (ja) | 1991-01-30 |
Family
ID=13368243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60068247A Granted JPS61227289A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4896302A (ja) |
| EP (1) | EP0201185B1 (ja) |
| JP (1) | JPS61227289A (ja) |
| KR (1) | KR910000877B1 (ja) |
| DE (1) | DE3676737D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01263992A (ja) * | 1988-04-13 | 1989-10-20 | Toshiba Corp | 半導体集積回路 |
| JP2692357B2 (ja) * | 1989-08-30 | 1997-12-17 | 日本電気株式会社 | 半導体記憶装置 |
| US5195053A (en) * | 1989-08-30 | 1993-03-16 | Nec Corporation | Semiconductor memory device wired to accommodate increased capacity without increasing the size of the semiconductor memory device |
| US5175446A (en) * | 1991-02-14 | 1992-12-29 | Thomson, S.A. | Demultiplexer including a three-state gate |
| JP2817533B2 (ja) * | 1991-09-27 | 1998-10-30 | 日本電気株式会社 | 半導体集積回路装置 |
| US7087943B2 (en) * | 2003-05-08 | 2006-08-08 | Intel Corporation | Direct alignment scheme between multiple lithography layers |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043585B2 (ja) * | 1977-12-21 | 1985-09-28 | 日本電気株式会社 | 半導体集積回路 |
| US4264828A (en) * | 1978-11-27 | 1981-04-28 | Intel Corporation | MOS Static decoding circuit |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS5727477A (en) * | 1980-07-23 | 1982-02-13 | Nec Corp | Memory circuit |
| JPS57198592A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Semiconductor memory device |
| EP0101884A3 (en) * | 1982-07-21 | 1987-09-02 | Hitachi, Ltd. | Monolithic semiconductor memory |
| JPS59178685A (ja) * | 1983-03-30 | 1984-10-09 | Toshiba Corp | 半導体記憶回路 |
| JPS609152A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体装置 |
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