JP3283547B2

JP3283547B2 - 半導体メモリ装置

Info

Publication number: JP3283547B2
Application number: JP21826691A
Authority: JP
Inventors: 武定秋葉; 五郎橘川; 良樹川尻; 尊之河原; 靖川瀬; 至誠加藤; 利一立花
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-08-29
Filing date: 1991-08-29
Publication date: 2002-05-20
Anticipated expiration: 2017-05-20
Also published as: JPH0554634A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに係り、高
集積でしかもメモリアレーからの信号読出しを高速に行
なうためのメモリアレー構成法に関するものである。

【０００２】

【従来の技術】従来、ダイナミック形ランダムアク
セスメモリ（以下ＤＲＡＭと略す）では、図２に示す
ようなメモリアレー（ＭＡ１〜ＭＡｒ）と、Ｙデコーダ
（ＹＤＥＣ）、およびメインアンプ（ＭＡＭＰ）と、こ
の図では省略したチップ制御用のクロック系回路やＸア
ドレス系回路から成る。ここでメモリアレーは多分割デ
ータ線方式（特公平2-043279）を仮定してＭＡ１〜ＭＡ
ｒにｒ分割している。各メモリアレーはｋ個の第１デー
タ線対（Ｄ１〜Ｄｋ、以後単にデータ線対と略す）とｋ
個のセンスアンプ（ＳＡ）、およびデータ線対と第２デ
ータ線対（ＩＯ１〜ＩＯｒ、以後メイン読出し線対と略
す）とを接続するためのｋ個のスイッチ（ＳＳ１〜ＳＳ
ｋ）で構成される。各メモリアレー内のスイッチは１組
のＹデコーダの出力ＹＳ１〜ＹＳｋで制御する。メイン
読出し線対はメモリアレーを通して配置される。ＭＡＭ
Ｐはメモリアレー外の信号増幅回路である。ＳＡはＣＭ
ＯＳフリップフロップ、スイッチはＭＯＳトランジスタ
で構成される。ＭＡＭＰはＣＭＯＳまたはバイポーラを
用いた差動アンプ、ＹＤＥＣはＮＡＮＤやインバータ等
の論理回路で構成される。ダイナミックメモリではこの
ほかに各データ線対毎にプリチャージ回路が必要だが図
では省略した。次にこの回路の動作を説明する。ワード
信号（ＷＬ）が高電位（選択）に立ち上がるとＭＡ１内
のメモリセル（ＭＣ）からデータ線対（Ｄ１〜Ｄｋ）に
１００ｍＶ程度の微小信号が読出される。これをＳＡで
電源電圧または内部電圧（例えば３Ｖ）程度に増幅す
る。この後またはこれと平行し、ＹＤＥＣ出力信号（Ｙ
Ｓ１〜ＹＳｋ）で制御されるスイッチ（ＳＳ１〜ＳＳ
ｋ）により、１本のデータ線対信号だけがメイン読出し
線対に伝達される。これをＭＡＭＰで増幅しＤＯＵＴと
して外部に出力する。なお、図２に示したメモリアレー
構成およびスイッチ（ＳＳ１〜ＳＳｋ）の詳細について
は、「大容量ＤＲＡＭ」（青木，電子情報通信学会誌
Ｖｏｌ．７３Ｎｏ．４ｐｐ３６９〜３７６１９
９０４月）、及び特開昭61-142594と特開平1-155589
に示されている。

【０００３】

【発明が解決しようとする課題】上記従来技術では、Ｍ
Ａ１内の多数のデータ線対毎にスイッチがあり、このス
イッチがすべて１組のメイン読出し線対ＩＯに接続され
る。スイッチはＭＯＳトランジスタで構成され、ＩＯ線
にはスイッチの数だけゲート容量や接合容量等の寄生容
量が付く。メモリ容量が増大するに従がいデータ線対数
は増加するため、ＩＯ線の負荷容量が増大し、高速読出
し動作の障害となる。

【０００４】このＩＯ線のスイッチ数を減らすため、特
公平3-21996では図３の回路が提案されている。これは
図３に示したようにＩＯ線対（第２データ線対）をデー
タ線対と同一方向に配置し、ＩＯ線に接続されるスイッ
チ数をアレー分割数ｒだけに減らしＩＯ線の寄生容量の
低減を図るものである。しかしこの方式ではＩＯ線対は
データ線対と異なる配線層でかつレイアウトピッチはデ
ータ線対と同程度の微細さが必要である。さらに大容量
メモリでは一般にこのＩＯ線方向がワード線方向より長
くなるのでＩＯ線の配線容量が増加する。以上からこの
方式は実用には適さないと考えられる。

【０００５】本発明の目的は、図３とは異なる方法でメ
モリアレーからの信号の読出しを高速に行なうためのメ
モリアレー構成を提供することにある。

【０００６】

【課題を解決するための手段】上記目的は、メモリアレ
ーをワード線に沿って複数のサブブロックに分割し、各
サブブロックごとにサブ読出し線対（第２データ線対）
を設け、サブＩＯ線対は各サブブロックごとに設ける第
２スイッチによってメモリアレー全体に連なるメイン読
出し線対（第３データ線対）とを接続することにより達
成される。ここでサブ読出し線対、メイン読出し線対は
データ線対と垂直で、かつワード線と平行である。

【０００７】

【作用】上記のメモリアレー構成では、１個のサブ読出
し線対だけを選択的にメイン読出し線対に接続するた
め、メイン読出し線に接続されるスイッチ数が図２の従
来例に比べサブブロック分割数の比だけ減少する。この
ためメイン読出し線の負荷容量を大幅に低減できメモリ
アレーからの読出しを高速化できる。第２スイッチは後
述するようにワードシャント部に置けるので面積は増加
しない。またサブ読出し線はセンスアンプＳＡの上部を
ワード線と平行に置くので、レイアウトは図３に比べ容
易で各メモリアレー毎にアルミ２本が増加し１％以下の
面積増加ですむ。

【０００８】

【実施例】以下、本発明を実施例を用いて詳細に説明す
る。

【０００９】図１は本発明の概念を示した第１の実施例
である。本実施例の特徴は、ｋ個のデータ線対（Ｄ１〜
Ｄｋ）およびセンスアンプ（ＳＡ）から成るメモリアレ
ー（ＭＡ）を、ワード線に沿ってｍ個のサブブロック
（ＢＡ１〜ＢＡｍ）に等分割し、ＭＡＰとつながるメイ
ン読出し線対（ＭＩＯ）とは別に各サブブロック毎に専
用のサブ読出し線対（ＳＩＯ１〜ＳＩＯｍ）を設けたこ
とである。１サブブロック内のデータ線対は全て、Ｙデ
コーダ回路の出力信号（ＹＳ１〜ＹＳｋ）で制御される
スイッチ（ＳＳ１〜ＳＳｋ）を介してサブ読出し線対
（ＳＩＯ１〜ＳＩＯｍ）に接続する。このサブ読出し線
対は、１サブブロックに１個設けるスイッチ（ＳＢ１〜
ＳＢｍ）を介してメイン読出し線対（ＭＩＯ）に接続す
る。スイッチ（ＳＢ１〜ＳＢｍ）はサブブロック選択回
路（ＢＤＥＣ）の選択信号（ＢＳ１〜ＢＳｍ）によって
制御される。次に回路動作を説明する。アドレス信号に
よってワード信号（ＷＬ）が選択されると、ＭＡ１内の
データ線対（Ｄ１〜Ｄｋ）にメモリセル（ＭＣ）から１
００ｍＶ程度の微小信号が読出される。これをセンスア
ンプ（ＳＡ）で電源電圧または内部電圧（例えば３Ｖ）
に増幅する。この後またはこれと平行し、Ｙデコーダに
よって１本の列選択信号（例えばＹＳ１）が選択され、
サブ読出し線対（例えばＳＩＯ１）にメモリ信号が伝達
される。ＹＳ１とほぼ同時にサブブロック選択回路（Ｂ
ＤＥＣ）からの選択信号（例えばＢＳ１）も入力され、
メイン読出し線対（ＭＩＯ）にメモリ読出し信号が伝達
される。これをメモリアレーの外にあるメインアンプ
（ＭＡＭＰ）で増幅して出力する。サブ読出し線対とメ
イン読出し線対はデータ線と垂直に、ワード線と平行に
配線する。このように本実施例では、データ線対とサブ
読出し線対とを接続する第１スイッチ（ＳＳ１〜ＳＳ
ｋ）をｍ個のサブブロックに分割し、その中の１サブブ
ロック用のサブ読出し線対だけを第２スイッチ（ＳＢ１
〜ＳＢｍ）でメイン読出し線対に接続する構成にしてい
る。このためメイン読出し線対の寄生容量を大幅に低減
できる。例えば、６４ＭｂＤＲＡＭに適用した場合の
効果は以下のようになる。なお、この６４ＭｂＤＲＡ
Ｍの詳細は「６４ＭビットＤＲＡＭの低電圧・高速化技
術」（中込他，電子情報通信学会技術研究報告電子
デバイス研究会（ＥＤ）９０−７３，集積回路研究会
（ＩＣＤ）９０−９８，第１〜９頁１９９０年）に記
載されているのでここでは省略する。まず従来技術の場
合、読出し線対には５１２個のスイッチが接続される。
このため読出し線対の負荷容量は２．５７ｐＦと大き
い。一方、本発明を適用し１６個のサブブロックとサブ
読出し線対に分割した場合は、サブブロック内の第１ス
イッチ３２個とメイン読出し線対に接続する第２スイッ
チ１６個とを合わせ、合計４８個とスイッチ数を少なく
できる。このため負荷容量も１．０１ｐＦと従来技術に
比べて６１％も低減できる。このように本発明では、読
出し線対の負荷容量に起因した信号遅延が少なくできる
ので、高速な読出し動作を実現できる。

【００１０】しかし図１の場合、サブ読出し線対とメイ
ン読出し線対とを接続する第２スイッチ（ＳＢ１〜ＳＢ
ｍ）を新たにメモリアレー内にレイアウトする必要があ
る。通常ＤＲＡＭでは、メモリアレー内は使用するプロ
セス技術で可能な最小配線ピッチでレイアウトしてお
り、レイアウトの自由度が少ない。このため第２スイッ
チ（ＳＢ１〜ＳＢｍ）を新たにメモリアレー内に加える
と、スイッチのレイアウト分だけチップ面積が増加する
という問題がある。この問題の対策を次に示す。図４は
これを解決するための本発明の第２の実施例を示す図で
ある。本実施例の特徴は、図１で述べたサブ読出し線対
とメイン読出し線対との間の第２スイッチ（ＳＢ１〜Ｓ
Ｂｍ）を、後述するワード線のワードシャント領域（Ｗ
ＳＨ）に配置していることである。その他の部分は図１
と同一である。まずワードシャントについて説明する。
通常のＣＭＯＳプロセスを用いたメモリでは、メモリセ
ル用トランスファーＭＯＳのゲートを形成する配線（Ｗ
ＬＧ）は、比較的抵抗の高いポリシリコンなどが使われ
る。このためメモリ容量が増加してＷＬＧの負荷容量が
大きくなると、配線の抵抗と容量で決まる信号遅延が大
きくなり、高速動作の障害となる。このため特開昭51-0
23321に示されたような、低抵抗のアルミニウムなどを
用いた配線（ＷＬ）をＷＬＧと重ねてレイアウトし、Ｗ
Ｌ上の数十箇所でコンタクトホール（ＣＯＮＴ）によっ
て、ＷＬとＷＬＧとを短絡し配線抵抗を低減する、一般
にワードシャントと呼ばれる方法が必須である。このワ
ードシャントには、メモリセル存在領域（図４のＢＡ
１，ＢＡ２〜ＢＡｍ）とは別に、ＣＯＮＴで短絡するた
めのレイアウト領域（以下、ワードシャント領域ＷＳＨ
と呼ぶ）が必要である。このワードシャント領域（ＷＳ
Ｈ）の構成を図５と図６を用いて説明する。まず図５は
通常のＤＲＡＭのワードシャント領域（ＷＳＨ）の断面
構成を示したものである。ＭＯＳのゲートを形成するＷ
ＬＧを最下位の配線とし、その上にワード線と直角方向
にデータ線対を形成する配線（図５ではＴＳ）、更にそ
の上に低抵抗配線（ＷＬ）が形成される。このように、
通常のＤＲＡＭではＷＬＧとＷＬとの間にデータ線を形
成する配線層ＴＳがある。ワードシャント領域では、Ｗ
Ｌからコンタクトホール（ＣＯＮＴ２）を介してＴＳに
つなぎ、次にこのＴＳを別工程のコンタクトホール（Ｃ
ＯＮＴ１）でＷＬＧにつなぐ。このように２段階に分け
てワードシャントを行なう。図６は前述の６４ＭｂＤ
ＲＡＭのワードシャント領域の平面構成を示したもので
ある。図５で説明したように、ワードシャントには２個
のコンタクトホール（ＣＯＮＴ１，ＣＯＮＴ２）が必要
なため、ワードシャント部のレイアウト面積が大きくな
る。しかもワード線の配線ピッチはメモリセル寸法
（０．８×１．６μｍ²）で決まる０．８μｍピッチを
守らなければならない。このためワードシャント領域
は、図６に示すようにワード線４本（ＷＬ１〜ＷＬ４）
を１セットにして、階段状にレイアウトする必要があ
る。このためワードシャント領域（ＷＳＨ）の寸法は大
きくなり、０．３μｍ微細加工技術を用いた６４Ｍｂ
ＤＲＡＭでも１０μｍ程度と大きい。センスアンプやプ
リチャージ回路がデータ線対ピッチ１．６μｍにレイア
ウトされることを考えると、このワードシャント領域
（ＷＳＨ）が非常に広い領域であることがわかる。した
がって、図４に示したようにこのＷＳＨ領域に対応する
センスアンプのすき間に第２スイッチ（ＳＢ１〜ＳＢ
ｍ）をレイアウトしても、チップ面積には影響しない。
この領域は従来は配線があるだけだった。このように図
４の構成により、高速でしかも高集積のＤＲＡＭを実現
できる。なお図４はサブブロックを挟むようにワードシ
ャント部を設けた場合だが、サブブロックの中央にワー
ドシャント部を設けることも可能である。

【００１１】ところで、これまではメモリアレー内のサ
ブブロック分割方法については、特に言及していなかっ
た。以下では、このサブブロック分割方法について述べ
る。サブブロックの分割は、メモリアレー内からの信号
読出し速度だけではなく、Ｙデコーダ回路（ＹＤＥＣ）
およびサブブロック選択回路（ＢＤＥＣ）の構成と密接
に関係する。それは第１（図１）および第２（図４）の
実施例におけるＹデコーダ（ＹＤＥＣ）の選択信号（Ｙ
Ｓ１〜ＹＳｋ）と、サブブロック選択回路（ＢＤＥＣ）
の選択信号（ＢＳ１〜ＢＳｍ）とが同じサブブロックを
選択しなければならないためである。これらの信号が別
々のサブブロックを選択すると、メインアンプに正しい
信号が伝達されないため誤動作が生じる。動作速度だけ
を考慮してサブブロック分割を決定すると、常に一致し
たサブブロックを選択するためには、ＢＤＥＣの論理設
計が非常に複雑となる。例えば、２５６データ線対のメ
モリアレーを、動作速度だけを考慮して１０個のサブブ
ロックに分割する場合を考える。この場合サブブロック
のデータ線対の数は、２５個のものと２６個のものに分
かれる。この他にも１０個に分割する方法があるが、い
ずれの場合でも各サブブロックのデータ線対の数を統一
できない。このため、データ線対の数に応じてそれぞれ
専用のＢＤＥＣの論理設計が必要になり、設計が複雑に
なる。さらに、従来のデコーダ回路はＮＡＮＤ等の簡単
な論理回路を用いて、アドレス信号の組み合わせで選択
しているため、選択する単位が２の累乗となっている。
このためデータ線対の数が２５個や２６個といったよう
な構成の場合、従来のデコーダ回路は使用できない。し
たがって、デコーダ回路の論理設計自体が複雑となり、
設計工数が増加してしまう。これを避け設計を簡単化す
るためには、サブブロック内のデータ線対の数が２の累
乗となるようにサブブロックを分割する必要がある。こ
れによって従来のデコーダ回路を使用できるようにな
り、設計が簡略化できる。このように分割した場合のＹ
デコーダおよびサブブロック選択回路の構成例を図７に
示す。Ｙデコーダ（ＹＤＥＣ）およびサブブロック選択
回路（ＢＤＥＣ）は、ＣＭＯＳのインバータ（ＩＮＶ）
と否定論理積（ＮＡＮＤ）といった簡単な回路で構成し
ている。ここで、ＡＹ００〜ＡＹ３３はプリデコーダか
らのアドレス信号である。この場合はＹＤＥＣの出力信
号は１６個の単位で繰り返しているため、１度に１６本
のＹＳ信号が選択される。この場合でもＢＤＥＣ選択信
号が１本だけ選択されるので、メイン読出し線には１６
本のデータ線対のうちの１対のみが読出され論理機能的
には問題ないが、消費電流が増加する問題がある。そこ
で、図７に点線で示したように、ＢＤＥＣの出力をＹＤ
ＥＣに入力することで、ＹＤＥＣの選択信号も１信号だ
け選択する。

【００１２】図８は、本発明の第３の実施例を示す図で
ある。この実施例は図１の第１実施例、および図４の第
２実施例における第１スイッチ、第２スイッチやセンス
アンプＳＡ、プリチャージ回路ＰＣの具体的な回路構成
を示したものである。各スイッチ（ＳＳ１，ＳＢ１）に
は１対のＭＯＳトランジスタを使用し、信号線（Ｄ１，
ＳＩＯ１，ＭＩＯ）をそれぞれソースとドレインに、デ
コーダ信号（ＹＳ１，ＢＳ１）をゲートに接続してい
る。ΦＳ、／ΦＳがオンしＳＡがデータ線微小信号を増
幅した後またはこれと平行し、デコーダ信号によってＭ
ＯＳスイッチＳＳ１、ＳＢ１を選択的にオンすることに
より、第１および第２の実施例で示したような動作が可
能となる。なお、サブ読出し線対（ＳＩＯ１）にはデー
タ線対と同じプリチャージ回路（ＰＣ）を接続してい
る。これはチップが非動作の時に、サブ読出し線対（Ｓ
ＩＯ１）をデータ線対（Ｄ１）と同じ電圧（ＨＶＤ）に
プリチャージするためである。もしＳＩＯ１対間に電位
差があったり、Ｄ１とＳＩＯ１とに大きな電位差がある
場合は、スイッチ（ＳＳ１）がオンしたときにＤ１のメ
モリ信号が小さくなり、センスアンプ（ＳＡ）の動作が
不安定になるためＰＣは必要である。ＳＢ１とＰＣはワ
ードシャント部に置ける。なおこの実施例のスイッチは
メモリ信号の読出しだけでなく、ＭＩＯからＳＩＯ１、
ＳＩＯ１からＤ１へと逆に書込むときにも使用できる。
したがって、書込み用に別の回路や配線を設ける必要は
ない。

【００１３】図９は、本発明の第４の実施例を示す図で
ある。この実施例の特徴は図１および図８でのスイッチ
（ＳＳ１）を、読出し用（ＳＳ１）と書き込み用（ＳＷ
１）に分離したことにある。ＳＳ１を構成するＭＯＳト
ランジスタのゲートに、データ線対Ｄ１を接続してい
る。これによりＤ１対の信号電位差がＳＩＯ１対の電流
差となる。この電流差はＳＢ１を介してＭＩＯ対に現わ
れ、メインアンプ（ＭＡＭＰ）で電圧変換して読出す。
この実施例では、Ｄ１をＭＯＳトランジスタのゲートに
入力しているため、ＹＳ１をセンスアンプ（ＳＡ）が動
作する前にオンしても誤動作は生じない。したがって、
ＳＡの動作が始まるまで読出しを待つ必要が無く、図８
より高速な読出し動作が実現できる。なお、この実施例
では、ＳＩＯ１からＤ１への書き込みは出来ないため、
書き込み用のスイッチ（ＳＷ１）、および書き込み用信
号配線（ＷＥ，ＷＩ対）が新たに必要である。

【００１４】図１０は、本発明の第５の実施例を示す図
である。この実施例の特徴は、図９の第４実施例とは逆
に、Ｄ１対をＭＯＳスイッチ（ＳＳ１）のドレインに入
力し、ＳＩＯ１をスイッチ機能付きＭＯＳ回路（ＳＢ
１）のゲートに入力していることである。また、書き込
み用のスイッチ（ＳＷ１）もＳＩＯ１に接続している。
この様な構成とすることにより、レイアウトの自由度の
ない領域（図６で１．６μｍ幅）にあるスイッチ（ＳＳ
１）の素子数を少なくし、広いワードシャント領域（図
６で１０μｍ幅）に素子数の多いＳＢ１やＳＷ１を配置
するため、高集積化と高速化を両立できる。この実施例
ではメイン読出し線対（ＭＩＯ）と、書き込み線対（Ｗ
Ｉ）を分離したが、共通化することも可能である。

【００１５】図１１は、本発明の第６の実施例を示す図
である。この実施例の特徴は、２つのスイッチ（ＳＳ
１，ＳＢ１）を共にゲート受けのＭＯＳ差動回路とし、
ＳＩＯ１、ＭＩＯのどちらも電流差で読出す構成にした
ことである。このためＳＩＯ１には電流差を電圧差に変
換するための負荷回路（ＬＯＡＤ）が必要である。この
図のＬＯＡＤはカレントミラー形負荷回路である。これ
により、Ｄ１対の微小読出し信号が２段増幅されるた
め、ＭＩＯに流れる電流差が大きくなり、メインアンプ
への読出しを図８〜図１０よりさらに高速化できる。

【００１６】図１２は、本発明の第７の実施例を示す図
である。この実施例の特徴は、サブ読出し線対（ＳＩＯ
１）にも、通常のデータ線対（Ｄ１）と同じセンスアン
プ（ＳＡ）を設けていることである。その他は図８に示
した第３実施例と同様である。この構成にすることによ
り、ＳＩＯ１およびＭＩＯの負荷容量をＤ１上とＳＩＯ
１上にある２個のセンスアンプで加算駆動するため、読
出し動作が図８より高速化できる。なおこの構成は、図
１０の第５実施例にも適用できる。

【００１７】図１３は、本発明の第８の実施例を示す図
である。この実施例の特徴は、Ｙデコーダ（ＹＤＥＣ）
の選択信号（ＹＳ１〜ＹＳｎ）を、ワード信号（ＷＬ）
と同一方向に配置していることである。その他は図１の
第１実施例と同じである。この様な構成にすることで、
データ線方向の配線はサブブロック選択回路（ＢＤＥ
Ｃ）の選択信号（ＢＳ１〜ＢＳｍ）だけになる。したが
って、ＢＳ１〜ＢＳｍの配線の自由度が大きくなり、メ
モリアレー内に電源線や各種信号線をレイアウトできる
ようになる。これによってメモリアレー以外の配線領域
を小さくでき高集積化に有効である。なお読出し動作の
高速化の効果については、第１の実施例と同じである。

【００１８】図１４は、本発明の第９の実施例を示す図
である。本実施例の特徴はこれまでの実施例と同様な通
常の高速読出し機能に加え、並列読出し／書込みテスト
（多数ビット同時テスト）機能を付加したことにある。
ＭＩＯ１〜ＭＩＯｍはこれまでと同様の通常読出し線対
である。ＰＩＯ１〜ＰＩＯｍが新たに設けた並列読出し
線対である。これらはデータ線対と同方向に配置し、し
かもｒ個のメモリアレー（ＭＡ１〜ＭＡｒ）で共有させ
る。第２スイッチＳＢ１〜ＳＢｍはＢＳ１〜ＢＳｍある
いはＢＳＴによりＭＩＯ線あるいはＰＩＯ線のいずれか
に接続される。通常読出し時にはこれまでの実施例と同
様にＢＳ１〜ＢＳｍのいずれかが高電位（選択）、ＢＳ
Ｔが低電位（非選択）になり、ＳＢ１〜ＳＢｍのいずれ
かでＳＩＯ線対とＭＩＯ線対とが接続される。一方、並
列読出し時はＢＳＴが高電位（選択）、ＢＳ１〜ＢＳｍ
のすべてが低電位（非選択）となるようＢＤＥＣの論理
をとる。ＳＢ１〜ＳＢｍのすべてでＳＩＯ線対とＰＩＯ
線対とが接続される。この時ＹＳ１〜ＹＳｋはｍ個のサ
ブブロックのすべてで１本ずつ、合計ｍ本が同時選択さ
れるようにＹＤＥＣの論理をとる。ＰＩＯ線は横方向に
ｒ個のアレーでのＳＢ１〜ＳＢｍと論理和をとりながら
排他的論理和回路（ＥＸＯＲ）に導かれる。ここで論理
をとりＣＯＵＴとして出力する。１本のワード信号（例
えばＷＬ１１）を選択すると、ＭＡ１内のｍ個のサブブ
ロック（ＢＡ１〜ＢＡｍ）からＹＳ１〜ＹＳｋによりそ
れぞれ１個ずつ、合計でｍ個の情報を１度にＥＸＯＲ回
路に読出すことができる。書込みについては次の実施例
で述べる。さらに次の実施例のようにＳＢ１〜ＳＢｍの
回路を工夫すれば複数のメモリアレー内でワード線ＷＬ
１１、ＷＬ２１〜ＷＬｒ１が同時に選ばれれば、ｍｘ
ｒビットの超並列テストもできる。このように一度の動
作で多数の情報を読出すことは、テスト時間を短縮する
ための並列テストとして有効である。また通常読出しと
並列読出しは経路が異なり通常読出し側の負荷容量やＭ
ＡＭＰの回路構成は変わらないので、本発明による通常
読出しの高速性は何ら阻害されない。ＰＩＯ線対２本と
ＢＳ１線１本の合わせて３本はワードシャント部にデー
タ線と平行に十分配置できる。ＢＳＴ線は図１４ではセ
ンスアンプ部の上をワード線と平行に配置する場合を示
した。この他にＢＳＴ線もＢＳ１線、ＰＩＯ線対と同様
にワードシャント部におき、合計４本をデータ線と平行
に置くことも十分可能である。

【００１９】図１５は、本発明の第１０の実施例を示す
図である。本実施例は図１４の全体構成と組合せ並列読
出し／書込みテスト（多数ビット同時テスト）が行える
ようにしたものである。この回路は図１０の回路をもと
につくったものである。ＳＩＯ１線対をゲート入力とす
るスイッチ機能付きＭＯＳ差動回路ＳＢ１の出力を２系
統（ＭＩＯ１、ＰＩＯ１）に分けた。まず読出しについ
て説明する。通常読出し時はＢＳ１が高電位になりＭＩ
Ｏ１線対に信号電流が現われる。並列読出し時はＢＳＴ
が高電位になり信号電流がＰＩＯ１線対に現われる。Ｂ
Ｓ１が印加されるＭＯＳは高速動作のための大電流が必
要で、ＢＳＴが印加されるＭＯＳは並列動作のため１回
路あたりの低電流が望まれるのでゲート幅を変えるのが
よい。図１４のようにＰＩＯ１線対には複数（例えばｒ
個）のメモリアレーのＳＢ１が接続される。並列テスト
では多数のビットに同一データを書込みこれを一斉に読
出す。これらｒ個の読出しデータが一致していればＰＩ
Ｏ線対は高低に分かれる。ところがメモリセルに不良が
あり不一致であればＰＩＯ線対は２本とも低電位にな
る。これをエラーとみなすように後段のＥＸＯＲ回路の
論理を組めばよい。ＢＳＴの印加タイミングはセンスア
ンプＳＡが完全に動作を終えＳＩＯ線対が十分に高低に
分かれてからオンするのがよい。さもないとＰＩＯ線対
には２本とも電流が流れエラーとみなしてしまう。この
ためにはＢＳＴはＢＳ１〜ＢＳｍ系よりオンタイミング
を遅らせるのがよい。書込みは回路ブロックＳＷ１で行
う。通常書込みと並列書込みをともにＷＩ線対から行う
ようにした。この場合も通常書込みでＢＳ１が印加され
るＭＯＳと、並列書込みでＢＳＴが印加されるＭＯＳは
高速性か低電流性かによりゲート幅を変えるのがよい。
これらＳＷ１、ＳＢ１、ＰＣ、ＳＡを含むブロックＳ２
はいずれもワードシャント部に置くことができる。ＰＩ
Ｏ１線対２本とＢＳ１線１本の合わせて３本はワード線
（例えば第１層アルミ）とは異なる配線層（例えば第２
層アルミ）を用いれば、ワードシャント部にデータ線と
平行に十分配置できる。ＹＳ１〜ＹＳｋ線は例えば第２
層アルミでメモリセルアレー内をデータ線と平行に配置
する。ＢＳＴ線はセンスアンプ部の上をワード線と平行
に例えば第１層アルミで配置してもよいし、ＢＳ１と平
行に例えば第２層アルミで配置してもよい。この回路方
式により高速の通常読出し動作と、超並列読出し／書込
み動作を両立できる。

【００２０】図１６は本発明の第１１の実施例を示す図
である。この図は図１４、図１５の回路構成の平面チッ
プ配置を示すものである。ここでＭＣＡはワードシャン
ト領域ＷＳＨにはさまれたメモリセルアレー部分、Ｓ１
は第１スイッチとプリチャージ回路を含むセンスアンプ
部、Ｓ２は第２スイッチを含む部分で図１５の破線ブロ
ックＳ２と同じである。ＸＤＥＣはＸデコーダ、ワード
ドライバであり、ワード線ＷＬはここから複数のＭＣＡ
と複数のＷＳＨ上を走る。ＷＳＨではＣＯＮＴによりワ
ード線ＷＬの第１層アルミとポリシリコン層ＷＬＧが接
続される（図５、図６参照）。ＭＣＡとＳ１を合わせた
ものを図１４までの実施例ではサブブロックＢＡ１〜Ｂ
Ａｍと呼んだ。この平面配置により、図１５までの実施
例回路はワードシャント方式で派生的に生じたＳ２で示
す配線だけだった領域に配置できるのでチップ面積の増
加はない。

【００２１】

【発明の効果】以上述べてきた様に、本発明によればメ
モリアレー内の多数のデータ線を複数のサブブロックに
分割し、各サブブロックごとにサブ読出し線を設け、各
サブブロックごとに設ける第２スイッチによってサブ読
出し線を選択的にメイン読出し線と接続する構成とする
ことにより、メイン読出し線に接続するスイッチ数が減
少する。このためメイン読出し線の負荷容量を大幅に低
減でき、負荷容量に起因した信号遅延が小さくなり、メ
モリアレーからの読出し動作を高速化できる。この第２
スィッチはワードシャントで生じた配線領域に置けるの
でチップ面積は増加しない。なお、実施例ではＤＲＡＭ
について述べてきたが、ＤＲＡＭ以外の半導体メモリ
（例えばＳＲＡＭやＶＲＡＭなど）にも有効である。

【図面の簡単な説明】

【図１】第１の実施例

【図２】従来例１

【図３】従来例２

【図４】第２の実施例

【図５】ワードシャントの断面構成

【図６】ワードシャントの平面構成

【図７】デコーダ回路構成

【図８】第３の実施例

【図９】第４の実施例

【図１０】第５の実施例

【図１１】第６の実施例

【図１２】第７の実施例

【図１３】第８の実施例

【図１４】第９の実施例

【図１５】第１０の実施例

【図１６】第１１の実施例

【符号の説明】

ＭＡ１〜ＭＡｒ…メモリアレー、ＭＡＭＰ…メインアン
プ、ＹＤＥＣ，ＢＤＥＣ…デコーダ回路、Ｄ１〜Ｄｋ…
データ線対、ＩＯ１〜ｒ，ＭＩＯ１〜ｒ…メイン読出し
線対、ＳＩＯ１〜ｍ…サブ読出し線対、ＰＩＯ１〜ｍ…
並列テスト用読出し線、ＭＣ…メモリセル、ＭＣＡ…メ
モリセルアレー、ＳＡ…センスアンプ、Ｓ１…第１スイ
ッチを含むセンスアンプ部、Ｓ２…第２スイッチ部、Ｐ
Ｃ…プリチャージ回路、ＥＸＯＲ…排他的論理和回路、
ＳＳ１〜ｋ…第１スイッチ、ＳＢ１〜ｍ…第２スイッ
チ、ＳＷ１…書込みスイッチ、ＷＬ…ワード線、ＷＬＧ
…ワード線のゲート部、ＹＳ１〜ｋ…列選択信号線、Ｂ
Ｓ１〜ｍ…サブブロック選択信号線、ＢＳＴ…並列テス
ト用サブブロック選択信号線、ＷＥ…書込み制御信号
線、ＷＩ…書込み入力信号線、ＣＯＮＴ，ＣＯＮＴ１，
ＣＯＮＴ２…コンタクトホール、ＷＳＨ…ワードシャン
ト領域、ＩＮＶ…インバータ、ＮＡＮＤ…否定論理積、
ＬＯＡＤ…負荷回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者橘川五郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者川尻良樹東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者河原尊之東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者川瀬靖千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者加藤至誠千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (72)発明者立花利一千葉県茂原市早野3681番地日立デバイスエンジニアリング株式会社内 (56)参考文献特開平２−308489（ＪＰ，Ａ) 特開平３−16082（ＪＰ，Ａ) 特開平２−154391（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のデータ線対と複数のワード線との交
点に設けられた複数のメモリセルを含む長方形の第１領
域、前記第１領域の第１の辺に沿って設けられ、その
中にサブ共通データ線対、前記複数のデータ線に対応し
て設けられた複数のセンスアンプ、及び前記複数のデー
タ線に対応して設けられ前記サブ共通データ線対との接
続のために設けられた複数の第１スイッチ対が配置され
た長方形の第２領域、前記第１領域の長方形の一つの角
を前記第１領域の第１の辺と共有する前記第１領域の第
２の辺に沿って設けられ、その中に第１の層に形成され
た複数の上層ワード線の信号を前記第１の層よりも下層
の第２の層に形成された前記複数のワード線に伝達する
ために設けられた長方形の第３領域、及び前記第１領
域の前記一つの角と、前記第２領域の一辺と、前記第３
領域の一辺とによって規定される長方形の第４領域をそ
れぞれに有する複数の単位メモリアレーと、複数のメイン共通データ線対と、前記複数の第１スイッチ対を選択的に動作させるための
Ｙデコーダと、前記単位メモリアレーの前記第４領域に設けられ、前記
サブ共通データ線対と前記複数のメイン共通データ線対
の一つとを接続するための第２スイッチ対と、アドレス
信号によって制御されるブロック選択回路とを備え、前記ブロック選択回路の選択信号により、前記第２スイ
ッチ対及び前記Ｙデコーダが選択動作されることを特徴
とする半導体装置。
【請求項２】請求項１において、前記単位メモリアレー
の前記第４領域は、前記サブ共通データ線対にそれぞれ
のゲートが接続され、そのソースに共通の電位が供給さ
れるよう構成され、前記第２スイッチ対に、それぞれの
ドレインが結合された第１ＭＯＳＦＥＴ対を有する読み
出し用の増幅回路を更に含むことを特徴とする半導体装
置。
【請求項３】請求項１または２において、前記単位メモリアレーの前記第２領域は前記複数のデー
タ線対に対応して設けられた複数の第１プリチャージ回
路を更に有し、前記単位メモリアレーの前記第４領域は前記サブ共通デ
ータ線対に接続された第２プリチャージ回路を更に有
し、前記第１プリチャージ回路と前記第２プリチャージ
回路が同じ回路構成であることを特徴とする半導体装
置。
【請求項４】請求項１から３のいずれかにおいて、前記
複数のセンスアンプのそれぞれは、交差結合された２つ
のＣＭＯＳインバータで構成されることを特徴とする半
導体装置。
【請求項５】請求項１から４のいずれかにおいて、前記
半導体装置は、前記メイン共通データ線対に結合される
メインアンプを有することを特徴とする半導体装置。
【請求項６】請求項１から５のいずれかにおいて、前記
メイン共通データ線対は、前記サブ共通データ線対と平
行する位置関係で設けられることを特徴とする半導体装
置。
【請求項７】請求項１から６のいずれかにおいて、前記
複数のメモリセルのそれぞれは、ダイナミック形メモリ
セルであることを特徴とする半導体装置。