JPH1040682A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH1040682A
JPH1040682A JP8193757A JP19375796A JPH1040682A JP H1040682 A JPH1040682 A JP H1040682A JP 8193757 A JP8193757 A JP 8193757A JP 19375796 A JP19375796 A JP 19375796A JP H1040682 A JPH1040682 A JP H1040682A
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memory array
memory
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JP8193757A
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Kazutami Arimoto
和民 有本
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    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Abstract

(57)【要約】 【課題】 半導体メモリの多バンク化、多ビット化の要
求に応じて、メモリアレイから多くのデータバスを構成
する。 【解決手段】 半導体メモリにおいて、グローバルコラ
ム選択線を設けて選択信号に応じて特定のメモリアレイ
を選択し、各メモリアレイに対応してグローバル入出力
信号線を設けて、各メモリアレイのローカル入出力信号
線に1対１に接続し、多バンク化する。また、ローカル
入出力信号線を複数に分割し、この分割されたローカル
入出力信号線に1対１に対応してグローバル入出力信号
線を配列して多ビット化を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に多ビット構成の半導体記憶装置ならびにマル
チバンク構成の半導体記憶装置に関するものである。
【０００２】
【従来の技術】図１２は、従来の半導体記憶装置の例と
して、ダイナミック・アクセス・メモリ（ＤＲＡＭ）の
メモリアレイの構成を示す図である。図１２に示すよう
に、従来、多数のメモリセルがマトリックス状に配置さ
れたメモリアレイ（メモリバンク）領域２０６は、ビッ
ト線方向にはセンスアンプ部２０７によって分割され、
ワード線方向にはワード線杭打ち領域（ワード線シャン
ト方式の場合）またはサブワードドライバー領域（分割
ワード線構成の場合）２０８によって分割されている。
【０００３】センスアンプ部２０７に読み出されてラッ
チされたデータは、コラムアドレスによって対応するコ
ラム選択線（ＣＳＬ）２０９が活性化され、センスアン
プ部２０７からローカルＩ／Ｏペア２１０へのデータの
接続がおこなわれる。またローカルＩ／Ｏペア２１０
は、ワード線杭打ち領域またはサブワードドライバー領
域２０８を走るグローバルＩ／Ｏペア２１１に接続さ
れ、リード／ライト時のデータの経路が形成されてい
る。
【０００４】ローカルＩ／Ｏペア２１０とグローバルＩ
／Ｏペア２１１の間にはスイッチ２１２があり、選択さ
れたメモリアレイに対応するスイッチのみがオンする。
このスイッチ２１２は、通常センスアンプ帯２０７とワ
ード線杭打ち領域またはサブワードドライバー領域２０
８の交差部に配置される。ＣＳＬ方式では選択されるメ
モリアレイに対応するローカルＩ／Ｏペア２１０とグロ
−バルＩ／Ｏペア２１１が接続される。このスイッチが
ないと全てのローカルＩ／Ｏペア２１０とグローバルＩ
／Ｏペア２１１がつながってしまい、データバストータ
ルの負荷容量が大きくなってしまうことや、アクセスス
ピードの点から選択メモリアレイに対応する選択ローカ
ルＩ／Ｏペア２１０のプリチャージ電位を非選択ローカ
ルＩ／Ｏペアのプリチャージ電位と異なる値にすること
が一般的に必要であるからである。
【０００５】
【発明が解決しようとする課題】近年大容量化が進むに
つれ、語構成が多ビット化する傾向にあり、ｘ３２／ｘ
６４／ｘｌ２８の語構成のＤＲＡＭが要求されることが
考えられる。またシンクロナスＤＲＡＭにおいても多バ
ンク化、多ビット化仕様の要求が強まってくることが考
えられる。このような要求に対しては、メモリアレイか
ら多くのデータバスを構成する必要がある。またこの場
合、メモリアレイ面積を増大させず、また活性化するメ
モリアレイ数をできるだけ少なくして、消費電流の低減
も同時に実現できるメモリアレイとデータバス構成が必
要になる。
【０００６】このような要求に対して、従来の図１２の
ようなメモリアレイの構成で、メモリアレイが大規模化
してゆくと、コラム選択線およびグローバル入出力信号
線に接続される負荷が増えるだけでなく、マルチビット
化、マルチバンク化に十分対応することができない。こ
の発明は、このような点にかんがみてなされたもので、
マルチビット化、マルチバンク化に適切なメモリアレイ
を有する半導体記憶装置を提供しようとするものであ
り、特に多ビット構成のＤＲＡＭ、及びマルチバンク構
成のＤＲＡＭに適用して好適なものである。
【０００７】
【課題を解決するための手段】この発明の半導体記憶装
置は、多数のメモリセルがマトリックス状に配置されて
なる複数のメモリアレイと、この各メモリアレイの各コ
ラムに配置されたセンスアンプと、前記複数のメモリア
レイを貫いて配置されそれぞれ同一コラムの各センスア
ンプのいずれかにコラム選択信号に応じて接続されるコ
ラム選択線と、前記複数のメモリアレイを貫いて各コラ
ム毎に配置されそれぞれ同一コラムの各センスアンプに
共通に接続された複数のグローバル入出力信号線とを備
えたことを特徴とするものである。
【０００８】また、この発明の半導体記憶装置は、多数
のメモリセルがマトリックス状に配置されてなる複数の
メモリアレイと、この各メモリアレイの各コラムに配置
されたセンスアンプと、前記複数のメモリアレイを貫い
て前記各コラムに配置され同一のコラムの各センスアン
プのいずれかに電気的に接続されるコラム選択線と、前
記各メモリアレイ毎に前記複数のセンスアンプに共通に
接続されたローカル入出力信号線と、前記複数のメモリ
アレイを貫いてかつ前記各メモリアレイのローカル入出
力信号線毎に対応して配置され前記対応するローカル入
出力信号線に接続された複数のグローバル入出力信号線
とを備えたことを特徴とするものである。
【０００９】また、この発明の半導体記憶装置は、前記
複数のグローバル入出力信号線と前記各メモリアレイの
ローカル入出力信号線とが１対１に対応して直結されて
いることを特徴とするものである。
【００１０】また、この発明の半導体記憶装置は、前記
複数のグローバル入出力信号線が、前記メモリアレイに
配置された多数のメモリセルの上層に前記コラムに沿っ
て配列されていることを特徴とするものである。
【００１１】また、この発明の半導体記憶装置は、前記
コラム選択線が、前記各メモリアレイの同一コラムのセ
ンスアンプに共通に接続されていることを特徴とするも
のである。
【００１２】また、この発明の半導体記憶装置は、前記
コラム選択線が、前記複数のメモリアレイの同一コラム
の各センスアンプのいずれかにコラム選択信号に応じて
接続されることを特徴とするものである。
【００１３】また、この発明の半導体記憶装置は、前記
ローカル入出力信号線が分割され、前記グローバル入出
力信号線はこの分割された各ローカル入出力信号線にそ
れぞれ１対１に対応して配設されていることを特徴とす
るものである。
【００１４】また、この発明の半導体記憶装置は、前記
メモリアレイが、前記分割されたローカル入出力信号線
に対応して分割され、相互に独立して選択されるように
したことを特徴とするものである。
【００１５】また、この発明の半導体記憶装置は、前記
メモリアレイにおいて、このメモリアレイ上に配置され
る配線層として、ワード線を第１層とし、前記コラム選
択線とグローバル入出力信号線とを第２層とし、電源線
を第３層として配置したことを特徴とするものである。
【００１６】また、この発明の半導体記憶装置は、前記
メモリアレイにおいて、このメモリアレイ上に配置され
る配線層として、ワード線を第１層とし、前記コラム選
択線と電源線を第２層とし、前記グローバル入出力信号
線を第３層として配置したことを特徴とするものであ
る。
【００１７】
【発明の実施の形態】
実施の形態１．図１Ａ〜図１Ｃ及び図２は、この発明の
半導体記憶装置の実施の形態１を示す図である。このう
ち、図１Ａ〜図１Ｃは、この発明の半導体記憶装置の各
実施の形態に共通する概略構成を示す図で、ダイナミッ
ク・アクセス・メモリ（ＤＲＡＭ）のメモリアレイの例
を示している。先ず、図１Ａに示すように、このＤＲＡ
Ｍのメモリチップ１００は、４つのメモリアレイ領域１
０１を有し、そのまわりに周辺回路１０２が配置されて
いる。また、図１Ｂに示すように、一つのメモリアレイ
領域１０１は、複数のメモリアレイ（メモリバンク）１
０３から構成されており、各メモリアレイ（バンク）１
０３にローデコーダ１０４が配置され、またすべてのメ
モリアレイ（バンク）１０３に共通にコラムデコーダ１
０５が配置されている。さらに、図１Ｃに示すように、
一つのメモリアレイ（バンク）１０３は、その中のメモ
リアレイ領域１０６がビット線方向にはセンスアンプ及
びＩ／Ｏゲート部の領域１０７によって分割され、ワー
ド線方向にはメモリアレイ１とワード線杭打ち領域（ワ
ード線シャント方式の場合）またはサブワードドライバ
ー領域（分割ワード線構成の場合）８によって分割され
ている。
【００１８】次に、図２は、この実施の形態１の半導体
装置におけるメモリアレイの構成を説明するための図で
ある。この実施の形態１は、多ビットデータバスをメモ
リアレイから構成する例を示すものである。図におい
て、先ず１０６、１０７は図１Ａ〜図１Ｃで説明したメ
モリアレイ領域と、センスアンプおよびＩ／Ｏゲート部
領域である。次に、１はメモリアレイ（メモリバン
ク）、２は各メモリアレイ１に対応して配置されたセン
スアンプ及びＩ／Ｏゲート部（以下では、単にセンスア
ンプ部と称する。）、３はこのセンスアンプ部２に接続
された短いローカルコラム選択線、４は各メモリアレイ
１のセンスアンプ部２の各列に対応して共通して設けら
れグローバルコラム選択線（ＣＳＬ）、５はローカルコ
ラム選択線とグローバルコラム選択線との電気的接続を
オンオフするスイッチである。また、６は、センスアン
プ部２に接続された短いローカル入出力信号線（ローカ
ルＩ／Ｏ線）である。７は、センスアンプ部２の列に対
応して共通して設けられ長いグローバル入出力信号線
（グローバルＩ／Ｏ線）である。８は、メモリアレイ１
の端部におかれたワード線杭打ち部またはサブワード線
ドライバー部であり、隣接するメモリアレイとの間を分
割している。
【００１９】図３は、図２におけるセンスアンプ部２と
その周辺の回路の構成を示す図であり、コラム選択線
（ＣＳＬ）４は、Ｉ／Ｏゲートトランジスタ２ａを介し
てセンスアンプ２ｂに接続され、このセンスアンプ２ｂ
から各メモリセルへビット線２ｃがつながっている。
【００２０】図２に示されるように、この実施の形態１
のメモリアレイ領域には、複数のメモリアレイ（バン
ク）１が配設され、この複数のメモリアレイ（バンク）
１を貫ぬいて配置されるコラム選択線は、ローカル線３
とグローバル線４に階層化されている。また、この複数
のメモリアレイ（バンク）１を貫ぬいて配置されるグロ
ーバル入出力信号線７は、個々のセンスアンプのみに対
応した短いローカル入出力信号線６により、センスアン
プ部２にそれぞれ接続されており、従来例のような複数
のセンスアンプに共通して設けられていたローカル入出
力信号線（ローカルＩ／Ｏ線）は不要となる。このよう
に、センスアンプの各々の列に対してグローバルコラム
選択線４とグローバル入出力信号線７が１対1に対応し
て設けられている。従って、各センスアンプ２に対応し
て、また言い換えれば各グローバルコラム選択線に対応
して多ビットのデータバスが形成されている。
【００２１】図３を参照すると、このように構成された
半導体記憶装置においては、センスアンプ部２のセンス
アンプ２ｂに読み出されてラッチされたデータは、コラ
ムアドレスによって対応するグローバルコラム選択線
（ＣＳＬ）４が活性化され、選択されたメモリアレイ１
に対応して、そのメモリアレイ１のコラム選択線スイッ
チ５をオンさせ、Ｉ／Ｏゲートトランジスタ２ａがオン
して、対応するセンスアンプ２ｂとグローバル入出力信
号線７が直接に接続され、リード／ライト時のデータの
経路が形成されてる。
【００２２】以上述べたように、このように構成した実
施の形態１のメモリアレイにおいては、選択されたメモ
リアレイに対応して、そのメモリアレイの各コラム選択
線スイッチをオンさせて、グローバルコラム選択線とロ
ーカルコラム選択線とを接続し、I/Oゲートを導通さ
せ、もってセンスアンプと直接にグローバルＩ／Ｏ線を
接続できる。この構成によって、選択されたグローバル
コラム選択線の数だけのグローバル入出力信号線によっ
て多ビットのデータバスが形成され、多ビットの信号を
取り出すことができる。なお、この構成において、選択
メモリアレイに対応する一部のコラム選択スイッチをオ
ンさせてデータバスを形成することも可能である。
【００２３】実施の形態２．図４は、この発明の実施の
形態２による半導体記憶装置のメモリアレイの構成を示
す図である。この実施の形態２は、メモリアレイをバン
クに対応させることでマルチバンクを構成した例を示す
ものである。図４において、１はメモリアレイ（バン
ク）、２は各メモリアレイに対応して配置されたセンス
アンプ部、９は各メモリアレイの同列のセンスアンプに
対応して共通して設けられたコラム選択線である。ま
た、１０は、各メモリアレイ（バンク）１毎にそのメモ
リアレイの複数のセンスアンプ部２に共通に接続された
ローカル入出力信号線（ローカルＩ／Ｏ線）である。１
１は、特定のローカル入出力信号線１０と接続された長
いグローバル入出力信号線（グローバルＩ／Ｏ線）であ
る。８は、メモリセルアレイの端部におかれたワード線
杭打ち部またはサブワード線ドライバー部であり、隣接
するメモリアレイとの間を分割している。
【００２４】図４に示されるように、この実施の形態２
において、このメモリアレイ領域には、複数のメモリア
レイ部（バンク）１が配設されている。そして、この複
数のバンク１を貫ぬいてグローバル入出力信号線１１が
配置されている。そして、この一対のグローバル入出力
信号線１１は、それぞれ一つのメモリアレイ（バンク）
１に対応した一対のローカル入出力信号線１０にのみ接
続点１２で接続されている。つまり、一つのグローバル
入出力信号線の対１１は、一つのメモリアレイ１に特定
されて対応しており、そのメモリアレイからの信号のみ
入出力するようになっている。
【００２５】このように構成された半導体記憶装置にお
いては、選択されたメモリアレイ（メモリバンク）１か
らの信号は、それぞれ特定のグローバル入出力信号線１
１を通じて入出力されるので、各メモリアレイ（バン
ク）１を並行的に動作させることができる。すなわち、
マルチバンク動作が可能となる。
【００２６】一般に、複数のメモリアレイが配置されて
いるメモリー装置においては、いずれか一つのメモリア
レイが選択されて活性化され、データの入出力が行われ
る。そして、このメモリアレイがリセットされ、プリチ
ャージ状態に復してから、次のメモリアレイが選択され
る。しかし、取り扱うデータ量の増加に伴い、二つ以上
のメモリアレイを並行的に活性化し、データの入出力を
並行的に行う必要が出てきた。このように一つのメモリ
アレイが活性化されている状態で、他のメモリアレイを
活性化する場合に、上記通常のメモリアレイの用い方と
区別するためにこの場合のメモリアレイをメモリバンク
と称している。この発明の説明においても、メモリバン
クという用語をそのような意味で用いる。
【００２７】さて、たとえば、図４において一つのバン
ク１が活性化された場合は、データはこれに接続された
ローカルＩ／Ｏペア１０からグローバルＩ／Ｏペア１１
にデータバスが形成されデータが入出力される。またあ
るバンク１が活性化されたままで、他のバンク１が活性
化されても、他のローカルＩ／Ｏペア１０からそれに接
続されたグローバルＩ／Ｏペア１０にデータパスが形成
される。これによって異なるバンク１の間のデータが衝
突することがないので、マルチバンクＤＲＡＭのメモリ
アレイを実現できる。
【００２８】このように、図４のような構成を用いれ
ば、一つのグローバルコラム選択線９に対応して、分割
された各メモリセルを対応させ、シンクロナスＤＲＡＭ
などのマルチバンクを有するＤＲＡＭに適用する場合、
各メモリアレイをバンクに対応させることでマルチバン
クが構成できる。
【００２９】実施の形態３．図５は、この発明の実施の
形態３による半導体記憶装置のメモリアレイの構成を示
す図である。この実施の形態３は、メモリアレイから、
多バンクであり、かつ多ビットのデータバスを形成する
他の例を示したものである。図５において、１はメモリ
アレイ（バンク）、２はそれぞれメモリアレイ１に対応
して配置されたセンスアンプ部、９は各メモリアレイの
同列のセンスアンプに対応して共通して設けられコラム
選択線である。また、１０は、各メモリアレイ（バン
ク）毎にそれぞれのメモリアレイの複数のセンスアンプ
に共通に接続されたローカル入出力信号線（ローカルＩ
／Ｏ線）である。この場合、ローカル入出力信号線は、
メモリアレイ（バンク）１の全体に共通して設けられる
のではなく、分割線１３において各部分のローカル入出
力信号線１０ｄに分割されている。図５では、分割線１
３は１本しか現れていないが、これは必要な復数の数に
分割される。１１は、分割された各ローカル入出力信号
線１０ｄと接続された長いグローバル入出力信号線（グ
ローバルＩ／Ｏ線）である。８は、メモリセルアレイの
端部におかれたワード線杭打ち部またはサブワード線ド
ライバー部である。
【００３０】図５に示されるように、この実施の形態に
おいて、メモリアレイ領域には、複数のメモリアレイ部
（バンク）１が配設され、この複数のバンク１を貫ぬい
てグローバル入出力信号線９が配置されている。そし
て、この一つのグローバル入出力信号線の対９は、それ
ぞれ分割された特定の一つのローカル入出力信号線の対
に接続点１２で接続されている。したがって、一つの分
割されたローカル入出力信号線１０ｄの範囲には、バン
ク１の数と同じ数のグローバル入出力信号線９が入って
いる。つまり、一つのグローバル入出力信号線の対は、
一つのローカル入出力信号線１０ｄと対応しており、そ
のローカル入出力信号線１０ｄにつながったメモリアレ
イの区分からの信号のみ入出力するようになっている。
したがって、この構成ではコラム選択線が通常の方式で
あっても、非活性のメモリアレイからのデータと活性化
されているメモリアレイからのデータは衝突することは
ない。
【００３１】このように構成された半導体記憶装置にお
いては、選択されたメモリアレイの選択されたローカル
入出力信号線の部分１０ｄからの信号は、それぞれ特定
のグローバル入出力信号線を通じて入出力されるので、
分割されたローカル入出力信号線の部分１０ｄに対応し
たメモリアレイ（バンク）１の区分を並行的に動作させ
ることができる。したがって、異なるバンク１から信号
を入出力すれは、マルチバンク動作が可能となる。ま
た、同一バンク１の異なるローカル入出力信号線の部分
１０ｄから同時に信号を入出力すれは、マルチビットの
動作が可能となる。
【００３２】この実施の形態の構成は、次のように表現
することもできる。すなわち、従来の半導体メモリ装置
のメモリアレイでは、通常ワード線杭打ち領域やサブワ
ード線領域でくぎられる範囲に対応してローカル入出力
信号線（ローカルＩ／Ｏペア）が構成されるが、この実
施の形態では、その範囲の中でさらにローカルＩ／Ｏペ
アを複数に分割し、かつこの分割されたローカルＩ／Ｏ
ペアとグローバル入出力信号線（グローバルＩ／Ｏペ
ア）が１ケ所で直接に接続される構成としている。つま
りローカルＩ／ＯペアとグローバルＩ／Ｏペアが１対１
に対応している。よって活性化された一つのメモリアレ
イからは、分割されたローカルＩ／Ｏペアの数のデータ
バスが形成できる。
【００３３】メモリアレイを、このように構成すれば、
同一のコラム選択線９に対応して、分割された各メモリ
１をシンクロナスＤＲＡＭなどのマルチバンクを有する
ＤＲＡＭに適用する場合、各メモリアレイ１をバンクに
対応させることでマルチバンクが構成できる。また、ロ
ーカル入出力信号線が分割されている構成にしたので、
実施の形態の図４の構成に比較して、よりより多くのデ
ータバス経路を形成できるため、マルチバンクＤＲＡＭ
でかつ多ビット構成のメモリアレイを実現できる。
【００３４】実施の形態４．図６は、この発明の実施の
形態４の半導体記憶装置のメモリアレイの構成を示す図
である。この実施の形態４は、メモリアレイをよりマル
チバンク構成にした例を示すものである。図６におい
て、１はメモリアレイであり、ワード線方向にメモリア
レイが分割されて複数のメモリバンク１ｄとして構成さ
れている。これは、実施の形態３の図５における分割さ
れたローカル入出力信号線１０ｄに対応して、メモリア
レイをワード線方向で分割したものと見ることができ
る。また、逆に、メモリアレイ１を所要のメモリバンク
１ｄに分割して、それに対応するようにローカル入出力
信号線１０を各部分１０ｄに分割したものとみてもよ
い。その他の構成は図４と同様であり、図中の図４と同
一の符号は、同一の部分を示す。
【００３５】このように構成したメモリアレイの動作
は、実施の形態３の図５の構成のメモリアレイと対比す
ると、図５におけるメモリアレイ１が複数の分割された
メモリアレイ１ｄとなったため、よりバンク数の多いマ
ルチバンク対応のメモリアレイを構成できる。その外
は、同様の動作をするので、重複を避けるため詳細な説
明は省略する。
【００３６】実施の形態５．図７は、この発明の実施の
形態５による半導体記憶装置のメモリアレイの構成を示
す図である。この実施の形態５は、メモリアレイをバン
クに対応させることでマルチバンクを構成した例を示す
ものである。図において、１はメモリアレイ（バン
ク）、２は各メモリアレイに対応して配置されたセンス
アンプ部、３はこのセンスアンプ部２に接続された短い
ローカルコラム選択線、４は各メモリアレイの同列のセ
ンスアンプ２対応して共通して設けられグローバルコラ
ム選択線、５はローカルコラム選択線とグローバルコラ
ム選択線との電気的接続をオンオフするスイッチであ
る。また、１０は、各メモリアレイ（バンク）毎にその
メモリアレイの複数のセンスアンプに共通に接続された
ローカル入出力信号線（ローカルＩ／Ｏ線）である。１
１は、特定のローカル入出力信号線１０と接続された長
いグローバルな入出力信号線（グローバルＩ／Ｏ線）で
ある。６は、メモリセルアレイの端部におかれたワード
線杭打ち部またはサブワード線ドライバー部である。
【００３７】図に示されるように、この実施の形態５に
おいて、メモリアレイ領域には、複数のメモリアレイ部
（バンク）１が配設され、この複数のバンクを貫ぬいて
センスアンプの同列のコラムに対応して配置されるコラ
ム選択線は、ローカル線３とグローバル線４に階層化さ
れている。また、この複数のバンクを貫ぬいて同列のセ
ンスアンプのコラムに対応してグローバル入出力信号線
１１が配置されている。そして、この一対のグローバル
入出力信号線１１は、それぞれ一つのメモリアレイ（バ
ンク）１に対応した一対のローカル入出力信号線１０に
のみ接続点１２で接続されている。つまり、一つのグロ
ーバル入出力信号線の対１１は、一つのメモリアレイ１
と対応しており、そのメモリアレイ１からの信号のみ入
出力するようになっている。
【００３８】このように構成された半導体記憶装置にお
いては、選択されたメモリアレイ１に対応して、そのメ
モリアレイ１のコラム選択線スイッチ５をオンさせて、
グローバルコラム選択線４とローカルコラム選択線３と
を接続し、もってセンスアンプ部２と直接にグローバル
入出力信号線１１を導通・接続できる。このように構成
すれば、選択されたメモリアレイ１からの信号は、それ
ぞれ特定のグローバル入出力信号線１１を通じて入出力
されるので、各メモリアレイ（バンク）１を並行的に動
作させることができる。すなわち、マルチバンク動作が
可能となる。
【００３９】この実施の形態の構成は、実施の形態２の
図４で示したマルチバンク構成のメモリ装置において、
コラム選択線を従来の方式から、実施の形態１の図３で
示したようなグローバルコラム選択線４とローカルコラ
ム選択線３との階層化したコラム選択線に置き換えたも
のである。コラム選択線の動作が異なる外は、実施の形
態２の図４で示したメモリアレイと同様の動作をするの
で、重複をさけるため詳細な説明は省略する。
【００４０】この実施の形態５においては、図５の実施
の形態２と比較して、コラム選択線をグローバル線４と
ローカル線３に階層化し、動作時以外は両者は切り離さ
れた状態にあるので、グローバルコラム選択線１１の負
荷容量が小さくでき、高速／低消費電力化が実現でき
る。
【００４１】実施の形態６．図８は、この発明の実施の
形態６による半導体記憶装置のメモリアレイの構成を示
す図である。この実施の形態６は、メモリアレイから、
多バンクであり、かつ多ビットのデータバスを形成する
他の例を示したものである。図において、１はメモリア
レイ（バンク）、２は各メモリアレイ１に対応して配置
されたセンスアンプ、３はローカルコラム選択線、４は
グローバルコラム選択線、５はローカルコラム選択線３
とグローバルコラム選択線４との電気的接続をオンオフ
するスイッチである。また、６はローカル入出力信号線
（ローカルＩ／Ｏ線）、７はグローバル入出力信号線
（グローバルＩ／Ｏ線）である。８はメモリセルアレイ
の端部におかれたワード線杭打ち部またはサブワード線
ドライバー部である。
【００４２】これらの各要素は、実施の形態５の図７に
示したものと同じである。ただし、この実施の形態６に
おいては、実施の形態５におけるローカル入出力信号線
１０がワード線方向に分割されて複数のローカル入出力
信号線１０ｄとなっていることが相違する。また、この
実施の形態６を、実施の形態３の図５と対比すれば、図
５においてはコラム選択線９が従来のものと同じであ
り、階層化されていないのに対し、この実施の形態６の
図８の構成では、コラム選択線がローカル線３とグロー
バル線４とに階層化され、両者はスイッチ５を介してオ
ンオフ制御されることである。このことを別にすれば、
この実施の形態６の動作は、実施の形態３の動作と同じ
であるから、重複をさけるため詳細な説明は省略する。
【００４３】このように構成された半導体記憶装置にお
いては、選択されたメモリアレイの、選択されたローカ
ル入出力信号線の部分１０ｄからの信号は、それぞれ特
定のグローバル入出力信号線１１を通じて入出力される
ので、分割されたローカル入出力信号線の部分１０ｄに
対応したメモリアレイ（バンク）１を並行的に動作させ
ることができる。したがって、異なるバンク１から信号
を入出力すれは、マルチバンク動作が可能となる。ま
た、同一バンク１の異なるローカル入出力信号線の部分
１０ｄから同時に信号を入出力すれは、マルチビットの
動作が可能となる。
【００４４】この実施の形態６の構成は、次のように表
現することもできる。すなわち、従来の半導体メモリ装
置のメモリアレイでは、通常ワード線杭打ち領域やサブ
ワード線領域でくぎられる範囲に対応してローカル入出
力信号線（ローカルＩ／Ｏペア）が構成されるが、この
実施の形態６では、その範囲の中でさらにローカルＩ／
Ｏペアを複数に分割し、かつこの分割されたローカルＩ
／Ｏペアとグローバル入出力信号線（グローバルＩ／Ｏ
ペア）が１ケ所で直接に接続される構成としている。つ
まりローカルＩ／ＯペアとグローバルＩ／Ｏペアが１対
１に対応している。よって活性化された一つのメモリア
レイからは、分割されたローカルＩ／Ｏペアの数のデー
タバスが形成できる。
【００４５】メモリアレイを、この実施の形態６の図８
のような構成にすれば、同一のコラム選択線９に対応し
て、分割された各メモリ１をシンクロナスＤＲＡＭなど
のマルチバンクを有するＤＲＡＭに適用する場合、各メ
モリアレイ１をバンクに対応させることでマルチバンク
が構成できる。また、ローカル入出力信号線が分割され
ている構成にしたので、実施の形態５の図７の構成に比
較して、よりより多くのデータバス経路を形成できるた
め、マルチバンクＤＲＡＭでかつ多ビット構成のメモリ
アレイを実現できる。
【００４６】また、この実施の形態では、グローバルコ
ラム選択線ＣＳＬを階層化したのでグローバルコラム選
択線ＣＳＬの負荷容量が小さくでき、高速／低消費電力
化が実現できる。
【００４７】実施の形態７．図９は、この発明の実施の
形態７の半導体記憶装置のメモリアレイの構成を示す図
である。この実施の形態７は、メモリアレイをよりマル
チバンク構成にした他の例を示すものである。図９にお
いて、１はメモリアレイであり、ワード線方向にメモリ
アレイが分割されて複数のメモリバンク１ｄとして構成
されている。これは、実施の形態６の図８において、分
割されたローカルＩ／Ｏ線１０ｄに対応して、メモリア
レイをワード線方向で分割したものと見ることができ
る。また、逆に、メモリアレイ１を所要のメモリバンク
１ｄに分割して、それに対応するようにローカル入出力
信号線１０を各部分１０ｄに分割したものとみてもよ
い。その他の構成は図８と同様であり、図中の図８と同
一の符号は、同一の部分を示す。
【００４８】このように構成したメモリアレイの動作
は、実施の形態６の図８の構成のメモリアレイと対比す
ると、図８におけるメモリアレイ１が複数の分割された
メモリアレイ１ｄとなったため、よりバンク数の多いマ
ルチバンク対応のメモリアレイを構成できる。その外
は、同様の動作をするので、重複を避けるため詳細な説
明は省略する。
【００４９】実施の形態８．図１０及び図１１は、この
発明の実施の形態８の半導体記憶装置の構成を示す図で
ある。この実施の形態は、上述した各実施の形態の半導
体記憶装置のメモリアレイにおいて、各配線の配置を示
すものである。
【００５０】従来の半導体記憶装置では、構造的に言っ
て、多数のメモリセルが配置された領域の上に配線層が
形成されるが、ー般的にワード線に１層目のメタル配線
が使用され、２層目はコラム選択線と電源線が使われる
２層構造となっている。この発明の半導体記憶装置で
は、先ず図１０に示すように、図（Ａ）は、ワード線の
概念を示し、図（B）にしめすように、１層目がワード
線となるのは従来どおりであるが、図（Ｃ）に示すよう
に、２層めをグローバルコラム選択線とグローバルＩ／
Ｏ線とし、図（Ｄ）に示すように、３層めを電源線とす
る構成を採用する。あるいは、図１１に示すように、図
（Ａ）のように１層めをワード線とし、図（Ｂ）のよう
に、２層めをグローバルコラム選択線と電源線とし、図
（ｃ）のように３層めにグローバルＩ／Ｏ線を配置する
構成を採用する。
【００５１】上述の各実施の形態の半導体記憶装置で
は、多ビット構成とするため、ワード線方向でのセンス
アンプの数だけグローバル入出力信号線を配置する必要
がある。または、マルチバンク構成とするためバンクの
数だけグローバル入出力信号線を配置する必要かある。
このため、従来の２層配置では、配線密度が高くなり、
配置が困難となる。このため、本発明では、配線の３層
構造を採用して、安定した配線ができるようにした。
【００５２】
【発明の効果】以上説明したように、この発明によれば
メモリアレイのバンクの数だけ階層化された入出力信号
線を配設し、また、一つまたは一組のセンスアンプに対
応するように多数の階層化された入出力信号線を配設す
ることにより、マルチバンク化したメモリアレイ、また
はマルチビット化したメモリアレイ、あるいはマルチバ
ンク化かつマルチビット化したメモリアレイを有する半
導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１Ａ】 この発明の実施の形態１の半導体記憶装置
のメモリアレイの構成を示す図である。
【図１Ｂ】 この発明の実施の形態１の半導体記憶装置
のメモリアレイの構成を示す図である。
【図１Ｃ】 この発明の実施の形態１の半導体記憶装置
のメモリアレイの構成を示す図である。
【図２】 この発明の実施の形態１の半導体記憶装置の
メモリアレイの構成を示す図である。
【図３】 この発明の実施の形態１の半導体記憶装置の
メモリアレイの構成を示す図である。
【図４】 この発明の実施の形態２の半導体記憶装置の
メモリアレイの構成を示す図である。
【図５】 この発明の実施の形態３の半導体記憶装置の
メモリアレイの構成をす図である。
【図６】 この発明の実施の形態４の半導体記憶装置の
メモリアレイの構成を示す図である。
【図７】 この発明の実施の形態５の半導体記憶装置の
メモリアレイの構成を示す図である。
【図８】 この発明の実施の形態６の半導体記憶装置の
メモリアレイの構成を示す図である。
【図９】 この発明の実施の形態７の半導体記憶装置の
メモリアレイの構成を示す図である。
【図１０】 この発明の実施の形態８の半導体記憶装置
のメモリアレイの構成を示す図である。
【図１１】 この発明の実施の形態８の半導体記憶装置
のメモリアレイの構成を示す図である。
【図１２】 従来の半導体記憶装置のメモリアレイの構
成を示す図である。
【符号の説明】
1、１ｄ メモリアレイ（メモリバンク）、２ センス
アンプおよびＩ／Ｏゲート部、３ ローカルコラム選択
線、４ グローバルコラム選択線、５ スイッチ、６
ローカル入出力信号線、７ グローバル入出力信号線、
８ ワード線杭打ち部またはサブワード線ドライバー
部、９ コラム選択線、１０ ローカル入出力信号線、
１１ グローバル入出力信号線。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 多数のメモリセルがマトリックス状に配
    置されてなる複数のメモリアレイ、この各メモリアレイ
    の各コラムに配置されたセンスアンプ、前記複数のメモ
    リアレイを貫いて配置されそれぞれ同一コラムの各セン
    スアンプのいずれかにコラム選択信号に応じて接続され
    るコラム選択線、前記複数のメモリアレイを貫いて各コ
    ラム毎に配置されそれぞれ同一コラムの各センスアンプ
    に共通に接続された複数のグローバル入出力信号線を備
    えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 多数のメモリセルがマトリックス状に配
    置されてなる複数のメモリアレイ、この各メモリアレイ
    の各コラムに配置されたセンスアンプ、前記複数のメモ
    リアレイを貫いて前記各コラムに配置され同一のコラム
    の各センスアンプのいずれかに電気的に接続されるコラ
    ム選択線、前記各メモリアレイ毎に前記複数のセンスア
    ンプに共通に接続されたローカル入出力信号線、前記複
    数のメモリアレイを貫いてかつ前記各メモリアレイのロ
    ーカル入出力信号線毎に対応して配置され前記対応する
    ローカル入出力信号線に接続された複数のグローバル入
    出力信号線を備えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 前記複数のグローバル入出力信号線と前
    記各メモリアレイのローカル入出力信号線とは１対１に
    対応して直結されていることを特徴とする請求項２に記
    載の半導体記憶装置。
  4. 【請求項４】 前記複数のグローバル入出力信号線が、
    前記メモリアレイに配置された多数のメモリセルの上層
    に前記コラムに沿って配列されていることを特徴とする
    請求項１または２に記載の半導体記憶装置。
  5. 【請求項５】 前記コラム選択線が、前記各メモリアレ
    イの同一コラムのセンスアンプに共通に接続されている
    ことを特徴とする請求項２ないし４のいずれか１項に記
    載の半導体記憶装置。
  6. 【請求項６】 前記コラム選択線が、前記複数のメモリ
    アレイの同一コラムの各センスアンプのいずれかにコラ
    ム選択信号に応じて接続されることを特徴とする請求項
    ２ないし４のいずれか１項に記載の半導体記憶装置。
  7. 【請求項７】 前記ローカル入出力信号線が分割され、
    前記グローバル入出力信号線はこの分割された各ローカ
    ル入出力信号線にそれぞれ１対１に対応して配設されて
    いることを特徴とする請求項２ないし６のいずれか１項
    に記載の半導体記憶装置。
  8. 【請求項８】 前記メモリアレイが、前記分割されたロ
    ーカル入出力信号線に対応して分割され、相互に独立し
    て選択されるようにしたことを特徴とする請求項２ない
    し６のいずれか１項に記載の半導体記憶装置。
  9. 【請求項９】 前記メモリアレイにおいて、このメモリ
    アレイ上に配置される配線層として、ワード線を第１層
    とし、前記コラム選択線とグローバル入出力信号線とを
    第２層とし、電源線を第３層として配置したことを特徴
    とする請求項１ないし６のいずれか１項に記載の半導体
    記憶装置。
  10. 【請求項１０】 前記メモリアレイにおいて、このメモ
    リアレイ上に配置される配線層として、ワード線を第１
    層とし、前記コラム選択線と電源線を第２層とし、前記
    グローバル入出力信号線を第３層として配置したことを
    特徴とする請求項１ないし６のいずれか１項に記載の半
    導体記憶装置。
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