JP2001053243A - 半導体記憶装置とメモリモジュール - Google Patents

半導体記憶装置とメモリモジュール

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Masayasu Kawamura
昌靖 川村
Atsushi Nakamura
淳 中村
Yoshihiro Sakaguchi
良寛 坂口
Yoshitaka Kinoshita
嘉隆 木下
Yasushi Takahashi
康 高橋
Yoshihiko Inoue
吉彦 井上
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Renesas Eastern Japan Semiconductor Inc
Hitachi Solutions Technology Ltd
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Hitachi Ltd
Hitachi ULSI Systems Co Ltd
Hitachi Tohbu Semiconductor Ltd
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Abstract

(57)【要約】 【課題】 ２つのメモリチップを用いつつ、その厚みを
薄く形成し、汎用性に優れた半導体記憶装置、及び単位
体積当たりの記憶容量の増大と、高密度実装が可能なメ
モリモジュール、使い勝手のよいうメモリモジュールを
提供する。 【解決手段】 ２ビット単位でメモリアクセスが行われ
る２つのメモリチップの裏面を重ね合わせて積層構造に
組み立てて４ビット単位でのメモリアクセスを行うよう
にする。上記２ビット単位でメモリアクセスが行われる
２つのメモリチップの裏面を重ね合わせて積層構造に組
み立てて４ビット単位でのメモリアクセスを行うように
してなる半導体記憶装置の複数個を方形からなり、その
１つの辺に沿って電極が形成されてなる実装基板上に搭
載してメモリモジュールを構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
とメモリモジュールに関し、主としてダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）のような汎用半導
体記憶装置とそれを用いたメモリモジュールに利用して
有効な技術に関するものである。
【０００２】
【従来の技術】本発明を成した後の調査によって、後で
説明する本発明に関連すると思われるものとして、特開
平４−２２２９８９号公報があることが判明した。この
公報においては、１個のパッケージに複数個のチップを
封止した半導体集積回路装置の動作時の発熱によってチ
ップ内部に発生する応力−歪状態を各チップで均等化す
るよう工夫されたものであるが、その中の段落００３１
において、２つのメモリチップを２個用いて２倍の記憶
容量を実現する例が開示されている。後で説明する本願
発明のように１つの半導体記憶装置として見たときの厚
み（高さ方向）を、それと同等の記憶容量を有する汎用
の半導体記憶装置と同等にするかそれ以下にするという
記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】２つのメモリチップを
同一のパッケージに封止すれば、２倍の記憶容量を実現
することは、上記公報等によって知られている。しか
し、このように複数のチップを１つのパッケージに封止
した場合において、単に封止しただけでは特殊な半導体
記憶装置となってしまい用途が限られてしまう。半導体
記憶装置として広く利用できるようにするには、既存の
半導体記憶装置と互換性を持たせることが重要である。
前記公報の半導体集積回路装置では、メモリチップの表
面（主面）が互いに向かいあうように積層構造にするも
のであり、２つのチップの表面においてそれぞれがリー
ドとの接続を行うワイヤボンディングを行うための高さ
を必要とするために必然的にパッケージの厚みが厚くな
ってしまう。
【０００４】汎用の半導体記憶装置では、パッケージの
薄型化が進められている傾向にあるため、上記の公報記
載の技術ではそれと同等の記憶容量を有する汎用の半導
体記憶装置の厚みと同等の厚みを実現することは難しい
ものとなる。半導体記憶装置において、大きな記憶容量
を小さな容積の中で実現するため、実装基板の両面に半
導体記憶装置を実装してメモリモジュールを構成し、か
かるメモリモジュールの複数個を主ボード上に平行に配
置される複数のコネクタに差し込むようにして用いられ
ることが多い。この場合、上記複数個のコネタクの間隔
は、可能な限り接近して配置される。それ故、そのメモ
リモジュールは、その全体の厚みが少なくとも上記コネ
タクのピッチに合わせて形成される必要があり、メモリ
動作時の熱放出を考慮すると上記メモリモジュール間に
おいて少しでも間隔があることが望ましい。
【０００５】本願発明者等においては、上記のような検
討の結果、２つのメモリチップを１つのパッケージに搭
載して２倍の記憶容量を実現するとき、かかるパッケー
ジの厚みが１つのメモリチップを搭載した既存の半導体
記憶装置と同等かそれ以下にすることが極めて重要であ
ることに気が付いたのである。
【０００６】この発明の目的は、２つのメモリチップを
用いつつ、その厚みを薄く形成することができる半導体
記憶装置を提供することにある。この発明の他の目的
は、２つのメモリチップを用いつつ、汎用性に優れた半
導体記憶装置を提供することにある。この発明の更に他
の目的は、単位体積当たりの記憶容量の増大と、高密度
実装が可能なメモリモジュールを提供することにある。
この発明の他の目的は、使い勝手のよいうメモリモジュ
ールを提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、２ビット単位でメモリアク
セスが行われる２つのメモリチップの裏面を重ね合わせ
て積層構造に組み立てて４ビット単位でのメモリアクセ
スを行うようにする。
【０００８】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、２ビット単位でメモリアクセスが行われ
る２つのメモリチップの裏面を重ね合わせて積層構造に
組み立てて４ビット単位でのメモリアクセスを行うよう
にしてなる半導体記憶装置の複数個を方形からなり、そ
の１つの辺に沿って電極（コネタク）が形成されてなる
実装基板上に搭載してメモリモジュールを構成する。
【０００９】
【発明の実施の形態】図１には、この発明に係る半導体
記憶装置の一実施例の要部透視図が示されている。この
実施例では、同一のパッケージに２つのメモリチップが
背中合わせで積層構造とされる。つまり、メモリチップ
の裏面側が互いに向かい合うようにし、ボンディングパ
ッド等が形成される表面が外側を向くように重ね合わさ
れる。同図には、発明の理解を容易にするために、パッ
ケージや、メモリチップに必要な多数のリードのうち、
データ端子に関連する一部が代表として例示的に示され
ている。
【００１０】半導体記憶装置を簡単に増大させる手法と
して、前記公報に記載のように２つのメモリチップを１
つのパッケージに搭載する技術がある。これまで６４Ｍ
ビットＤＲＡＭでは×４、×８、×１６ビットが存在し
た６４Ｍチップを２チップを積層して１パッケージに組
み立てると１２８Ｍビットを実現でき、また同様に２５
６Ｍビットを２チップをパッケージに組み立てれば５１
２Ｍビットが実現できる。これら積層方式は１２８Ｍビ
ットあるいは５１２Ｍビットのシングルチップを新たに
開発するよりも開発期間を短縮できるので、低価格用途
に注目されている。しかしながら、従来の×４以上のシ
ングルチップのビット構成では積層してもビット数は×
８以上しか実現できなかつた。このため、上記のような
積層方式では、１２８Ｍビットあるいは５１２Ｍビット
で×４ビット品をつくることができなかつた。
【００１１】その上、前記公報のように２つのメモリチ
ップを１つのパッケージに組み立てると、それと同等の
記憶容量を有する半導体記憶装置に比べてパッケージ全
体の厚みが厚くなってしまい、外部端子を同等の配列に
したとしても、後述するようなメモリモジュールに搭載
する場合、高密度に組み立てられたコネクタのピッチに
合わせることができくなるなってしまう、言い換えるな
らば、１つのパッケージに１つのメモリチップを搭載し
た半導体記憶装置との互換性が無くなってしまうという
問題が生じる。
【００１２】本願発明においては、メモリチップとして
×２ビット構成にできるものを２つ積層構造にし、×４
ビット構成の半導体記憶装置を構成するものである。こ
の場合、上記１つのパッケージに組み立てるときの厚み
を１つのチップを搭載したパッケージと同等のものにす
るため、２つのメモリチップの裏面を接合させるという
工夫がなされている。この構造では、メモリチップの裏
面がパッケージを構成する封止樹脂と極力接触しないよ
うにされる。このことは、従来の半導体集積回路装置で
は、封止の目的で半導体チップの裏面及び表面を含む全
体が封止樹脂と接触するように構成されるものと比べる
と大きく異なり、このような工夫によって積層構造を採
用しつつ、半導体集記憶装置としての薄型化を図るよう
にするものである。
【００１３】つまり、この実施例においては、上記のよ
うにメモリチップを背中合わせにすることによって、従
来の半導体集積回路装置のように裏面部分の封止樹脂を
少なくなり、その分パッケージの厚みを薄くすることが
できる。この結果、同図のように上下両面にＬＯＣ（リ
ード・オン・チップ）構造のリードを配置し、それとメ
モリチップのボンデンィングパッドとをボンディングワ
イヤにより接続し、２つのメモリチップを１つのパッケ
ージに納めても、そのパッケージの厚みを既存の同等の
記憶容量を有する半導体記憶装置におけるパッケージの
厚みと同等にすることができる。
【００１４】このような積層構造においては、背中合わ
せでそれぞれのメモリチップに設けられるアドレス端子
や制御端子は、対応するリードが外部で共通に接続され
る必要がある。このため、２つのメモリチップでは、リ
ードとボンディングパッドとの関係が左右逆に構成され
る。これに対して、データ端子は、上記のようなアドレ
ス端子と同様に外部で対応するものを共通に接続してし
まうと、×２ビットずつのデータが外部端子で衝突して
しまう。
【００１５】そこで、この実施例では、アドレス端子等
に関しては上記積層構造の上側メモリチップと下側メモ
リチップとではミラー反転させてリードとボンディング
パッドとを接続する。これに対して、２つのデータ端子
は、メモリチップの主面からみた場合には同じ側の２つ
のリードと接続させる。つまり、同図の例においては、
外部端子ＤＱ０及びＤＱ１とされるデータ用リードは、
上側メモリチップと下側メモリチップの両方に延び、上
側リードが上側メモリチップのパッドＤＱ（ａ）とＤＱ
（ｃ）にワイヤを介して接続され、下側リードは下側メ
モリチップのいずれのパッドとも接続さない。
【００１６】外部端子ＤＱ３とＤＱ２とされるデータ用
リードは、上側メモリチップと下側メモリチップの両方
に延び、下側リードが下側メモリチップのパッドＤＱ
（ａ）とＤＱ（ｃ）にワイヤを介して接続され、上側リ
ードは下側メモリチップのいずれのパッドとも接続さな
い。上記下側メモリチップのパッド配置と上側メモリチ
ップのパッド配置は同様であり、上側メモリチップに代
表的に示されたパッドＤＱ（ｂ）とＤＱ（ｄ）は、１つ
のメモリチップから４ビット単位でデータ出力を行う場
合に、上記ＤＱ（ａ）とＤＱ（ｃ）と共に用いられるも
のである。
【００１７】したがって、図１の実施例ではＤＱ（ｂ）
とＤＱ（ｄ）は用いられない。Ａ信号のリードは、上側
メモリチップ及び下側メモリチップに延びる両リードの
先端においてそれぞれのメモリチップに形成されるパッ
ドＡ−ＰＡＤ及びＢ−ＰＡＤに接続され、同じＡ信号が
両メモリチップに共通に供給される。データ用リード
は、後述するように入出力容量低減のため、接続されな
い側のリードを切断してもよい。
【００１８】図２には、この発明に係る半導体記憶装置
の積層構造にされる２つのメモリチップの一実施例の概
略パターン図が示されている。同図（Ａ）は、上側（Ｕ
ＰＰＥＲ）のメモリチップとそれに対応したリード及び
ボンディングワイヤが示され、同図（Ｂ）には下側（Ｌ
ＯＷＥＲ）のメモリチップとそれに対応したリード及び
ボンディングワイヤが示されている。
【００１９】この実施例のメモリチップは、後述するよ
うなメタルオプション又はボンディングオプションある
いはその組み合わせによって、×２ビット構成、×４ビ
ット構成、×８ビット構成及び×１６ビット構成が選択
できるようにされる。これらの複数通りのビット構成に
対応できるよう、リードは最大数が示されている。この
実施例では、×２ビット構成で、それぞれのメモリチッ
プが２５６Ｍビットの記憶容量を持つ場合のリード及び
ボンディングワイヤの例が示されている。したがって、
信号名が付されていないリードは、上記の×２ビット構
成のメモリでは存在しないリードであると理解された
い。
【００２０】メモリチップは、その長手方向のほぼ中心
線上にボンディングパッドがほぼ一直線状に配置され
る。このようなボンデングバッドを１列に並べる構成
は、後述する２つのメモリチップを上記のように背中合
わせで積層構造とし、アドレス端子や制御端子等のよう
なリードを外部で共通化して１つのパッケージに搭載す
る場合に極めて有益なボンディングパッドの配列とな
る。
【００２１】上側のメモリチップ及び下側のメモリチッ
プのリード端子の信号名は、四角で囲んだデータ用リー
ドＤＱ０〜ＤＱ３を除いて、図面上では左右対称的に配
置される。例えば上側メモリチップＵＰＰＥＲの右側に
配置される各リードは、下側のメモリチップＬＯＷＥＲ
では、メモリチップの長手方向の中心線を基準にしてミ
ラー反転させた左側に配置せされるリードと一致してい
る。逆に、上側メモリチップＵＰＰＥＲの左側に配置さ
れる各リードは、下側のメモリチップＬＯＷＥＲでは、
メモリチップの長手方向の中心線を基準にしてミラー反
転させた右側に配置せされたリードと一致している。
【００２２】上記のように上側メモリチップＵＰＰＥＲ
と下側メモリチップＬＯＷＥＲとの同じ信号が供給され
るリードが左右逆に配置されるが、上記のようにボンデ
ィングパッドが１列に並んでいる場合には、リードに対
して上側と下側では左右逆転させてボンディングワイヤ
を配置させればよい。図２において、メモリチップＵＰ
ＰＥＲとそのリード及びボンディングワイヤに対して、
メモリチップＬＯＷＥＲとそのリード及びボンディング
ワイヤの配列は、上記メモリチップＵＰＰＥＲの右側に
鏡（ミラー）を置いて写し出されたものと一致してい
る。ただし、上記データ用リードＤＱ０〜ＤＱ３に関し
ては、上側メモリチップＵＰＰＥＲでは、右側のリード
ＤＱ３とＤＱ２に接続され、下側メモリチップＬＯＷＥ
Ｒでは、右側のリードＤＱ０とＤＱ１に接続される。つ
まり、メモリチップ側のボンディングパッドとそれに接
続されるリードの位置は同じであるが、リード名が上記
のように異なるようにされる。
【００２３】この実施例では、メモリチップの長手方向
に一対のリードが延長されてチップの上下端で電源電圧
ＶＤＤと回路の接地電位ＶＳＳのリードに接続される。
このリードは、バスバーとされて低電源インピーダンス
によりメモリチップに対して適宜に電源電圧ＶＤＤ、回
路の接地電位ＶＳＳを供給するの用いられる。このバス
バーＶＤＤ及びＶＳＳも、上側メモリチップＵＰＰＥＲ
と下側メモリチップＬＯＷＥＲとでは上記ミラー反転し
た形態で配置される。
【００２４】上記のようなつ２のメモリチップを裏面が
接合するように背中合わせで積層構造にした場合、アド
レス端子や制御端子はそれぞれ対応するリードが上下重
ねなわされて共通接続される。これに対して、データ端
子は２ずつのリードが上記積層構造にしたときに互いに
左右に分離されて、互いに電気的に分離されて×４ビッ
トのデータ端子ＤＱ０〜ＤＱ３のようにできるものであ
る。
【００２５】図３には、この発明に係る半導体記憶装置
の一実施例の上面図が示されている。この実施例では、
２５６Ｍビットのメモリチップを前記のように積構造と
して１つのパッケージに搭載し、全体で５１２Ｍビット
の記憶容量を持つようにされる。この実施例では、２つ
のメモリチップをそれぞれ×２、×４及び×８ビット構
成とすることにより、×４ビット、×８ビット及び×１
６ビットからなる３通りのビット構成とする場合のピン
配列が示されている。
【００２６】この実施例において、電源端子ＶＣＣは上
記電源リードＶＤＤに対応しており、電源端子ＶＣＣＱ
やＶＳＳＱは、上記バスバーには接続されないで、これ
らの外部端子から電源電圧ＶＣＣ及び回路の接地電位Ｖ
ＳＳを供給するものとして用いられる。これらの電源電
圧ＶＣＣＱ、ＶＳＳＱは出力バッファ用の動作電圧を供
給するものとして用いられる。これにより、出力バッフ
ァで発生する電源ノイズが半導体記憶装置の内部で前記
バスバーを介して他の内部回路に伝搬するのを防止する
ものである。これによって、内部回路の動作を安定化を
図ることができるものとなる。
【００２７】この実施例では、５４ピンの標準パッケー
ジに２５６Ｍビットの２つのメモリチップを背中合わせ
で搭載したものであり、もちろんパッケージの厚さも標
準パッケージの厚さとされる。
【００２８】図４には、この発明に係る半導体記憶装置
の一実施例の出力系統図が示されている。この実施例で
は、特に制限されないが、６４Ｍビットの記憶容量のメ
モリチップを用いた例が示され、ノーマルモードでのメ
モリアレ位置とＤＱ番号の関係が示されている。この実
施例では、×２ビット品、×４ビット品、×８ビット品
及び×１６ビット品の４通りのビット構成の中から１つ
が選択できるようにされる。メモリアレイは、後述する
ように１つのメモリバンクに対応したメモリアレイが１
６個のサブアレイに分割され、各サブアレイから２対の
メイン入出力線（ＭＩＯ）が設けられ、上記ＭＩＯに対
応して３２個のメインアンプが設けられる。上記１６個
のサブアレイは、８個ずつ左右（Ｌ／Ｒ）に分割され
る。
【００２９】×２ビット品では記号ＬとＲで示したよう
にメモリアレの左右半分ずつがそれぞれＤＱ０、ＤＱ１
に対応する。この実施例では、アドレス信号Ａ０〜Ａ７
により選択信号ＹＳが発生されて、１つのメモリバンク
から３２対のＭＩＯ（メイン入出力線）に信号が出力さ
れる。上記３２対のＭＩＯは、上記のように１６個ずつ
が左Ｌ、右Ｒの２組に分けられる。×２ビット品では、
メインアンプＭＡに対応して３２個設けられるバッファ
回路ＢＣが上記ＬとＲに対応した２組に分けられてデー
タ端子ＤＱ３（０）とＤＱ１５（１）に共通に接続され
る。
【００３０】アドレス信号Ａ８により形成されたカラム
選択信号Ｙ８又はＹ８Ｂにより、上記１６個ずつのメイ
ンアンプのうちの８個が選択され、更に図示しないアド
レス信号Ａ９、Ａ１０及びＡ１１により最終的に上記Ｌ
とＲから１個ずつつのメインアンプＭＡが選択されて上
記選択されたメインアンプＭＡに対応したバッファ回路
ＣＢを通して出力端子ＤＱ３（０）とＤＱ１５（１）か
ら２ビットのデータが出力される。ここで、（０）と
（１）は、×２ビット構成のときの端子番号を示してい
る。以下、このことは他のビット構成でも同様である。
【００３１】×４ビット品では、上記バッファ回路ＣＢ
の出力線が４組に分けられる。それに対応して、メイン
アンプＭＡを選択するアドレス信号Ａ１１が無効（縮
退）させられて、４ビット単位でのデータ読み出しが行
われる。×８ビット品では、バッファ回路ＣＢの出力線
が８組に分けられ、メインアンプＭＡを選択するアドレ
ス信号Ａ１１とＡ１０が無効（縮退）させられて８ビッ
ト単位でのデータ読み出しが行われる。そして、×１６
ビット品では、バッファ回路ＣＢの出力線が１６組に分
けられ、メインアンプＭＡを選択するアドレス信号Ａ１
１とＡ１０及びＡ９が無効（縮退）させられて８ビット
単位でのデータ読み出しが行われる。
【００３２】図５には、この発明に係る半導体記憶装置
を用いたメモリモジュールの一実施例の要部断面図が示
されている。背中合わせのメモリチップを持つ半導体記
憶装置が、モジュール基板の両面に搭載されている。リ
ードはメモリチップ上に接着層を介して接着される。こ
れらのリードの延長方向とは直角方向に延長されるバス
バーは、接着層が薄く形成されて、その高さが上記リー
ドより低くされる。これにより、リードの選択とメモリ
チップの表面に設けられるボンディングパッドとの間を
接続するワイヤが上記バスバーと接触することがないよ
うに高さ方向のマージンを大きくすることができる。
【００３３】モジュール基板の両面に搭載される半導体
記憶装置は、前記のように２つのメモリチップが積層構
造にされているが、裏面が重なり合うように形成されて
いるので、封止樹脂の厚みを薄く形成することができ
る。つまり、この実施例の半導体記憶装置は、１つのメ
モリチップしか搭載されない通常の半導体記憶装置であ
って、それの半分の記憶容量を持つ半導体記憶装置と同
じ厚さのパッケージに形成することができ、上記半導体
記憶装置を用いたメモリモジュールとの置き換えが可能
になる。このようなメモリモジュールの置き換えによっ
て、同じ実装体積なら記憶容量が２倍にでき、同じ記憶
容量なら実装面積を半分に低減させることができる。
【００３４】本発明に係る半導体記憶装置は、前記図
１、図２に及び第５図に示されるように、第１及び第２
メモリチップ（すなわち、上側と下側のメモリチップ）
の裏面同士を重ねた状態で封止され、封止体の第１辺か
ら該封止体の内外に延びる第１リードＤＱ０及び第２リ
ードＤＱ１と、上記第１辺と対向する前記封止体の第２
辺から該封止体の内外に延びる第３リードＤＱ２及び第
４リードＤＱ３とを備える。
【００３５】前記第１及び第２メモリチップは、それぞ
れの回路形成面において、各メモリチップの長辺と平行
な直線であって短辺の中央部を通る直線に沿って配置さ
れたデータ出力用の第１端子ＤＱ（ａ）、第２端子ＤＱ
（ｂ）、第３端子ＤＱ（ｃ）及び第４端子ＤＱ（ｄ）を
有する，前記第２端子ＤＱ（ｂ）は上記第１端子ＤＱ
（ａ）と第３端子ＤＱ（ｃ）との問の前記第１端子ＤＱ
（ａ）に近い位置に配置され、前記第３端子ＤＱ（ｃ）
は上記第２端子ＤＱ（ｂ）と第４端子ＤＱ（ｄ）との問
の前記第４端子ＤＱ（ｄ）に近い位置に配置される。
【００３６】前記第１リードＤＱ０と前記第４リードＤ
Ｑ３は前記直線を侠んで対向する位置に配置され、前記
第２リードＤＱ１と前記第３リードＤＱ２は前記直線を
挟んで対向する位置に配置される。前記第１及び第２メ
モリチップはそれぞれ、前記第１及び第２端子のいずれ
か一方、例えば第１端子ＤＱ（ａ）と、第３及び第４端
子のいずれか一方、例えば第３端子ＤＱ（ｃ）とを用い
て２ビット単位でデータ出力を行うことにより、合計４
ビット単位で前記第１、第２、第３及び第４リードから
データ出力を行う。なお、第１図において下側のメモリ
チップには第２端子ＤＱ（ｂ）及び第４端子ＤＱ（ｄ）
に対応する端子が描かれていないが、図面の煩雑さを避
けるために記載を省略したものであり、実際は上側のチ
ップと下側のチップは同様な構成とされ、各端子も対応
して存在する。
【００３７】ここで第１及び第２メモリチップはそれぞ
れ、２ビット単位でのデータ出力と４ビット単位でのデ
ータ出力を選択することが可能であり、４ビット単位で
データ出力を行う場合には、前述の様に、第１端子ＤＱ
（ａ）、第２端子ＤＱ（ｂ）、第３端子ＤＱ（ｃ）及び
第４端子ＤＱ（ｄ）が用いられる，これらの端子の上記
の位置関係は、対応するリードの規格化された位置に応
じて決められている。すなわち、互いに対応するリード
と端子間をワイヤで接続する際、ワイヤの長さを短くし
うる様な位置関係に各端子が配置されている。言い換え
ると、第１リードＤＱ０と第４リードＤＱ３の近くに各
メモリチップの第１端子ＤＱ（ａ）と第２端子ＤＱ
（ｂ）が配置され、第２リードＤＱ１と第３リードＤＱ
２の近くに各メモリチップの第３端子ＤＱ（ｃ）及び第
４端子ＤＱ（ｄ）が配置されている。
【００３８】２ビット単位でのデータ出力の場合は、各
メモリチップは上記４つのデータ端子のいずれか２つを
任意の組み合わせで用いる事ができるが、本発明者の検
討によれば、本実施例に示したように前記第１及び第２
メモリチップはそれぞれ、前記第１及び第２端子のいず
れか一方（例えば第１端子ＤＱ（ａ））と、第３及び第
４端子のいずれか一方（例えば第３端子ＤＱ（ｃ))とを
用いて２ビット単位の出力を行うことが好ましい事を見
出した，
【００３９】すなわち、第１メモリチツプの第１端子Ｄ
Ｑ（ａ）と第３端子ＤＱ（ｃ）は、それぞれこれらの端
子の近くに延びている第１リードＤＱ０と第２リードＤ
Ｑ１にそれぞれワイヤを用いて容易に接続できる。ま
た、第１メモリチツプの第１端子ＤＱ（ａ）と第３端子
ＤＱ（ｃ）は、それぞれこれらの端子の近くに延びてい
る第４リードＤＱ３と第３リードＤＱ２にそれぞれワイ
ヤを用いて容易に接続できる。
【００４０】これに対して、第１端子ＤＱ（ａ）と第２
端子ＤＱ（ｂ）とを用いて各メモリチツプから２ビット
単位の出力を行うと、第１メモリチップについては、こ
れらの端子の近くに延びている第１リードＤＱ０と第４
リードＤＱ３にそれぞれワイヤを用いて容易に接続でき
る。しかし、第２メモリチップについては、第１端子Ｄ
Ｑ（ａ）と第２端子ＤＱ（ｂ）から遠く離れた第２リー
ドＤＱ１と第３リードＤＱ２に接続しなければならな
い。この様に遠く離れたリードと端子とをワイヤで接続
する事は、他のワイヤとのショートや、ワイヤの寄生容
量の増加を招くので好ましくない。
【００４１】信号線の寄生容量を低減する事は、信号伝
達速度を改善するために重要である。そこで、図１５に
示した実施例のように、接続されないメモリチツプヘの
データ用リードを短くする事により、リードの寄生容量
を低減する事が可能である。この実施例において、接続
されないデータ用リードは、メモリチップの端部で切断
されているが、かかる接続されないデータ用リードその
ものを省略することも可能である。図１６には、上記メ
モリチップとリードフレームとの関係を説明する平面図
が示されており、メモリチップと各リードは、２つのメ
モリチップのうちの片方を示すものである。複数のリー
ドのうち上記切断されるリードは、点線で囲まれたリー
ドのようにサヤ抜けを防止するためにメモリチップに向
かってアルファベットのＴ字状に形成される。
【００４２】前記図１においては、第１リードＤＱ０が
上側のメモリチップと下側のメモリチツプに向かって分
岐する個所またはその先において切断する事が好まし
い。また、製造当初から切断後の形状を有するリードを
用いてもよい。すなわち、各データ用リ一ドは、前記第
１及び第２メモリチップに対する延長長さにおいて非対
称な構成は、前記延長長さにおいて対称的な構成に対し
て、寄生容量低減による信号伝達速度の改善を図る挙が
できる。
【００４３】図６には、この発明に係るメモリモジュー
ルの一実施例の表面図が示され、図７には、上記メモリ
モジュールの裏面図が示されている。モジュール基板の
表面側及び裏面側には、９×２（＝１８個）のようにマ
トリックス状に並べられて半導体記憶装置が搭載され
る。これらメモリモジュール基板の両面に搭載された全
体で３６個からなる半導体記憶装置のそれぞれは、上記
図１又は図５に示したような２つのメモリチップが積層
構造にされて構成される。
【００４４】上記９×２のようにマトリックス状に並べ
られた半導体記憶装置と、メモリモジュールの長手方向
の一端側に設けられたコネクタ（接続電極）との間に
は、レジスタ、信号変換用の半導体集積回路装置及び安
定化電源用のキャパシタ、各種抵抗素子等が搭載され
る。
【００４５】図８には、図６及び図７のメモリモジュー
ルの一実施例を示すブロック図が示されている。この実
施例のメモリモジュールは、×２ビットのメモリチップ
が積層構造にされて等価的に×４ビット構成にされた半
導体記憶装置を複数個モジュール基板に搭載して６４ビ
ットのメモリ装置を構成する。つまり、モジュール基板
を挟んで両面に上記の半導体記憶装置が設けられ、メモ
リバンク（ＢＡＮＫ）０と１を有するメモリ装置が構成
される。
【００４６】メモリバンク０と１は、上記図６と図７に
示した９個の半導体記憶装置のそれぞれに対応してい
る。つまり、メモリバンク０と１のデータ端子ＤＱ０〜
ＤＱ３１及びパリティビットＣＢ０〜ＣＢ３を受け持つ
９個の半導体記憶装置は、図６に示された９×２個に対
応し、メモリバンク０と１のデータ端子ＤＱ３２〜ＤＱ
６４及びパリティビットＣＢ４〜ＣＢ７を受け持つ９個
の半導体記憶装置は、図７に示された９×２個に対応し
ている。このように、データ端子は、ＤＱ０〜ＤＱ６３
の６４ビット構成のメモリモジュールとされる。パリテ
ィビットとしてＣＢ０〜ＣＢ７の８ビットが設けられ
る。このため、この実施例に係るメモリモジュールが搭
載される主基板において、上記メモリモジュールのコネ
クタが挿入されるソケットに接続されるデータバスは、
７２ビット構成とされる。
【００４７】図９には、この発明に係るメモリモジュー
ルを用いたメモリ装置を説明するための概略構成図が示
されている。同図においては、複数のメモリモジュール
を構成する実装基板の１つの辺に並んで形成されたコネ
タク（接続電極）が図示しない主基板に設けられたソケ
ットに差し込まれる状態に並べられる様子を示してい
る。複数のメモリモジュールは、上記ソケットに対応し
て狭い間隔で並べられる必要があり、そのためにメモリ
モジュールに実装される半導体記憶装置の厚さを薄く形
成することが重要なのである。この実施例では、図６及
び図７の実施例のメモリモジュールとは異なり、メジュ
ール基板にメモリチップＳＤＲＡＭが一列に並べられた
例が示されている。
【００４８】図１０には、この発明に係る半導体記憶装
置を用いたメモリモジュールの他の一実施例の要部断面
図が示されている。この実施例では、２つのメモリチッ
プを積層構造にし、しかも封止樹脂の厚さを薄くするた
めに、図５の実施例とは逆にメモリチップの裏面が外側
を向くように積層構造にされる。このため、メモリチッ
プの裏面は、封止の目的ではモールド樹脂は形成されな
い。このことは、半導体記憶装置の製造の過程において
メモリチップの裏面の一部又は全体に薄い封止樹脂が形
成されてしまうことは妨げない。つまり、封止としての
役割を持たせるために従来のように厚く封止樹脂を裏面
にまで形成されなければよい。
【００４９】本願発明において、半導体記憶装置の薄く
するために、メモリチップの裏面を完全に露出させた状
態にしなければならないというものではない。積層構造
にされたメモリチップの裏面は、全体の厚みが薄く形成
されるならその製造の過程において封止樹脂が裏面まで
薄く形成されてしまうことを妨げないし、適当な絶縁性
の塗料等を塗布するものであってもよい。あるいは、メ
モリチップの裏面に酸化膜を形成して絶縁性を持たせる
ものであってもよい。半導体基板の裏面をそのまま露出
させておくことは、半導体記憶装置それ自体は問題ない
が、電子装置に実装したときや、組み立て時に不所望な
電気的な接触を生じる可能性があるので、上記のように
電気的に絶縁させて置くようにすることが望ましい。
【００５０】この実施例の半導体記憶装置は、メモリチ
ップの裏面を外側にして素子が形成される表面側を互い
に向かい合う形態にして積層構造にされている。このよ
うに図５の実施例とはメモリチップの向きをそれぞれ逆
にしても裏面の封止樹脂が省略できることによっても、
実質的には図５の実施例と同様に半導体記憶装置の厚み
を薄くすることができる。
【００５１】図１１には、この発明に係る半導体記憶装
置の他の一実施例の要部断面図が示されている。この実
施例の半導体記憶装置は、テープ（フレキシブル基板）
にリードがプリントされ、それがメモリチップの表面に
貼り付けられ、ワイヤバンプによりボンディングパッド
に接続される。特に制限されないが、表面から側面にか
けて封止樹脂が設けられ、裏面は上記図１０で説明した
ような意味において実質的に樹脂封止されておらず露出
し、全体としての厚みが薄く形成される。それ故、２つ
の半導体記憶装置を独立させたままモジュール基板上に
おいて積層構造にされる。
【００５２】以上のように、本発明に係る半導体記憶装
置では、メモリチップにおいて×２構成を加えることに
より積層品で×４ビットからのビット構成を可能とする
ものである。またさらに本発明では×２、×４、×８、
×１６をすべてボンドオプションとすることにより、同
一のウェーハ前工程で製作されたチップを組み立て段階
の―部パッドの組み立てを違えるだけで展開可能とする
ものである。このようなボンドオプションとすることに
より、ウェーハ前工程で作成されたメモリチップの量産
化を図ることができ、低コスト化を促進することができ
る。
【００５３】
【００５４】表１は、本願発明に係る半導体記憶装置が
約６４Ｍビットのような記憶容量を持ち、ＥＤＯ／ＦＰ
品に適用した場合のボンデングオプションを行うための
パッド入力と機能の関係例である。４つのオプションパ
ツドのうち、２パッドＢＯＰ０Ｂ，ＢＯＰ１Ｂを用いて
４通りのビット構成を切り替え、１パッドＢＯＰ２Ｂを
用いてＥＤＯとファーストページ（ＦＰ）の切り替えを
行い、残り１パッドＢＯＰ３Ｂを用いて４Ｋリフレッシ
ュ（４ＫＲ）と８Ｋリフレッシュ（８ＫＲ）の切り替え
を行う。
【００５５】
【００５６】表２は、ＤＱピンの役割の関係である。×
１６ビットまでサポートするため１６個のＤＱピンを有
する。これらは×８，×４，×２になるに従がい不使用
ピンが増えるが、これらの場合は開放（オープン）とす
ればよい。ＤＱ１、ＤＱ３、ＤＱ１３、ＤＱ１５は×４
で用いるとともに、４ＤＱ使用のパラレルテストの入出
力ピンに用いられる。ＤＱ１５はあらゆる場合に使用さ
れる。すなわち×２ビツトにおいても、ＥＩＡＪテスト
においても使用される。
【００５７】表１において、上記のオプションパツドの
うち、２パッドＢＯＰ０Ｂ，ＢＯＰ１Ｂ及び必要に応じ
て２パッドＢＯＰ２Ｂ，ＢＯＰ３Ｂも外部端子に接続す
るようにしてもよい。この場合には、前記メモリモジュ
ールに搭載した際、これらの外部端子に表１のような電
圧を供給することにより、上記と同様にビット構成の設
定が可能にされる。これにより、ユーザーにおいてメモ
リモジュールに搭載する際にデータ端子のビット構成を
選択することができる。
【００５８】図１２には、この発明が適用されるダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図の各回路ブロックは、公知の半導体集積回
路の製造技術によって、単結晶シリコンのような１個の
半導体基板上において形成される。同図の各回路は、上
記半導体基板上での幾何学的な配置にほぼ合わせて描か
れている。この実施例では、メモリアレイは、全体とし
て４個に分けられて、メモリバンク（Ｂａｎｋ）０〜３
を構成するようにされる。
【００５９】上記メモリバンク０〜３は、半導体チップ
の長手方向に沿った上下に２個、左右に２個ずつに分割
されたメモリアレイに対応される。上記チップの長手方
向に沿った中央部分にアドレス入力回路、データ入出力
回路及びボンディングパッド列からなる周辺回路ＰＥＲ
Ｉが設けられる。
【００６０】図示しないが周辺回路ＰＥＲＩの例として
は、昇圧電圧発生回路とその動作を制御する制御回路、
ＳＳＴＬのインターフェイスの場合には、外部電源電圧
ＶＤＤＱを１／２に分圧して、差動回路で構成された入
力回路の参照電圧を形成する分圧回路、入出力回路とそ
のクロックコントロール回路、Ｙプリデコーダとリード
／ライトバッファ、周辺回路の動作電圧を形成する降圧
回路、ＶＰＰ電圧が所望の電圧であるか否かを検出する
ＶＰＰセンサ、Ｘアドレスラッチ回路、Ｙクロック回
路、モードデコーダ／クロックバッファとコマンド回
路、Ｙカンウタとその制御回路、リフレッシュ制御回
路、ボンディングオプション回路、電源投入検出回路等
からなる。
【００６１】上述のように半導体チップの長手方向に沿
った上下に２個と、左右に２個ずつに分けられて合計４
個からなる各メモリアレイにおいて、長手方向に対して
左右方向の中間部にＸ系プリデコーダ回路ＲＯＷＰＤＣ
及び救済回路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯ
ＬＰＤＣ及び救済回路ＣＯＬＲＥＤが纏めて配置され
る。つまり、上記４個のメモリアレイにそれぞれ対応し
て、上記Ｘ系プリデコーダ回路ＲＯＷＰＤＣ及び救済回
路ＲＯＷＲＥＤ、Ｙ系プリデコーダ回路ＣＯＬＰＤＣ及
び救済回路ＣＯＬＲＥＤが上記左右２個ずつ設けられた
メモリアレイに対応して２組ずつ振り分けて設けられ
る。
【００６２】上記メモリアレイの上記中間部分に沿って
前記同様にメインワードドライバ領域ＭＷＤが形成され
て、それぞれのメモリアレイに対応して下、上方側に延
長するように設けられたメインワード線をそれぞれが駆
動するようにされる。この構成では、前記同様なザブア
レイを用いた場合には、１６個のサブアレイを貫通する
ようにメインワード線が延長される。特に制限されない
が、上記メモリアレイにおいて、上記チップ中央部分と
は反対側のチップ周辺側にＹデコーダＹＤＣが設けられ
る。つまり、上記中央側に配置されたメインアンプＭＡ
と周辺側に配置されたＹデコーダＹＤＣとにより上記４
分割されてなる各メモリアレイがそれぞれ挟さまれるよ
うに配置されるものである。これらの４つのメモリアレ
イが、４つのメモリバンクに対応している。
【００６３】上記のようにメモリバンクに対応した１つ
のメモリアレイがワード線方向に１６個のサブアレイを
持ち、それぞれから２対のメイン入出力線がサブアレイ
の間をビット線方向に延長されて、前記のように３２個
のメインアンプＭＡの入力端子に導かれる。これによ
り、前記のような×２、×４、×８及び×１６通りのビ
ット構成の切り換えが可能にされる。
【００６４】この実施例においては、上記中央側に配置
されたメインアンプＭＡと周辺側に配置されたＹデコー
ダＹＤＣとにより上記４分割されてなる各メモリアレイ
が挟さまれるように配置される。上記メモリアレイは、
その１つが拡大して示されているように、複数のサブア
レイ１５に分割される。かかるサブアレイ１５は、それ
を挟むように配置されたセンスアンプ領域１６、サブワ
ードドライバ領域１７に囲まれて形成される。上記セン
スアンプアンプ領域１６と、上記サブワードドライバ領
域１７の交差部は交差領域１８とされる。上記センスア
ンプ領域１６に設けられるセンスアンプは、シェアード
センス方式により構成され、メモリセルアレイの両端に
配置されるセンスアンプを除いて、センスアンプを中心
にして左右に相補ビット線が設けられ、左右いずれかの
メモリセルアレイの相補ビット線に選択的に接続され
る。
【００６５】１つのサブアレイ１５は、図示しないが例
えば２５６本のサブワード線と、それと直交する２５６
対からなる相補ビット線（又はデータ線）とにより構成
される。なお、サブアレイには不良ワード線又は不良ビ
ット線の救済のために予備のワード線及び予備の相補ビ
ット線も設けられるものである。上記１つのメモリアレ
イにおいて、上記サブアレイがワード線の配列方向に１
６個設けられるから、全体としての上記サブワード線は
約４Ｋ分設けられ、ビット線の配列方向に１６個設けら
れるから、相補ビット線は全体として約４Ｋ分設けられ
る。このようなメモリアレイが全体で４個設けられるか
ら、全体では４×４Ｋ×４Ｋ＝６４Ｍビットのような記
憶容量を持つようにされる。
【００６６】他の例として、１つのサブアレイ１５は、
図示しないが例えば５１２本のサブワード線と、それと
直交する５１２対からなる相補ビット線（又はデータ
線）とにより構成してもよい。上記同様にサブアレイに
は不良ワード線又は不良ビット線の救済のために予備の
ワード線及び予備の相補ビット線も設けられる。上記１
つのメモリアレイにおいて、上記サブアレイがワード線
の配列方向に１６個設けられるから、全体としての上記
サブワード線は約８Ｋ分設けられ、ビット線の配列方向
に１６個設けられるから、相補ビット線は全体として約
８Ｋ分設けられる。このようなメモリアレイが全体で４
個設けられるから、全体では８×８Ｋ×４Ｋ＝２５６Ｍ
ビットのような記憶容量を持つようにされる。
【００６７】上記のような階層ワード線方式を採ること
により、上記いずれの場合においても相補ビット線の長
さが、上記１６個のサブアレイに対応して１／１６の長
さに分割される。サブワード線は、上記１６個のサブア
レイに対応して１／１６の長さに分割される。上記１つ
のメモリアレイの分割されたサブアレイ１５毎にサブワ
ードドライバ（サブワード線駆動回路）１７が設けられ
る。サブワードドライバ１７は、上記のようにメインワ
ード線に対して１／１６の長さに分割され、それと平行
に延長されるサブワード線の選択信号を形成する。
【００６８】この実施例では、メインワード線の数を減
らすために、言い換えるならば、メインワード線の配線
ピッチを緩やかにするために、特に制限されないが、１
つのメインワード線に対して、相補ビット線方向に４本
からなるサブワード線を配置させる。このようにメイン
ワード線方向には８本に分割され、及び相補ビット線方
向に対して４本ずつが割り当てられたサブワード線の中
から１本のサブワード線を選択するために、メインワー
ドドライバＭＷＤには図示しないサブワード選択ドライ
バが配置される。このサブワード選択ドライバは、上記
サブワードドライバの配列方向に延長される４本のサブ
ワード選択線の中から１つを選択する選択信号を形成す
る。
【００６９】図１２のようなレイアウトを採用した場合
において、Ｙアドレスが入力されると、アドレスバッフ
ァＡＤＤＢＵＰを通して上記メモリアレイの中間部に設
けられた救済回路、プリデコーダを介してチップの周辺
側に配置されたＹデコーダＹＤＣに伝えられ、ここでＹ
選択信号が形成される。上記Ｙ選択信号より１つのサブ
アレイの相補ビット線が選択されて、それと反対側のチ
ップ中央部側のメインアンプＭＡに伝えられ、増幅され
て図示しない出力回路を通して出力される。
【００７０】この構成は、一見すると信号がチップを引
き回されて読み出し信号が出力されるまでの時間が長く
なるように判断される。しかし、救済回路には、アドレ
ス信号をそのまま入力する必要があるので、救済回路を
チップ中央のいずれかに配置すると、不良アドレスであ
るか否かの判定結果をまってプリデコーダの出力時間が
決定される。つまり、プリデコーダと救済回路とが離れ
ていると、そこでの信号遅延が実際のＹ選択動作を遅ら
せる原因となる。
【００７１】この実施例では、メモリアレイを挟んでメ
インアンプＭＡとＹデコーダＹＤＣが両側に配置される
ため、サブアレイの相補ビット線を選択するための信号
伝達経路と、選択された相補ビット線から入出力線を通
ってメインアンプＭＡの入力に至る信号伝達経路との和
は、いずれの相補ビット線を選択しようともメモリアレ
イを横断するだけの信号伝達経路となって上記のように
１往復するものの半分に短縮できるものである。これに
より、メモリアクセスの高速化が可能になるものであ
る。
【００７２】上記のように４つのメモリアレイをそれぞ
れメモリバンクに対応させた場合、前記図５の実施例の
ように背中合わせで積層構造にしたとき、２つのメモリ
チップにおいて同時に動作させられるメモリアレイの位
置が異なるようにされる。つまり、上記メモリチップの
縦中央部に設けられる周辺回路ＰＥＲＩを挟んで二つの
メモリアレイが選択される。これにより、発熱箇所を分
散させることができるものとなる。
【００７３】図１３には、この発明に係るダイナミック
型ＲＡＭのセンスアンプ部を中心にして、アドレス入力
からデータ出力までの簡略化された一実施例の回路図が
示されている。同図においては、２つのサブアレイ１５
に上下から挟まれるようにされたセンスアンプ１６と交
差エリア１８に設けられる回路が例示的に示され、他は
ブロック図として示されている。
【００７４】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。
【００７５】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。
【００７６】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。
【００７７】特に制限されないが、Ｎチャンネル型の増
幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続された共通ソ
ース線ＣＳＮには、特に制限されないが、上記クロスエ
リア１８に設けられたＮチャンネル型のパワースイッチ
ＭＯＳＦＥＴＱ１４により接地電位に対応した動作電圧
が与えられる。同様に上記Ｐチャンネル型の増幅ＭＯＳ
ＦＥＴＱ７とＱ８のソースが接続された共通ソース線Ｃ
ＳＰには、上記内部電圧ＶＤＬを供給するＮチャンネル
型のパワーＭＯＳＦＥＴＱ１５が設けられる。上記のパ
ワースイッチＭＯＳＦＥＴは、各単位回路に分散して設
けるようにしてもよい。
【００７８】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１４とＱ１５のゲートに供給されるセンスアンプ用活
性化信号ＳＡＮとＳＡＰは、センスアンプの活性時にハ
イレベルにされる同相の信号とされる。信号ＳＡＰのハ
イレベルは昇圧電圧ＶＰＰレベルの信号とされる。昇圧
電圧ＶＰＰは、ＶＤＬが１．８Ｖのとき、約３．６Ｖに
されるので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５を
十分にオン状態にして共通ソース線ＣＳＰを内部電圧Ｖ
ＤＬレベルにすることができる。
【００７９】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち下がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。
【００８０】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。
【００８１】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。
【００８２】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。
【００８３】上記ＩＯスイッチ回路は、Ｘ系のアドレス
信号を解読して形成された選択信号よりスイッチ制御さ
れれる。なお、ＩＯスイッチ回路は、上記Ｎチャンネル
型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャンネ
ル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッチ構
成としてもよい。シンクロナスＤＲＡＭのバーストモー
ドでは、上記カラム選択信号ＹＳがカウンタ動作により
切り換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ
１Ｂ及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつ
の相補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換え
られる。
【００８４】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであり、外部端子から供給さ
れる電源電圧ＶＤＤＱにより動作させられ、上記プリデ
コーダは、それを降圧した降圧電圧ＶＰＥＲＩ（ＶＤ
Ｄ）により動作させられ、上記メインワードドライバ１
２は、昇圧電圧ＶＰＰにより動作させられる。このメイ
ンワードドライバ１２として、上記プリデコード信号を
受けるレベル変換機能付論理回路が用いられる。カラム
デコーダ（ドライバ）５３は、上記ＶＣＬＰ発生回路を
構成するＭＯＳＦＥＴＱ２３により動作電圧が形成され
る駆動回路を含み、上記アドレスバフッァ５１の時分割
的な動作によって供給されるＹアドレス信号を受けて、
上記選択信号ＹＳを形成する。
【００８５】上記メインアンプ６１は、前記降圧電圧Ｖ
ＰＥＲＩ（ＶＤＤ）により動作させられ、外部端子から
供給される電源電圧ＶＤＤＱで動作させられる出力バッ
ファ６２を通して外部端子Ｄout から出力される。外部
端子Ｄinから入力される書き込み信号は、入力バッファ
６３を通して取り込まれ、同図においてメインアンプ６
１に含まれるライトアンプ（ライトドライバ）を通して
上記メイン入出力線ＭＩＯとＭＩＯＢに書き込み信号を
供給する。上記出力バッファ６２の入力部には、レベル
変換回路とその出力信号を上記クロック信号に対応した
タイミング信号に同期させて出力させるための論理部が
設けられる。
【００８６】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤＱは、第１の形態では３．３Ｖ
にされ、内部回路に供給される降圧電圧ＶＰＥＲＩ（Ｖ
ＤＤ）は２．５Ｖに設定され、上記センスアンプの動作
電圧ＶＤＬは１．８Ｖとされる。そして、ワード線の選
択信号（昇圧電圧）は、３．６Ｖにされる。ビット線の
プリチャージ電圧ＶＢＬＲは、ＶＤＬ／２に対応した
０．９Ｖにされ、プレート電圧ＶＰＬＴも０．９Ｖにさ
れる。そして、基板電圧ＶＢＢは−１．０Ｖにされる。
上記外部端子から供給される電源電圧ＶＤＤＱは、第２
の形態として２．５Ｖのような低電圧にされてもよい。
このように低い電源電圧ＶＤＤＱのときには、降圧電圧
ＶＰＥＲＩ（ＶＤＤ）と、降圧電圧ＶＤＬを１．８Ｖ程
度と同じくしてもよい。
【００８７】あるいは、外部端子から供給される電源電
圧ＶＤＤＱは３．３Ｖにされ、内部回路に供給される降
圧電圧ＶＰＥＲＩ（ＶＤＤ）とセンスアンプの動作電圧
ＶＤＬとを同じく２．０Ｖ又は１．８Ｖのようにしても
よい。このように外部電源電圧ＶＤＤＱに対して内部電
圧は、種々の実施形態を採ることができる。
【００８８】図１４には、この発明が適用される約２５
６ＭビットのシンクロナスＤＲＡＭ（以下、単にＳＤＲ
ＡＭという）の一実施例の全体ブロック図が示されてい
る。この実施例のＳＤＲＡＭは、特に制限されないが、
４つのメモリバンクのうちメモリバンク０を構成するメ
モリアレイ２００Ａとメモリバンク３を構成するメモリ
アレイ２００Ｄが例示的に示されている。
【００８９】つまり、４つのメモリバンクのうちの２つ
のメモリバンク１と２に対応したメモリアレイ２００
Ｂ、２００Ｃが省略されている。４つのメモリバンク０
〜３にそれぞれ対応されたメモリアレイ２００Ａ〜２０
０Ｄは、同図に例示的に示されているメモリアレイ２０
０Ａと２００Ｄのようにマトリクス配置されたダイナミ
ック型メモリセルを備え、図に従えば同一列に配置され
たメモリセルの選択端子は列毎のワード線（図示せず）
に結合され、同一行に配置されたメモリセルのデータ入
出力端子は行毎に相補データ線（図示せず）に結合され
る。
【００９０】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。
【００９１】メモリアレイ２００Ｂないし２００Ｄも同
様に、メモリアレイ２００Ｄに例示的に示されているよ
うにロウデコーダ２０１Ｄ，センスアンプ及びカラム選
択回路を含むＩ／Ｏ線２０２Ｄ，カラムデコーダ２０３
Ｄが設けられる。上記相補Ｉ／Ｏ線はライトバッファ２
１４Ａ，Ｂの出力端子及びメインアンプ２１２Ａ，Ｄの
入力端子に接続される。上記メインアンプ２１２Ａ，Ｄ
の出力信号は、ラッチ／レジスタ２１３の入力端子に伝
えられ、このラッチ／レジスタ２１３の出力信号は、出
力バッファ２１１を介して外部端子から出力される。
【００９２】外部端子から入力された書き込み信号は、
入力バッファ２１０を介して上記ライトバッファ２１４
Ａ，Ｄの入力端子に伝えられる。上記外部端子は、特に
制限されないが、１６ビットからなるデータＤ０−Ｄ１
５を出力するデータ入出力端子とされる。なお、上記省
略されたメモリアレイ２００ＢとＣとに対応して、それ
ぞれ上記同様なメインアンプ、ライトバッファが設けら
れる。
【００９３】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ１３はカラムアドレスバッファ２０５とロ
ウアドレスバッファ２０６にアドレスマルチプレクス形
式で取り込まれる。２５６Ｍビットのような記憶容量を
持つ場合、前記のように２ビット単位でのメモリアクセ
スを行うようにする場合には、アドレス信号Ａ１４を入
力するアドレス端子が設けられる。×４ビット構成で
は、アドレス信号Ａ１１まで有効とされ、×８ビット構
成ではアドレス信号Ａ１０までが有効とされ、×１６ビ
ット構成ではアドレス信号Ａ９までが有効とされる。６
４Ｍビットのような記憶容量の場合には、×４ビット構
成では、アドレス信号Ａ１０まで有効とされ、×８ビッ
ト構成ではアドレス信号Ａ９までが有効とされ、そして
図のように×１６ビット構成ではアドレス信号Ａ８まで
が有効とされる。
【００９４】アドレス入力端子から供給されたアドレス
信号はそれぞれのバッファが保持する。ロウアドレスバ
ッファ２０６はリフレッシュ動作モードにおいてはリフ
レッシュカウンタ２０８から出力されるリフレッシュア
ドレス信号をロウアドレス信号として取り込む。カラム
アドレスバッファ２０５の出力はカラムアドレスカウン
タ２０７のプリセットデータとして供給され、列（カラ
ム）アドレスカウンタ２０７は後述のコマンドなどで指
定される動作モードに応じて、上記プリセットデータと
してのカラムアドレス信号、又はそのカラムアドレス信
号を順次インクリメントした値を、カラムデコーダ２０
３Ａ〜２０３Ｄに向けて出力する。
【００９５】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ１１からの制御データと
が供給され、それらの信号のレベルの変化やタイミング
などに基づいてＳＤＲＡＭの動作モード及び上記回路ブ
ロックの動作を制御するための内部タイミング信号を形
成するもので、モードレジスタ１０、コマンドデコーダ
２０、タイミング発生回路３０及びクロックバッファ４
０等を備える。
【００９６】クロック信号ＣＬＫは、クロックバッファ
４０を介して前記説明したようなクロック同期回路５０
に入力され、内部クロックが発生される。上記内部クロ
ックは、特に制限されないが、出力バッファ２１１、入
力バッファ２１０を活性化するタイミング信号として用
いられるとともに、タイミング発生回路３０に供給さ
れ、かかるクロック信号に基づいて列アドレスバッファ
２０５、行アドレスバッファ２０６及び列アドレスカウ
ンタ２０７に供給されるタイミング信号が形成される。
【００９７】他の外部入力信号は当該内部クロック信号
の立ち上がりエッジに同期して有意とされる。チップセ
レクト信号／ＣＳはそのロウレベルによってコマンド入
力サイクルの開始を指示する。チップセレクト信号／Ｃ
Ｓがハイレベルのとき（チップ非選択状態）やその他の
入力は意味を持たない。但し、後述するメモリバンクの
選択状態やバースト動作などの内部動作はチップ非選択
状態への変化によって影響されない。／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥの各信号は通常のＤＲＡＭにおける対応信号
とは機能が相違し、後述するコマンドサイクルを定義す
るときに有意の信号とされる。
【００９８】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、リードモードにおいて、出力バッファ
２１１に対するアウトプットイネーブルの制御を行う外
部制御信号／ＯＥを設けた場合には、かかる信号／ＯＥ
もコントローラ２０９に供給され、その信号が例えばハ
イレベルのときには出力バッファ２１１は高出力インピ
ーダンス状態にされる。
【００９９】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ１１のレベルによって
定義される。
【０１００】アドレス信号Ａ１２とＡ１３は、上記ロウ
アドレスストローブ・バンクアクティブコマンドサイク
ルにおいてバンク選択信号とみなされる。即ち、Ａ１２
とＡ１３の組み合わせにより、４つのメモリバンク０〜
３のうちの１つが選択される。メモリバンクの選択制御
は、特に制限されないが、選択メモリバンク側のロウデ
コーダのみの活性化、非選択メモリバンク側のカラムス
イッチ回路の全非選択、選択メモリバンク側のみの入力
バッファ２１０及び出力バッファ２１１への接続などの
処理によって行うことができる。
【０１０１】上記カラムアドレス信号は、前記のように
２５６Ｍビットで×１６ビット構成の場合には、クロッ
ク信号ＣＬＫ（内部クロック）の立ち上がりエッジに同
期するリード又はライトコマンド（後述のカラムアドレ
ス・リードコマンド、カラムアドレス・ライトコマン
ド）サイクルにおけるＡ０〜Ａ９のレベルによって定義
される。そして、この様にして定義されたカラムアドレ
スはバーストアクセスのスタートアドレスとされる。
【０１０２】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ１１を介して与え
られる。レジスタセットデータは、特に制限されない
が、バーストレングス、ＣＡＳレイテンシイ、ライトモ
ードなどとされる。特に制限されないが、設定可能なバ
ーストレングスは、１，２，４，８，フルページとさ
れ、設定可能なＣＡＳレイテンシイは１，２，３とさ
れ、設定可能なライトモードは、バーストライトとシン
グルライトとされる。
【０１０３】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。
【０１０４】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ１２とＡ１
３によるメモリバンクの選択を有効にするコマンドであ
り、／ＣＳ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ
＝ハイレベルによって指示され、このときＡ０〜Ａ９に
供給されるアドレスがロウアドレス信号として、Ａ１２
とＡ１３に供給される信号がメモリバンクの選択信号と
して取り込まれる。取り込み動作は上述のように内部ク
ロック信号の立ち上がりエッジに同期して行われる。例
えば、当該コマンドが指定されると、それによって指定
されるメモリバンクにおけるワード線が選択され、当該
ワード線に接続されたメモリセルがそれぞれ対応する相
補データ線に導通される。
【０１０５】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ９（×１６ビット構成の場
合）に供給されるカラムアドレスがカラムアドレス信号
として取り込まれる。これによって取り込まれたカラム
アドレス信号はバーストスタートアドレスとしてカラム
アドレスカウンタ２０７に供給される。
【０１０６】これによって指示されたバーストリード動
作においては、その前にロウアドレスストローブ・バン
クアクティブコマンドサイクルでメモリバンクとそれに
おけるワード線の選択が行われており、当該選択ワード
線のメモリセルは、内部クロック信号に同期してカラム
アドレスカウンタ２０７から出力されるアドレス信号に
従って順次選択されて連続的に読出される。連続的に読
出されるデータ数は上記バーストレングスによって指定
された個数とされる。また、出力バッファ２１１からの
データ読出し開始は上記ＣＡＳレイテンシイで規定され
る内部クロック信号のサイクル数を待って行われる。
【０１０７】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。
【０１０８】当該コマンドは、／ＣＳ，／ＣＡＳ，／Ｗ
Ｅ＝ロウレベル、／ＲＡＳ＝ハイレベルによって指示さ
れ、このときＡ０〜Ａ９に供給されるアドレスがカラム
アドレス信号として取り込まれる。これによって取り込
まれたカラムアドレス信号はバーストライトにおいては
バーストスタートアドレスとしてカラムアドレスカウン
タ２０７に供給される。これによって指示されたバース
トライト動作の手順もバーストリード動作と同様に行わ
れる。但し、ライト動作にはＣＡＳレイテンシイはな
く、ライトデータの取り込みは当該カラムアドレス・ラ
イトコマンドサイクルから開始される。
【０１０９】（５）プリチャージコマンド（Ｐｒ） これはＡ１２とＡ１３によって選択されたメモリバンク
に対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。
【０１１０】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。
【０１１１】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。
【０１１２】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。
【０１１３】ＳＤＲＡＭにおいては、１つのメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。
【０１１４】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。こ
の実施例のＳＤＲＡＭは、上記のように１６ビットの単
位でのメモリアクセスを行い、Ａ０〜Ａ１１のアドレス
により約４Ｍのアドレスを持ち、４つのメモリバンクで
構成されることから、全体では約２５６Ｍビット（４Ｍ
×４バンク×１６ビット）のような記憶容量を持つよう
にされる。
【０１１５】上記の実施例から得られる作用効果は、下
記の通りである。 （１） ２ビット単位でメモリアクセスが行われる２つ
のメモリチップの裏面を重ね合わせた状態で積層構造に
組み立てて４ビット単位でのメモリアクセスを行うよう
にすることにより、薄いパッケージを用いつつ、使い勝
手のよい半導体記憶装置を得ることができるという効果
が得られる。
【０１１６】（２） 上記２つのメモリチップは、互い
に裏面が接触するよう重ね合わせることにより、裏面の
封止樹脂を封止の目的のためには不要であり、極力排除
することができるからパッケージの薄型化を実現するこ
とができるという効果が得られる。
【０１１７】（３） 上記メモリチップは、複数のメモ
リバンクに分けられており、上記裏面が接触するように
重ね合わされたとき、同じアドレスが割り当てられたメ
モリバンクのメモリチップ裏面での位置が異なるように
することにより、発熱箇所を分散させることができると
いう効果が得られる。
【０１１８】（４） 上記２つのメモリチップは、互い
に表面が向かい合うよう重ね合わされて上記封止樹脂が
２つのメモリチップで挟まれた少なくとも表面と接触す
るよう形成することにより、パッケージの薄型化を実現
することができるという効果が得られる。
【０１１９】（５） 上記２つのメモリチップは、それ
ぞれが表面にテープ状態のリードが設けられ、裏面を除
いて少なくとも上記表面部が上記封止樹脂と接触するよ
うにすることによって積層にしつつ、その厚みを薄くす
ることができるという効果が得られる。
【０１２０】（６） 上記積層構造にされた２つのメモ
リチップを備えた半導体記憶装置の厚さは、それの半分
又は同等の記憶容量を有する１個メモリチップを有する
半導体記憶装置の厚さと同等かそれ以下にすることによ
り、既存（汎用）の半導体記憶装置との置き換えを行う
ようにすることができるという効果が得られる。
【０１２１】（７） 上記メモリチップは、配線手段又
はボンディングワイヤを用いて、その信号伝達経路又は
それとともに信号レベルの設定により、２ビット単位で
のメモリアクセスを含んだ複数ビット単位による複数通
りのデータ入出力を可能にする機能を持つようにするこ
とにより、多品種からなるメモリチップを同一工程で形
成できるから量産化を図ることができるという効果が得
られる。
【０１２２】（８） 上記複数ビット単位を、２ビット
単位、４ビット単位、８ビット単位及び１６ビット単位
の４通りにすることにより、２チップの積層構造を含め
て一般的に広く用いられる４、８、１６及び３２ビット
構成の半導体記憶装置を実質的に１種類のメモリチップ
で実現でき、しかも最大で１つのメモリチップの２倍の
記憶容量を得ることができるという効果が得られる。
【０１２３】（９） 上記半導体記憶装置は、方形の樹
脂封止パッケージの長手方向の両側面から延びるようリ
ードを形成し、上記４ビットを第１端子ないし第４端子
からなるデータ端子として、上記第１と第２端子と第３
と第４端子とを方形の樹脂封止パッケージの両側に上記
長手方向と平行な中心線に対して対称的な位置に分けて
設け、上記２つのメモリチップを上記２ビットのデータ
端子に対応された電極を上記第１端子と第２端子に対し
て電気的に接続することにより、２つのメモリチップの
それぞれのデータ端子を分離させて上記４つのデータ端
子に対応させることができるという効果が得られる。
【０１２４】（１０） ２ビット単位でメモリアクセス
が行われる２つのメモリチップの裏面に封止樹脂が触れ
ない状態で積層構造に組み立てて４ビット単位でのメモ
リアクセスを行うようにしてなる半導体記憶装置の複数
個を、方形からなる１つの辺に沿って電極が形成されて
なる実装基板上に設けることにより、単位体積当たりの
記憶容量の増大と、高密度実装が可能なメモリモジュー
ルを得ることができるという効果が得られる。
【０１２５】（１１） 上記メモリモジュールの複数個
を主基板上に平行に並んで配置される複数個のコネタク
に上記電極を差し込むようにして用いるものとすること
により、単位体積当たりの記憶容量の増大と、高密度実
装を可能にすることができるという効果が得られる。
【０１２６】（１２） 上記２つのメモリチップは、互
いに裏面が接触するよう重ね合わされて２つのメモリチ
ップの少なくとも表面に上記封止樹脂に接触するように
形成することにより、汎用の半導体記憶装置と置き換え
が可能で、かつ単位体積当たりの記憶容量の増大と、高
密度実装を可能にすることができるという効果が得られ
る。
【０１２７】（１３） 上記２つのメモリチップは、互
いに表面が向かい合うよう重ね合わされて上記封止樹脂
が２つのメモリチップの少なくとも表面に接触するよう
形成されることによって、汎用の半導体記憶装置と置き
換えが可能で、かつ単位体積当たりの記憶容量の増大
と、高密度実装を可能にすることができるという効果が
得られる。
【０１２８】（１４） 上記積層構造にされた２つのメ
モリチップの厚さを、それの半分又は同等の記憶容量を
有する汎用の１個の半導体記憶装置の厚さと同等かそれ
以下にすることにより、汎用の半導体記憶装置を用いた
ものとの置き換えが可能で、かつ、記憶容量の増大と、
高密度実装を可能にすることができるという効果が得ら
れる。
【０１２９】（１５） 上記半導体記憶装置は、外部端
子に与えられる電圧の設定により、２ビット単位でのメ
モリアクセスを含んだ複数ビット単位による複数通りの
データ入出力を可能にする機能を設けることにより、メ
モリモジュールに搭載する際にデータ端子のビット構成
を選択することができるという効果が得られる。
【０１３０】（１６） 上記複数ビット単位は、２ビッ
ト単位、４ビット単位、８ビット単位及び１６ビット単
位の４通りとすることにより、２チップの積層構造を含
めて一般的に広く用いられる４、８、１６及び３２ビッ
ト構成のメモリモジュールを得ることができる。という
効果が得らる。
【０１３１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図１
２に示したダイナミック型ＲＡＭにおいてメモリアレ
イ、サブアレイ及びサブワードドライバの構成は、種々
の実施形態を採ることができるし、ダイナミック型ＲＡ
Ｍの入出力インターフェイスは、シンクロナス仕様の他
にランバス仕様等に適合したもの等種々の実施形態を採
ることができるものである。ワード線は、前記のような
階層ワード線方式の他にワードシャント方式を採るもの
であってもよい。
【０１３２】２つのメモリチップは、それぞれが半分の
記憶エリアが有効とされる、いわゆるパーシャルチップ
の組み合わせから構成されてもよい。つまり、一部に不
良が存在し、半分の記憶エリアに対してのみメモリアク
セスが可能にされた２つのメモリチップを、前記のよう
に積層構造に組み合わせて、１つの半導体記憶装置を構
成するようにしてもよい。この場合において、１つのメ
モリチップで構成された良品の半導体記憶装置と、上記
半分の記憶エリアしかメモリアクセスができない２つの
メモリチップを組み合わせて、上記１つのメモリチップ
と外観的には同一の半導体記憶装置を構成することがで
きる。
【０１３３】上記のように上記半分の記憶エリアしかメ
モリアクセスができない２つのメモリチップを組み合わ
せて、上記１つのメモリチップと外観的には同一の半導
体記憶装置を構成す場合においても、上記２ビットの単
位でメモリアクセスを行う機能は有効に利用できる。つ
まり、上記有効とされる半導体記憶装置のうち、同一の
アドレスが割り当てられる記憶エリアが有効とされる２
つのメモリチップを組み合わせて、４ビット単位でのメ
モリアクセスが可能な半導体記憶装置として動作させる
ことができるからである。なお、８ビットや１６ビット
単位でのメモリアクセスが必要なら、上記２つのメモリ
チップはそれぞれが４ビット構成あるいは８ビット構成
とすればよい。
【０１３４】これとは逆に、上記有効とされる半導体記
憶装置のうち、異なるアドレスが割り当てられる記憶エ
リアが有効とされる２つのメモリチップを組み合わせた
場合に、アドレス信号により２つのメモリチップのうち
いずれか一方にメモリアクセスが行われるので、上記２
ビット単位でのメモリアクセスではなく、半導体記憶装
置が接続されるメモリモジュール等のバス幅に対応した
４ビット、８ビットあるいは１６ビットのような複数ビ
ット単位でメモリアクセスが行われるようにすればよ
い。
【０１３５】半導体記憶装置は、前記のようなＤＲＡＭ
の他にスタティック型ＲＡＭやＥＰＲＯＭ、あるいはＥ
ＥＰＲＯＭのような読み出し専用メモリであってもよ
い。この発明は、積層構造にされる各種半導体記憶装置
及びメモリモジュールに広く利用できる。
【０１３６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、２ビット単位でメモリアク
セスが行われる２つのメモリチップの裏面を重ね合わせ
て積層構造に組み立てて４ビット単位でのメモリアクセ
スを行うようにすることにより、薄いパッケージを用い
つつ、使い勝手のよい半導体記憶装置を得ることができ
る。
【０１３７】本願において開示される発明のうち他の代
表的なものによって得られる効果を簡単に説明すれば、
下記の通りである。すなわち、２ビット単位でメモリア
クセスが行われる２つのメモリチップの裏面を重ね合わ
せて積層構造に組み立てて４ビット単位でのメモリアク
セスを行うようにしてなる半導体記憶装置の複数個を、
方形からなる１つの辺に沿ってコネクタ電極が形成され
てなる実装基板上に設けることにより、単位体積当たり
の記憶容量の増大と、高密度実装が可能なメモリモジュ
ールを得ることができるという効果が得られる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示
す要部概略透視図である。
【図２】この発明に係る半導体記憶装置の積層構造にさ
れる２つのメモリチップの一実施例を示す概略パターン
図である。
【図３】この発明に係る半導体記憶装置の一実施例を示
す上面図である。
【図４】この発明に係る半導体記憶装置の一実施例を示
す出力系統図である。
【図５】この発明に係る半導体記憶装置を用いたメモリ
モジュールの一実施例を示す要部断面図である。
【図６】この発明に係るメモリモジュールの一実施例を
示す表面図である。
【図７】この発明に係るメモリモジュールの一実施例を
示す裏面図である。
【図８】図６及び図７に示したメモリモジュールの一実
施例を示すブロック図である。
【図９】この発明に係るメモリモジュールを用いたメモ
リ装置を説明するための概略構成図である。
【図１０】この発明に係る半導体記憶装置を用いたメモ
リモジュールの他の一実施例を示す要部断面図である。
【図１１】この発明に係る半導体記憶装置を用いたメモ
リモジュールの他の一実施例を示す要部断面図である。
【図１２】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示す概略レイアウト図である。
【図１３】この発明に係るダイナミック型ＲＡＭの一実
施例を示す回路図である。
【図１４】この発明が適用されるシンクロナスＤＲＡＭ
の一実施例を示す全体ブロック図である。
【図１５】この発明に係る半導体記憶装置を用いたメモ
リモジュールの更に一実施例を示す要部断面図である。
【図１６】この発明に係る半導体記憶装置における片方
のメモリチップとリードフレームとの関係を説明するた
めの平面図である。
【符号の説明】
ＹＤＣ…Ｙデコーダ、ＭＡ…メインアンプ、ＣＯＬＲＥ
Ｄ…Ｙ系救済回路、ＣＯＬＰＤＣ…Ｙ系プリデコーダ、
ＲＯＷＲＥＤ…Ｘ系救済回路、ＲＯＷＰＤＣ…Ｘ系プリ
デコーダ、ＳＡ…センスアンプ、ＳＷＤ…サブワードド
ライバ、ＭＷＤ…メインワードドライバ、１１，１２…
デコーダ，メインワードドライバ、１５…サブアレイ、
１６…センスアンプ、１７…サブワードドライバ、１８
…クロスエリア、５１…アドレスバッファ、５２…プリ
デコーダ、５３…デコーダ、６１…メインアンプ、６２
…出力バッファ、６３…入力バッファ、１０…モードレ
ジスタ、２０…コマンドデコーダ、３０…タイミング発
生回路、３０…クロックバッファ、２００Ａ〜２００Ｄ
…メモリアレイ、２０１Ａ〜２０１Ｄ…ロウデコーダ、
２０２Ａ〜２０２Ｄ…センスアンプ及びカラム選択回
路、２０３Ａ〜２０３Ｄ…カラムデコーダ、２０５…カ
ラムアドレスバッファ、２０６…ロウアドレスバッフ
ァ、２０７…カラムアドレスカウンタ、２０８…リフレ
ッシュカウンタ、２０９…コントローラ、２１０…入力
バッファ、２１１…出力バッファ、２１２Ａ〜Ｄ…メイ
ンアンプ、２１３…ラッチ／レジスタ、２１４Ａ〜Ｄ…
ライトバッファ。
フロントページの続き (72)発明者 川村 昌靖 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 中村 淳 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 坂口 良寛 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内 (72)発明者 木下 嘉隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 高橋 康 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 井上 吉彦 東京都小平市上水本町５丁目22番１号 日 立超エル・エス・アイ・システムズ内 Ｆターム(参考） 5B024 AA07 CA21 5F083 AD00 LA30 ZA23

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ２ビット単位でメモリアクセスが行われ
    る２つのメモリチップを互いに裏面が対向する状態で封
    止して４ビット単位でのメモリアクセスを行うようにし
    てなることを特徴とする半導体記憶装置。
  2. 【請求項２】 請求項１において、 上記２つのメモリチップは、互いに裏面が接触するよう
    重ね合わされてなり、２つのメモリチップの少なくとも
    表面が封止用樹脂に接触することを特徴とする半導体記
    憶装置。
  3. 【請求項３】 請求項２において、 上記メモリチップは、複数のメモリバンクに分けられて
    おり、上記裏面が接触するように重ね合わされたとき、
    同じアドレスが割り当てられたメモリバンクのメモリチ
    ップの裏面での位置が異なるようにされてなることを特
    徴とする半導体記憶装置。
  4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記２つのメモリチップが積層されて封止された半導体
    記憶装置の厚さは、それの半分又は同等の記憶容量を有
    する１個のメモリチップが封止された半導体記憶装置の
    厚さと同等かそれ以下であることを特徴とする半導体記
    憶装置。
  5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記積層されたメモリチップは、配線手段又はボンディ
    ングワイヤを用いて、その信号伝達経路又は信号レベル
    の設定により、２ビット単位でのメモリアクセスを含ん
    だ複数ビット単位による複数通りのデータ入出力を可能
    にする機能を備えてなることを特徴とする半導体記憶装
    置。
  6. 【請求項６】 請求項５において、 上記複数ビット単位は、２ビット単位、４ビット単位、
    ８ビット単位及び１６ビット単位の４通りであることを
    特徴とする半導体記憶装置。
  7. 【請求項７】 請求項２又は３において、 上記半導体記憶装置は、方形の樹脂封止パッケージの長
    手方向の両側面から延びるようリードが形成され、 上記４ビットは、第１リードないし第４リードからなる
    データ用リードに対応され、 上記第１と第２リードのペアと第３と第４リードのペア
    とは、方形の樹脂封止パッケージの両側に上記長手方向
    と平行な中心線に対して対称的な位置に分かれて設けら
    れ、 上記２つのメモリチップの一方のメモリチップは、２ビ
    ットのデータ端子に対応された電極が上記第１リードと
    第２リードに対して電気的に接続され、他方のメモリチ
    ップは、２ビットのデータ端子に対応された電極が上記
    第３リードと第４リードに対して電気的に接続されてな
    ることを特徴とする半導体記憶装置。
  8. 【請求項８】 ２ビット単位でメモリアクセスが行われ
    る２つのメモリチップを積層構造に組み立てて４ビット
    単位でのメモリアクセスを行うようにしてなり、 上記２つのメモリチップは、それぞれが表面にテープ状
    態のリードが設けられ、裏面を除いて少なくとも上記表
    面部が封止樹脂と接触することを特徴とする半導体記憶
    装置。
  9. 【請求項９】 請求項８において、 上記積層構造にされた半導体記憶装置の厚さは、それの
    半分又は同等の記憶容量を有する１個のメモリチップか
    らなる半導体記憶装置の厚さと同等かそれ以下であるこ
    とを特徴とする半導体記憶装置。
  10. 【請求項１０】 請求項８において、 上記各メモリチップは、配線手段又はボンディングワイ
    ヤを用いて、その信号伝達経路又は信号レベルの設定に
    より、２ビット単位でのメモリアクセスを含んだ複数ビ
    ット単位による複数通りのデータ入出力を可能にする機
    能を備えてなることを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項１０において、 上記複数ビット単位は、２ビット単位、４ビット単位、
    ８ビット単位及び１６ビット単位の４通りであることを
    特徴とする半導体記憶装置。
  12. 【請求項１２】 裏面同士を重ね合わせた状態で封止体
    により封止された２つのメモリチップを有し、 上記２つのメモリチップは、それぞれ複数のメモリ領域
    に分割されており、 上記２つのメモリチップは、それぞれ活性化されたメモ
    リ領域から２ビット単位でメモリアクセスが行われるこ
    とにより４ビット単位でメモリアクセスが行われ、 上記２つのメモリチップの重ね合わせ面において上記活
    性化されたメモリ領域の位置が異なることを特徴とする
    半導体記憶装置。
  13. 【請求項１３】 第１及び第２メモリチップと、 上記第１及び第２メモリチップの裏面同士を重ねた状態
    で封止する封止体と、 上記封止体の第１辺から該封止体の内外に延びる第１及
    び第２リードと、 上記第１辺と対向する上記封止体の第２辺から該封止体
    の内外に延びる第３及び第４リードとを備え、 上記第１及び第２メモリチップは、それぞれの回路形成
    面において、各メモリチップの長辺と平行な直線であっ
    て短辺の中央部を通る直線に沿つて配置されたデータ出
    力用の第１、第２、第３及び第４端子を有し、 上記第２端子は上記第１端子と第３端子との間の上記第
    １端子に近い位置に配置され、 上記第３端子は上記第２端子と第４端子との間の上記第
    ４端子に近い位置に配置され、 上記第１リードと上記第４リードは上記直線を挟んで対
    向する位置に配置され、 上記第２リードと上記第３リードは上記直線を挟んで対
    向する位置に配置され、 上記第１及び第２メモリチップは、それぞれ上記第１及
    び第２端子のいずれか一方と第３及び第４端子のいずれ
    か一方とを用いて２ビット単位でデータ出力を行うこと
    により、４ビット単位で上記第１、第２、第３及び第４
    リードからデータ出力を行うことを特徴とする半導体記
    憶装置。
  14. 【請求項１４】 請求項１３において、 上記第１メモリチップの上記第１及び第２端子のいずれ
    か一方の端子と上記第２メモリチップの上記第１及び第
    ２端子のいずれか一方の端子が、それぞれ上記第１リー
    ドと上記第４リードにワイヤを介して選択的に接続さ
    れ、 上記第１メモリチップの上記第３及び第４端子のいずれ
    か一方の端子と上記第２メモリチップの上記第３及び第
    ４端子のいずれか一方の端子が、それぞれ上記第２リー
    ドと上記第３リードにワイヤを介して選択的に接続され
    ることを特徴とする半導体記憶装置。
  15. 【請求項１５】 請求項１４において、 第１及び第２メモリチップは、それぞれ４ビット単位で
    のデータ出力が可能な構成を備え、上記４ビットのデー
    タは上記第１、第２、第３及び第４端子から得られるこ
    とを特徴とする半導体記憶装置。
  16. 【請求項１６】 第１及び第２メモリチップと、 上記第１及び第２メモリチップの裏面同士を重ねた状態
    で封止する封止体と、 上記封止体の内外に延びる複数のアドレス用リードと、 上記封止体の内外に延びる複数のデータ用リードとを備
    え、 各アドレス用リードは封止体内において２つに分岐さ
    れ、分岐されたそれぞれのリードが上記第１及び第２メ
    モリチップの表面上にそれぞれ延ばされ、 各データ用りードは、それぞれ上記第１及び第２メモリ
    チップの少なくとも一方の表面上に延ばされ、 上記第１及び第２メモリチップは、それぞれの表面に複
    数のアドレス端子と複数のデータ端子を有し、 上記第１及び第２メモリチップの対応する各アドレス端
    子同士はそれぞれ分岐されたアドレス用リードとワイヤ
    とを介して共通接続され、 上記第１メモリチップ上の各データ端子と上記第２メモ
    リチップ上の各データ端子とは分離して各データ用リー
    ドにワイヤを介して接続され、 上記第１及び第２メモリチップからそれぞれ２ビット単
    位でデータ出力を行うことにより、４ビット単位で上記
    データ用リードからデータ出力を行うことを特徴とする
    半導体記憶装置。
  17. 【請求項１７】 請求項１６において、 各データ用リードは、上記第１及び第２メモリチップに
    対する延長長さにおいて非対称であることを特徴とする
    半導体記憶装置。
  18. 【請求項１８】 配線手段又はボンディングワイヤを用
    いて、その信号伝達経路又は信号レベルの設定により、
    ２ビット単位、４ビット単位、８ビット単位及び１６ビ
    ット単位の４通りのデータ出力を選択可能なメモリチッ
    プを備えてなることを特徴とする半導体記憶装置。
  19. 【請求項１９】 ２ビット単位でメモリアクセスが行わ
    れる２つのメモリチップを互いに裏面が対向する状態で
    封止して４ビット単位でのメモリアクセスを行うように
    してなる複数の半導体記憶装置を、その１つの辺に沿っ
    て電極が形成されてなる方形の実装基板上に設けてなる
    ことを特徴とするメモリモジュール。
  20. 【請求項２０】 請求項１９において、 上記２つのメモリチップは、互いに裏面が接触するよう
    重ね合わされてなり、 上記２つのメモリチップの少なくとも表面に封止用樹脂
    が接触するようにされることを特徴とするメモリモジュ
    ール。
  21. 【請求項２１】 請求項１９又は２０において、 上記２つのメモリチップが積層されて封止された半導体
    記憶装置の厚さは、それの半分又は同等の記憶容量を有
    する１個のメモリチップが封止された半導体記憶装置の
    厚さと同等かそれ以下であることを特徴とするメモリモ
    ジュール。
  22. 【請求項２２】 請求項１９又は２０において、 上記半導体記憶装置は、外部端子に与えられる電圧の設
    定により、２ビット単位でのメモリアクセスを含んだ複
    数ビット単位による複数通りのデータ入出力を可能にす
    る機能を備えてなることを特徴とするメモリモジュー
    ル。
  23. 【請求項２３】 請求項２２において、 上記複数ビット単位は、２ビット単位、４ビット単位、
    ８ビット単位及び１６ビット単位の４通りであることを
    特徴とするメモリモジュール。
  24. 【請求項２４】 請求項１９ないし２３のいずれかにお
    いて、 上記メモリモジュールの複数個は、それぞれのコネタク
    が基板上に平行に並んで配置される複数個のソケットに
    それぞれ挿入されて実装されるものであることを特徴と
    するメモリモジュール。
  25. 【請求項２５】 複数の半導体記憶装置が実装されたメ
    モリモジュールであって、 ２ビット単位でのメモリアクセスが行われる２つのメモ
    リチップを積層構造に組み立てて４ビット単位でのメモ
    リアクセスを行うようにしてなり、 上記２つのメモリチップは、それぞれが表面にテープ状
    のリードが設けられ、裏面を除いて少なくとも上記表面
    部が封止樹脂と接触することを特徴とするメモリモジュ
    ール。
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