JPH0666394B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0666394B2
JPH0666394B2 JP58238554A JP23855483A JPH0666394B2 JP H0666394 B2 JPH0666394 B2 JP H0666394B2 JP 58238554 A JP58238554 A JP 58238554A JP 23855483 A JP23855483 A JP 23855483A JP H0666394 B2 JPH0666394 B2 JP H0666394B2
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Description

【発明の詳細な説明】 発明の技術分野 本発明は半導体記憶装置、特に冗長セルを備える半導体
記憶装置に関する。
従来技術と問題点 半導体記憶装置は各々大容量化する傾向にあり、そして
大容量化する程、一部のメモリセルが不良である確率が
高くなる。勿論一部でも不良であればメモリ全体が不良
であり、これでは歩留りが悪くなるから、メモリセルを
余分に設けておいて、不良メモリセルがあればそれを余
分の（冗長）メモリセルで置き換える、という方法が採
用されている。
第１図はかゝる冗長セルを備える半導体記憶装置の一例
を示し、１０，１２はそのセルブロック、１４，１６は
冗長セル群である。セルブロック１０，１２は周知のよ
うに多数のワード線とビット線（又はロー線とコラム
線）の各交点にメモリセルを配置してなり、Ｙ０〜Ｙｎ
はそのビット線を選択する信号である。ワード線は図示
しないが横方向に延び、冗長セルは１ビット線分（１コ
ラム分）設けられ、選択信号Ｙａで選択される。１８，
２０はデータバス、２２，２４はＩ／Ｏ（入出力）バッ
ファである。このメモリは２ビット構成であり、あるア
ドレスでメモリセルを選択するとセルブロック１０，１
２の該当メモリセルが読み出され、Ｉ／Ｏバッファ２
２，２４から各１ビット、計２ビットが同時に出力され
る。
かゝるメモリは製造した段階で試験を行ないセルブロッ
クに不良メモリセルが発見されるとそれを図示しないが
ＲＯＭ（読取り専用メモリ）に書込んでおき、メモリ使
用時に該アドレスが入力されるとＲＯＭ出力でＹ０〜Ｙ
ｎを出力するコラムデコーダを殺し（該デコーダの出力
を全てローレベルにし）、代って冗長セル群を選択する
信号Ｙａを発生する。ワード線はセルブロックも冗長セ
ル群も共通であるから、これで不良メモリセルに代って
冗長セル群の当該ワード線のメモリセルが選択される。
冗長セル群を多数設けておくとセルブロックに多数の不
良メモリセルが発生してもそれに対処できるが、不良メ
モリセルが発生しなければ冗長セル群は不良なものであ
り、無駄なものである。そこで通常は冗長セル群を１コ
ラム分または２〜３コラム分設けるにとどめる。そして
従来方式では、冗長セル群は各セルブロックに所属させ
てあり、第１図では冗長セル群１４はセルブロック１０
に、冗長セル群１６はセルブロック１２に所属する。こ
の所属は、冗長セル群がどのデータバスに接続されるか
に依り決まる。
このように冗長セル群がセルブロックに所属してしまう
と、次のような問題がある。即ち冗長セル群は１コラム
分として、セルブロック１０にコラムを異にする２個の
不良メモリセルが発生し、セルブロック１２には不良メ
モリセルはなかったとすると、冗長セル群は２つ、不良
メモリセルも２つであるから充分対処できるのに所属が
異なるから冗長セル群１６をセルブロック１０に所属さ
せることはできず、結局救済できるのは冗長セル群１４
による１メモリセルのみとなり、もう１つの不良メモリ
セルは救済できなくて、このメモリは不良品となってし
まう。
発明の目的 本発明はかゝる点を改善し、冗長セル群を所属を変えて
使用可能にすることにより、少数の冗長セル群で多くの
不良セルに対処できるようにしようとするものである。
発明の構成 本発明はメモリセル群が少なくとも２つのセルブロック
に分けられ同じアドレス信号で複数のメモリセルが同時
に選択される多ビット出力構成であって， ２つのセルブロックの中間部に，不良メモリセル列と置
き換え可能な複数の冗長セル列を設けると共に， 該複数の冗長セル列中の任意数のセル列を各セルブロッ
クに対応するデータバスへ選択的に接続するスイッチ回
路とを有し， 該スイッチ回路は該冗長セル列をいずれのセルブロック
に対応するデータバスへも切換接続可能に構成されてな
ることを特徴とするが、次に実施例を参照しながらこれ
を説明する。
発明の実施例 第２図は本発明の実施例を示し、第１図と同じ部分には
同じ符号が付してある。これらの図を対比すれば明らか
なように、本発明では冗長セル群１４，１６はデータバ
ス１８，２０のいずれへも接続できるようにスイッチＳ
１〜Ｓ３を設ける。このメモリを製造した直後では従来
方式と同様にするためスイッチＳ２，Ｓ３を閉じ、スイ
ッチＳ１は開いておく。セルブロック１０には不良メモ
リセルがなければ冗長セル群１４は不使用であり、セル
ブロック１０にその１コラム上で不良メモリセルがあれ
ばその不良メモリセルを冗長セル群１４で代行できる。
セルブロック１２側についても同様である。こゝまでは
従来と同様であるが、セルブロック１０に不良メモリセ
ルが２つのコラムに分散して発生し、セルブロック１２
には不良メモリがない場合を考えるに、かゝるケースに
は従来方式では対処できないが、本発明では次のように
して対処できる。即ちこの場合はスイッチＳ１を閉じ、
スイッチＳ３を開く。このようにすると冗長セル群１６
がセルブロック１０に所属するようになり、セルブロッ
ク１０の一方のコラムに属する不良メモリセルは冗長セ
ル群１４で、他方のコラムに属する不良メモリセルは冗
長セル群１６で代行でき、メモリを良品化することがで
きる。
セルブロック１２は２コラムに分散する不良メモリセル
が発生し、セルブロック１０に不良メモリセルは発生し
なかった場合はスイッチＳ１を閉じスイッチＳ２を開
く。これにより上記と同様に不良メモリセルに対処で
き、メモリを良品化することができる。
スイッチＳ２，Ｓ３は最初閉じており、必要に応じて開
放するだけであるから、各結晶シリコンなどからなるフ
ューズでよい。開くときは通電して又はレーザ光を照射
して該フューズを溶断する。スイッチＳ１は最初は開い
ており、必要に応じて閉成するので、例えば第３図に示
す如き構成をとらせるとよい。この図でＲは高抵抗、Ｆ
は多結晶シリンダなどからなるフューズ、Ｑは電界効果
トランジスタ（ＦＥＴ）である。図示状態でトランジス
タＱのゲートはフューズＦによりグランドへ接続されて
いるからオフであり、フューズＦは溶断すると該トラン
ジスタＱはゲートが高抵抗Ｒを通して電源Ｖｃへプルア
ップされ、オンする。フューズＦを溶断しない状態では
高抵抗Ｒ及びフューズＦを通して電源Ｖｃからグランド
へ電流が流れるが、抵抗Ｒを高抵抗にしておけばこの電
流はピコアンペア程度の僅少値にすることができる。
セルブロック及び冗長セル群は同じワードアドレスで選
択されるので、簡単にはワード線を共通にするとよい。
第４図はその概要を示す図でＷＬはワード線、ＢＬはビ
ット数で、各々１本または１対のみ示す。ＭＣはメモリ
セルで、第３図はＳＲＡＭ（スタティックランダムアク
セスメモリ）を例にとっているので、フリップフロップ
からなる。ＲＤはローデコーダで、ワード線選択アドレ
スＡ０〜Ａｎを受けてこれらが全てＬ（ロー）レベルの
ときワード線ＷＬを選択する。ワード線ＷＬはセルブロ
ック１０、冗長セル群１４，１６、セルブロック１２に
跨って延びているので、これで各部のワード線が一斉に
選択されたことになる。Ｉ／Ｏバッファは詳しくはセン
スアンプＳＡ、入力（書込み）データバッファＤＩＮな
どからなる。
メモリには１アドレスで１メモリセルが選択され１ビッ
ト構成のものと、１アドレスで複数のメモリセルが同時
に選択されて複数ビット構成のものがある。第１図、第
２図は２ビット構成のメモリを示すが、６４ＫRAMなど
には８ビットなど多ビット構成のものにある。この場合
は第５図に示すようにセルブロック及びＩ／Ｏバッファ
はそのビット数に対応する複数個になる。１０Ａ，１２
Ａ，……１２Ｄがそのセルブロック、２２Ａ，２４Ａ，
……２４ＤがＩ／Ｏバッファである。本例では第２図の
回路を４組設けたとしてあり、これで８Ｋ×８ビット構
成の６４ＫRAMとすることができる。１４Ａ，１６Ａ，
……１６Ｄは各セルブロックに対する冗長セル群であ
る。この方式では冗長セル群１４Ａ，１６Ａはセルブロ
ック１０Ａまたは１２Ａへ切換え接続することができる
が他のセルブロック例えば１２Ｄへは切換え接続できな
い。この点を改善し、冗長セル群はどのブロックへも接
続可能として融通性を増すには、多少複雑にはなるがデ
ータバス１８，２０に沿ってその切換え接続のための配
線を設ければよい。
発明の効果 以上説明したように本発明では冗長セル群をセルブロッ
クに専従させずに他のセルブロックへも切換え接続可能
としたので、冗長セル群の数を増すことなくセルブロッ
クの不良メモリセル多発に対処でき、甚だ有効である。
また冗長セル群はセルブロックの間に配置したので、左
右どちらのセルブロックに使用する場合も当該セルブロ
ックのデータバスに簡単に接続することができ、この接
続のためのバス線の延長／追加は不要である。
【図面の簡単な説明】
第１図は従来例を示すブロック図、第２図は本発明の実
施例を示すブロック図、第３図はスイッチの具体例を示
す回路図、第４図はメモリの一部の詳細を示す回路図、
第５図は本発明を多ビット構成のメモリに適用した例を
示すブロック図である。 図面で１０，１２はセルブロック、１４，１６は冗長セ
ル群、Ｓ１〜Ｓ３はスイッチ、１８，２０はデータバス
である。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリセル群が少なくとも２つのセルブロ
    ックに分けられ同じアドレス信号で複数のメモリセルが
    同時に選択される多ビット出力構成であって， ２つのセルブロックの中間部に，不良メモリセル列と置
    き換え可能な複数の冗長セル列を設けると共に， 該複数の冗長セル列中の任意数のセル列を各セルブロッ
    クに対応するデータバスへ選択的に接続するスイッチ回
    路とを有し， 該スイッチ回路は該冗長セル列をいずれのセルブロック
    に対応するデータバスへも切換接続可能に構成されてな
    ることを特徴とする半導体記憶装置。
JP58238554A 1983-12-01 1983-12-16 半導体記憶装置 Expired - Lifetime JPH0666394B2 (ja)

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KR1019840007976A KR910002965B1 (ko) 1983-12-01 1984-12-14 여분 셀로 대치 가능한 반도체 메모리장치
EP84308728A EP0146357B1 (en) 1983-12-16 1984-12-14 Semiconductor memory device
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003508870A (ja) * 1999-09-01 2003-03-04 マイクロン・テクノロジー・インコーポレーテッド メモリデバイスにおける多重化された冗長スキームのための回路および方法
JP4554755B2 (ja) * 1999-04-06 2010-09-29 セラ・コンサルタンツ・リミテッド・ライアビリティ・カンパニー 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62217498A (ja) * 1986-03-06 1987-09-24 Fujitsu Ltd 半導体記憶装置
JPS6414798A (en) * 1987-07-09 1989-01-18 Fujitsu Ltd Non-volatile memory device
JP2590897B2 (ja) * 1987-07-20 1997-03-12 日本電気株式会社 半導体メモリ
US5022006A (en) * 1988-04-01 1991-06-04 International Business Machines Corporation Semiconductor memory having bit lines with isolation circuits connected between redundant and normal memory cells
US5134584A (en) * 1988-07-22 1992-07-28 Vtc Incorporated Reconfigurable memory
US5617365A (en) * 1988-10-07 1997-04-01 Hitachi, Ltd. Semiconductor device having redundancy circuit
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
JP2900944B2 (ja) * 1989-07-04 1999-06-02 富士通株式会社 半導体メモリ
US5208775A (en) * 1990-09-07 1993-05-04 Samsung Electronics Co., Ltd. Dual-port memory device
EP0499131A1 (en) * 1991-02-12 1992-08-19 Texas Instruments Incorporated High efficiency row redundancy for dynamic ram
US5392247A (en) * 1991-09-19 1995-02-21 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device including redundancy circuit
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
KR100296850B1 (ko) * 1992-05-28 2001-10-24 썬 마이크로시스템즈, 인코포레이티드 캐시램용다수의뱅크열용장성초기화제어기
KR950001837B1 (ko) * 1992-07-13 1995-03-03 삼성전자주식회사 퓨우즈 박스를 공유하는 로우 리던던시 회로
GB9305801D0 (en) * 1993-03-19 1993-05-05 Deans Alexander R Semiconductor memory system
US5491664A (en) * 1993-09-27 1996-02-13 Cypress Semiconductor Corporation Flexibilitiy for column redundancy in a divided array architecture
US5544113A (en) * 1994-11-30 1996-08-06 International Business Machines Corporation Random access memory having a flexible array redundancy scheme
KR0174338B1 (ko) * 1994-11-30 1999-04-01 윌리엄 티. 엘리스 간단하게 테스트할 수 있는 구성을 갖는 랜덤 액세스 메모리
JP3036411B2 (ja) * 1995-10-18 2000-04-24 日本電気株式会社 半導体記憶集積回路装置
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
US5673227A (en) * 1996-05-14 1997-09-30 Motorola, Inc. Integrated circuit memory with multiplexed redundant column data path
JP3613622B2 (ja) * 1996-09-27 2005-01-26 株式会社日立製作所 半導体メモリ
KR100322538B1 (ko) * 1999-07-05 2002-03-18 윤종용 래치 셀을 채용하는 리던던시 회로
JP2001053243A (ja) 1999-08-06 2001-02-23 Hitachi Ltd 半導体記憶装置とメモリモジュール
JP3597501B2 (ja) * 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7193881B2 (en) * 2004-07-01 2007-03-20 Thin Film Electronics Asa Cross-point ferroelectric memory that reduces the effects of bit line to word line shorts
KR100827659B1 (ko) * 2006-09-20 2008-05-07 삼성전자주식회사 반도체 메모리 장치
JP4679627B2 (ja) * 2008-10-29 2011-04-27 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
KR101890819B1 (ko) * 2012-05-22 2018-08-22 에스케이하이닉스 주식회사 메모리 장치 및 상기 장치의 데이터 입/출력 방법
JP5595575B2 (ja) * 2013-10-30 2014-09-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR20160001097A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 장치
CN110265074B (zh) * 2018-03-12 2021-03-30 上海磁宇信息科技有限公司 一种层次化多重冗余的磁性随机存储器及其运行方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
US4346459A (en) * 1980-06-30 1982-08-24 Inmos Corporation Redundancy scheme for an MOS memory
US4389715A (en) * 1980-10-06 1983-06-21 Inmos Corporation Redundancy scheme for a dynamic RAM
US4471472A (en) * 1982-02-05 1984-09-11 Advanced Micro Devices, Inc. Semiconductor memory utilizing an improved redundant circuitry configuration

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4554755B2 (ja) * 1999-04-06 2010-09-29 セラ・コンサルタンツ・リミテッド・ライアビリティ・カンパニー 半導体メモリデバイス内のメモリアレイ間で冗長回路を共有するための方法及び装置
JP2003508870A (ja) * 1999-09-01 2003-03-04 マイクロン・テクノロジー・インコーポレーテッド メモリデバイスにおける多重化された冗長スキームのための回路および方法

Also Published As

Publication number Publication date
EP0146357B1 (en) 1991-09-18
US4660179A (en) 1987-04-21
EP0146357A3 (en) 1988-03-23
KR850004687A (ko) 1985-07-25
EP0146357A2 (en) 1985-06-26
DE3485084D1 (de) 1991-10-24
JPS60130139A (ja) 1985-07-11
KR910002965B1 (ko) 1991-05-11

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