KR100322538B1 - 래치 셀을 채용하는 리던던시 회로 - Google Patents

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Abstract

래치 셀을 채용하는 리던던시 회로가 개시된다. 상기 리던던시 회로는 결함이 발생된 노말 메모리 셀들을 대체하기 위하여 글로벌 데이터 라인에 인접하여 배열되는 다수개의 래치 셀들, 로우 리던던시 선택신호, 컬럼 리던던시 선택신호, 래치 셀 선택 인에이블 신호 및 워드라인 구동신호에 응답하여 래치 셀 선택신호들을 출력하는 래치 셀 선택신호 발생회로, 및 상기 래치 셀 선택신호들에 응답하여 상기 래치 셀들을 상기 글로벌 데이터라인에 연결하는 스위칭 회로를 구비한다.

Description

래치 셀을 채용하는 리던던시 회로{Redundancy circuit comprising latch cell}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 래치 셀을 채용하는 리던던시 회로에 관한 것이다.
최근 반도체 장치는 미세화 기술이 발달함에 따라, 고속화 및 고집적화가 이루어지고 있다. 특히, 반도체 메모리 장치에서는 고집적화와 아울러 고수율화도 요구되고 있다.
반도체 메모리 장치는 많은 수의 메모리 셀들로 구성된다. 그러나 이러한 메모리 셀들 중에서 어느 하나의 메모리 셀이라도 제대로 동작하지 못하면 반도체 메모리 장치는 더 이상 적절한 역할을 수행하지 못한다.
반도체 메모리 장치의 집적도가 증가함에 따라 메모리 셀들에 결함이 발생할 확률이 높아지고 있다. 이러한 결함 셀은 반도체 메모리 장치의 기능을 손상시켜 반도체 메모리 장치의 수율을 저하시키는 주 요인이 된다. 따라서 결함 셀을 여분의 다른 셀로 대체하여 수율을 향상시키는 리던던시 회로를 내장하는 기술이 널리 사용되고 있다.
일반적으로 리던던시 회로는 여분의 행과 열로 배열되는 리던던시 메모리 셀 블락을 구동하며 결함 셀을 대체하기 위하여 리던던시 메모리 셀 블락 내의 리던던시 셀을 선택한다. 그런데, 결함 셀을 대체하는 방법으로는 전형적으로 결함 셀을 포함하는 결함 행 또는 결함 열을 리던던시 메모리 셀 블락 내 리던던시 행 또는 리던던시 열로 대체하는 방법이 있다. 즉, 결함 셀을 지정하는 어드레스 신호가 입력되면, 결함 행 및/또는 열과 연결되는 퓨즈가 절단되어 더 이상 결함 행 및/또는 열이 선택되지 않도록 하고, 리던던시 메모리 셀 블락 내 리던던시 행 및/또는 열이 선택된다.
그러나, 이렇게 리던던시 메모리 셀 블락을 사용하는 방법은 결함 행 및/또는 열 내에 결함 셀이 한 개 발생하는 경우에 이 하나의 결함 셀을 구제하기 위하여 결함 행 및/또는 열에 연결되는 나머지 완전한 셀들도 리던던시 행 및/또는 열 내의 리던던시 셀로 대체된다. 이것은 미리 설정되어 한정된 리던던시 메모리 셀 용량에서 다른 결함 셀을 대체할 수도 있는 부족한 리던던시 메모리 셀을 불필요하게 사용하는 것으로 리던던시 효율의 손실을 초래한다. 게다가, 리던던시 효율을 높이기 위하여 리던던시 메모리 셀 용량을 키우게 되면, 커지는 리던던시 메모리 셀 블락의 면적에 의하여 칩 사이즈가 커지게 되는 문제점이 있다.
따라서, 결함 셀을 리던던시 셀로 대체하는 데 있어서, 효율적으로 결함 셀을 구제하는 리던던시 회로가 필수적으로 요구된다.
본 발명의 목적은 데이터 라인 상에 배열되는 래치 셀을 이용하여 결함 셀을 구제하는 리던던시 회로를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 래치 셀을 채용하는 리던던시 회로를 구비하는 반도체 메모리 장치의 일실시예를 나타내는 도면이다.
도 2는 도 1의 서브 워드라인 드라이버를 나타내는 도면이다.
도 3은 도 1의 래치 셀을 나타내는 도면이다.
도 4는 도 1의 로우 퓨즈 박스부를 나타내는 도면이다.
도 5는 도 1의 칼럼 퓨즈 박스부를 나타내는 도면이다.
도 6은 도 1의 래치 셀 선택 인에이블 신호 발생부를 나타내는 도면이다.
도 7은 본 발명의 래치 셀을 구비하는 리던던시 회로를 구비하는 반도체 메모리 장치의 다른 실시예를 나타내는 도면이다
상기 목적을 달성하기 위한 본 발명에 따른 리던던시 회로는 결함이 발생된 노말 메모리 셀들을 대체하기 위하여 글로벌 데이터 라인에 인접하여 배열되는 다수개의 래치 셀들, 로우 리던던시 선택신호, 컬럼 리던던시 선택신호, 래치 셀 선택 인에이블 신호 및 워드라인 구동신호에 응답하여 래치 셀 선택신호들을 출력하는 래치 셀 선택신호 발생회로, 및 상기 래치 셀 선택신호들에 응답하여 상기 래치 셀들을 상기 글로벌 데이터라인에 연결하는 스위칭 회로를 구비한다.상기 래치 셀 선택신호 발생회로는 반도체 메모리 장치의 전원 상태를 나타내는 파워-업 신호 및 상기 결함이 발생된 노말 메모리 셀들을 지정하는 제 1군의 로우 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 로우 리던던시 선택신호를 발생하는 제 1선택신호 발생회로, 상기 파워-업 신호 및 상기 결함이 발생된 노말 메모리 셀들을 지정하는 컬럼 어드레스에 대응되는 소정의 퓨즈의 절단에 의하여 상기 컬럼리던던시 선택신호를 발생하는 제 2선택신호 발생회로, 상기 컬럼 어드레스를 디코딩하여 컬럼 선택신호를 활성화시키는 컬럼선택 인에이블 신호에 응답하여 상기 래치 셀 선택 인에이블 신호를 발생시키는 래치 셀 선택 인에이블 신호 발생회로, 및 상기 로우 리던던시 선택신호, 상기 컬럼리던던시 선택신호, 상기 래치 셀 선택 인에이블 신호 및 상기 제 2군의 로우 어드레스를 디코딩하여 발생된 상기 워드라인 구동신호를 수신하여 논리조합하여 상기 래치 셀 선택신호들을 출력하는 논리 게이트를 구비한다.본 발명의 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 리덩던시 회로는 결함이 발생된 노말 메모리 셀들을 대체하기 위하여 글로벌 데이터 라인에 인접하여 배열되는 다수개의 래치 셀들, 로우 리던던시 선택신호, 컬럼 리던던시 선택신호 및 컬럼 선택 인에이블 신호에 응답하여 래치 셀 선택신호들을 출력하는 래치 셀 선택신호 발생회로, 및 상기 래치 셀 선택신호들에 응답하여 상기 래치 셀들을 상기 글로벌 데이터라인에 연결하는 스위칭 회로를 구비한다.상기 래치 셀 선택신호 발생회로는 상기 결함이 발생된 노말 메모리 셀들을 지정하는 로우 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 로우 리던던시 선택신호를 발생하는 제 1선택신호 발생회로, 상기 결함이 발생된 노말 메모리 셀들을 지정하는 컬럼 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 컬럼 리던던시 선택신호를 발생하는 제 2선택신호 발생회로, 및 컬럼 선택신호를 활성화시키는 컬럼선택 인에이블 신호, 상기 로우 리던던시 선택신호 및 상기 컬럼 리던던시 선택신호를 논리조합하여 상기 래치 셀 선택신호들를 출력하는 논리 게이트를 구비한다.상기 제 1선택신호 발생회로는 반도체 메모리 장치의 전원 상태를 나타내는 파워-업 신호에 응답하여 메인 퓨즈가 절단된 상태에서 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블회로, 및 상기 결함이 발생된 노말 메모리 셀들에 대응되는 상기 로우 어드레스와 연결되는 퓨즈들이 상기 로우 어드레스에 대응하는 코딩 상태에서 상기 퓨즈 인에이블 신호에 응답하여 상기 로우 리던던시 선택신호를 발생하는 리던던시 코딩부를 구비한다.상기 제 2선택신호 발생회로는 상기 파워-업 신호에 응답하여 메인 퓨즈가 절단된 상태에서 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블회로, 및 상기 결함이 발생된 노말 메모리 셀들에 대응되는 상기 컬럼 어드레스와 연결되는 퓨즈들이 상기 컬럼 어드레스에 대응하는 코딩 상태에서 상기 퓨즈 인에이블 신호에 응답하여 상기 컬럼 리던던시 선택신호를 발생하는 리던던시 코딩부를 구비한다.상기 래치 셀들 각각은 제 1인버터의 입력단이 제 2인버터의 출력단과 접속되고, 상기 제 1인버터의 출력단이 상기 제 2인버터의 출력단과 접속된다.
이와 같은 본 발명은 하나의 결함 셀을 리던던시 단위의 래치 셀로 대체하기 때문에 리던던시 효율의 손실이 방지되고, 종래의 리던던시 메모리 셀 블락을 필요로 하지 않기 때문에 칩 사이즈를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 최근에 널리 이용되고 있는 램버스 디램에 대히여 기술된다. 램버스 디램은 행방향으로 뱅크들(B0,…)이 다수개 배열되고, 각 뱅크의열방향으로 일군의 글로벌 데이터 라인(GIO<i>, i=0~3)을 공유하는 DQ 블락들(DQ0~DQm)로 구성된다. 글로벌 데이터 라인(GIO<i>, i=0~3)의 수는 램버스 디램의 메모리 아키텍쳐(architecture)에 따라 다양하게 구성될 수 있는 데, 본 실시예에서는 4개의 글로벌 데이터 라인(GIO<i>, i=0~3)으로 구성되는 예가 기술된다.
도 1은 본 발명의 래치 셀(latch cell) 구조의 리던던시 회로를 갖는 반도체 메모리 장치의 일실시예를 나타내는 도면이다. 도 1에 도시된 실시예는 묘사의 단순화를 위하여 단지 하나의 뱅크(B0) 내 두개의 DQ 블락(DQ0,DQm)만을 나타낸다. 도 1에 도시된 실시예의 구조는 래치 셀 구조의 리던던시 회로(14)를 제외하고는 일반적인 디램의 구조와 같다. 도 1을 참조하면, 반도체 메모리 장치(2)는 메모리 셀 블락(4), 로우 디코더(6), 워드라인 구동 신호 발생 회로(8), 서브 워드라인 드라이버(10), 칼럼 디코더(12) 및 리던던시 회로(14)를 구비한다.
메모리 셀 블락(4)은 행들과 열들에 배열되는 복수개의 메모리 셀들을 구성되는 데, 예로서, 512개의 워드라인과 256개의 비트라인으로 구성된다. 로우 디코더(6)는 외부로부터 입력되는 로우 어드레스(RA[8:2])를 디코딩하여 256개의 워드라인 인에이블 신호(NWEi)를 제공한다. 워드라인 구동 신호 발생 회로(8)는 외부로부터 입력되는 최하위 로우 어드레스(RA[1:0])를 디코딩하여 4개의 워드라인 구동 신호(PXi, i=0~3)를 발생한다. 128개의 워드라인 인에이블 신호(NWEi) 각각은 4개의 워드라인 구동 신호(PXi, i=0~3)에 응답하는 서브 워드라인 드라이버(10)으로 제공되어 메모리 셀 블락(4) 내 512개의 워드라인들(WL) 중 어느 하나의 워드라인을 선택한다. 서브 워드라인 드라이버(10)는 도 2에 도시되어 있다.
도 2의 서브 워드라인 드라이버(10)는 로우 디코더(6)에서 제공되는 128개의 워드라인 인에이블 신호들(NWEi) 중 어느 하나의 워드라인 인에이블 신호(NWE0)가 4개의 워드라인 구동 신호(PXi, i=0~3)에 제어되어 4개의 워드라인들(WL0~WL3) 중 하나의 워드라인을 활성화시킨다.
이와 같이, 로우 디코더(6)에 의해 활성화되는 하나의 워드라인 인에이블 신호(NWE0)에 연결되는 4개의 워드라인 구동 신호(PXi, i=0~3)에 응답하여 워드라인(WL0)을 활성화시키는 분할 구동 방식은 메모리 용량에 따라 불가피하게 증가되는 워드라인의 부하로 인한 지연을 최소화한다. 그리고, 하나의 워드라인 인에이블 신호(NWE0)에 연결되는 4개의 워드라인 구동 신호(PXi, i=0~3)는 이 후 리던던시 회로(14)에서 설명될 한번에 구제해야 하는 메모리 셀 수를 나타내는 리던던시 단위(redundancy unit)가 4개임을 나타낸다.
계속하여 도 1에서, 칼럼 디코더(12)는 256개의 비트라인들 중에서 4개의 비트라인쌍을 동시에 선택하는 데에 필요한 5개의 칼럼 어드레스(CA[5:1])를 디코딩하여 32개의 칼럼 선택 신호(CSLi)를 발생한다. 그러므로, 하나의 워드라인(WL) 및 칼럼 선택 신호(CSLi)에 의하여 선택되는 4개의 메모리 셀들의 데이터는 로컬 데이터 라인(LIO<i>, i=0~3)을 통하여 글로벌 데이터 라인(GIO<i>, i=0~3)으로 전달된다.
메모리 셀 블락(4) 내 선택된 메모리 셀이 결함인 경우에, 이 결함 셀을 구제하기 위하여 리던던시 회로(14)를 구비한다. 리던던시 회로(14)는 글로벌 데이터라인(GIO<i>, i=0~3)에 인접하게 배열되는 래치 셀들(20,21,…,34)을 구비하고, 래치 셀들(20,21,…,34)을 글로벌 데이터 라인(GIO<i>, i=0~3)과 연결시키는 스위칭부(40) 및 스위칭부(40)를 제어하는 래치 셀 선택 신호들(LCSEL0~LCSEL3)을 발생하는 래치 셀 제어부(42)를 구비한다.
래치 셀들(20,21,…,34)은 데이터를 저장하는 방법으로 다양하게 구성될 수 있는 데, 도 3에 나타내는 바와 같이 입력단이 출력단으로 서로 연결되어 폐쇄회로된 두 개의 인버터들(INV1, INV2)로 구성될 수도 있다.
스위칭부(40)는 엔모스 트랜지스터들(TSW0~TSW3)로 구성되어 '하이레벨'의 래치 셀 선택 신호(LCSEL0~LCSEL3)에 응답하여 래치 셀들(20,21,…,34)을 글로벌 데이터 라인(GIO<i>, i=0~3)으로 연결시킨다.
래치 셀 제어부(42)는 파워-업 신호(PVCCHB)에 응답하고 로우 어드레스(RA[8:2]) 및 칼럼 어드레스(CA[5:1])와 각각 연결되는 로우 퓨즈 박스부(50)와 칼럼 퓨즈 박스부(60) 그리고, 칼럼 선택 신호(CSLi)를 활성화시키는 칼럼 선택 인에이블 신호(CSLE)에 응답하여 래치 셀 선택 인에이블 신호를 발생하는 래치 셀 선택 인에이블 신호 발생부(70)를 구비하며, 워드라인 구동 신호(PXi, i=0~3)와 로우 퓨즈 박스부(50), 칼럼 퓨즈 박스부(60) 및 래치 셀 선택 인에이블 신호 발생부(70)의 출력에 응답하여 래치 셀 선택 신호(LCSELi, i=0~3)를 발생한다.
로우 퓨즈 박스부(50)는 도 4에 구체적으로 도시되어 있다. 이를 참조하면, 로우 퓨즈 박스부(50)는 로우 리던던시 인에이블부(52) 및 로우 리던던시코딩부(54)로 구성된다.
로우 리던던시 인에이블부(52)는 구체적으로, 파워-업 신호(PVCCHB)가 게이트(G)에 연결되고 전원 전압이 소오스(S)에 연결된 피모스 트랜지스터(TP1), 파워-업 신호(PVCCHB)가 게이트(G)에 연결되고 접지 전압이 소오스(S)에 연결된 엔모스 트랜지스터(TN1) 및 피모스 트랜지스터(TP1)의 드레인(D)과 엔모스 트랜지스터(TN1)의 드레인(D) 사이에 배치된 메인 퓨즈(MF)로 구성된다. 그리고 엔모스 트랜지스터(TN1)의 드레인(D) 및 메인 퓨즈(MF)의 한쪽단에 연결된 노드 N1은 래치(LAT1)를 통해 퓨즈 인에이블 신호(fs_en)로 연결된다.
파워-업 신호(PVCCHB)는 전원 전압(VCC)이 인가되면, 인가되는 전원 전압이 소정의 전압 레벨이 될 때 까지 '하이레벨'을 가지다가, 전원 전압(VCC)이 소정의 전압 레벨 이상이 되면 '로우레벨'로 되는 신호이다. 따라서, 초기의 파워-업 신호(PVCCHB)의 '하이레벨'에 응답하여 엔모스 트랜지스터(TN1)가 '턴-온'되어 노드 N1은 접지 전압의 '로우레벨'로 초기화 된다. '로우레벨'의 노드 N1은 래치(LAT1)를 통과하여 퓨즈 인에이블 신호(fs_en)는 '하이레벨'이 된다. 이 후, 파워-업 신호(PVCCHB)가 '로우레벨'로 되면, 피모스 트랜지스터(TP1)가 '턴-온'되고 메인 퓨즈(MF)를 통하여 N1 노드는 전원 전압의 '하이레벨'이 된다. '하이레벨'의 노드 N1은 래치(LAT1)를 통과하여 퓨즈 인에이블 신호(fs_en)는 '로우레벨'이 된다. 이 '로우레벨'의 퓨즈 인에이블 신호(fs_en)는 이후에 설명될 로우 리던던시 코딩부(54) 내 엔모스 트랜지스터들(TN12,,…,TN18)을 제어하여 로우 리던던시 인에이블 동작이 일어나지 않도록 한다.
로우 리던던시 인에이블 동작을 위해서는 로우 리던던시 인에이블 동작에 앞서서, 메인 퓨즈(MF)가 절단된다. 그리하여 노드 N1은 전원 전압(VCC)으로부터 분리된다. 일단 전원 전압(VCC)이 인가되면서 파워-업 신호(PVCCHB)가 '하이레벨'이면, 노드 N1은 '로우레벨'로 초기화 상태이다. 이 후, 파워-업 신호(PVCCHB)가 '로우레벨'로 활성할 때 엔모스 트랜지스터(TN1)는 '턴-오프'되고 피모스 트랜지스터(TP1)은 '턴-온'되지만, 절단된 메인 퓨즈(MF)에 의하여 노드 N1에는 더 이상의 전원 전압(VCC)이 공급되지 않는다. 따라서, 노드 N1은 래치(LAT1)에 의하여 초기의 '로우레벨'을 유지하며, 퓨즈 인에이블 신호(fs_en)도 래치(LAT1)에 의하여 '하이레벨'을 유지한다.
로우 리던던시 코딩부(54)는 퓨즈 인에이블 신호(fs_en)가 게이트(G)에 연결되고 로우 어드레스(RA[8:2])가 소오스(S)에 연결된 엔모스 트랜지스터들 (TN2,TN2',…,TN8,TN8'), 퓨즈 인에이블 신호(fs_en)의 반전된 신호가 게이트(G)에 연결되고 접지 전압(VSS)이 소오스(S)에 연결된 엔모스 트랜지스터들 (TN12,,…,TN18) 및 각 엔모스 트랜지스터들(TN2,TN2',…,TN8,TN8')의 드레인(D)과 각 엔모스 트랜지스터들(TN12,,…,TN18)의 드레인(D) 사이에 배치되는 다수개의 퓨즈들(fs2,fs2',…,fs8,fs8')로 구성된다.
로우 리던던시 코딩부(54)도 리던던시 인에이블 동작에 앞서서, 다수개의 퓨즈들(fs2,fs2',…,fs8,fs8')이 메모리 셀 블락(4, 도 1) 내 결함 셀의 로우 어드레스(RA[8:2],/RA[8:2])에 대응하여 선택적으로 절단되어 코딩된다. 즉, '로우레벨'의 로우 어드레스(RA[8:2],/RA[8:2])에 대응되는 퓨즈들(fs2,fs2',…,fs8,fs8')만 절단된 상태로 코딩된다. 이렇게 퓨즈들(fs2,fs2',…,fs8,fs8')이 코딩된 상태에서 '하이레벨'의 퓨즈 인에이블 신호(fs_en)에 의하여 엔모스 트랜지스터들(TN2,TN2',…,TN8,TN8')이 '턴-온'된다. 이때, '턴-온'된 엔모스 트랜지스터들 (TN2,TN2',…,TN8,TN8')을 통하여 '로우레벨'의 로우 어드레스(RA[8:2],/RA[8:2])는 절단된 퓨즈 상태에 의하여 전달되지 않고, '하이레벨'의 로우 어드레스 (RA[8:2],/RA[8:2]) 만이 로우 리던던시 코딩 신호(Rcod2,…,Rcod8)로 전달된다. '하이레벨'의 로우 리던던시 코딩 신호들(Rcod2,…,Rcod8)에 응답하여 낸드 게이트(G10)의 출력은 '로우레벨'이 된다. 이 후, '로우레벨'의 낸드 게이트(G10)의 출력은 반전되어 로우 리던던시 선택 신호(RRSEL)는 '하이레벨'이 된다. '하이레벨'의 로우 리던던시 선택 신호(RRSEL)는 이 후에 설명될 도 1의 래치 셀 제어부(42) 내의 앤드 게이트들(G30,G31,G32,G33)로 제공되어 래치 셀 선택 신호(LCSELi, i=0~3)를 활성화시킨다.
한편, 로우 리던던시 코딩부(54)는 '로우레벨'의 퓨즈 인에이블 신호(fs_en)에 응답하여 엔모스 트랜지스터들(TN12,,…,TN18)이 '턴-온'되어 퓨즈들(fs2,fs2',…,fs8,fs8')의 코딩 상태에 상관없이 로우 리던던시 코딩 신호들(Rcod2,…,Rcod8)이 '로우레벨'이 된다. '로우레벨'의 로우 리던던시 코딩 신호들(Rcod2,…,Rcod8)에 응답해서 로우 리던던시 선택 신호(RRSEL)는 '로우레벨'이 되어 도 1의 래치 셀 제어부(42) 내의 앤드 게이트들(G30,G31,G32,G33)로 제공되는 데, 래치 셀 선택 신호(LCSELi, i=0~3)를 '로우레벨'로 비활성화시킨다.
도 5는 칼럼 퓨즈 박스부(60)를 구체적으로 나타내는 도면으로 도 4의 로우 퓨즈 박스부(50)와 동작상 거의 동일하다. 다만, 칼럼 퓨즈 박스부(60)는 도 4의 로우 어드레스(RA[8:2]) 대신에 칼럼 어드레스(CA[5:1])에 연결되고, 퓨즈들 (fs21,fs21',…,fs25,fs25')이 칼럼 어드레스(CA[5:1])에 대응하여 선택적으로 절단되어 코딩된다는 점에서만 차이가 있다. 따라서, 설명의 중복을 피하고자 칼럼 퓨즈 박스부(60)의 구체적인 동작 설명이 생략된다.
간단히, 칼럼 퓨즈 박스부(60)는 메인 퓨즈(MF)가 절단된 상태에서 파워-업 신호(PVCCHB)의 '로우레벨' 활성화에 응답하여 '하이레벨'의 퓨즈 인에이블 신호(fs_en)를 발생하고, '하이레벨'의 퓨즈 인에이블 신호(fs_en)에 대하여 칼럼 어드레스(CA[5;1]) 및 퓨즈들(fs21,fs21',…,fs25,fs25')의 코딩 상태에 따라 칼럼 리던던시 코딩 신호들(Ccod1,…,Ccod5)는 '하이레벨'이 되고, 이에 응답하는 칼럼 리던던시 선택 신호(CRSEL)는 '하이레벨'이 된다. '하이레벨'의 칼럼 리던던시 선택 신호(CRSEL)도 도 1의 래치 셀 제어부(42) 내의 앤드 게이트들 (G30,G31,G32,G33)로 제공되어 래치 셀 선택 신호(LCSELi, i=0~3)를 활성화시킨다.
그리고, 칼럼 퓨즈 박스부(60)는 '로우레벨'의 퓨즈 인에이블 신호(fs_en)에 응답하는 엔모스 트랜지스터들(TN31,…,TN35)을 통하여 칼럼 리던던시 코딩 신호들(Ccod1,…,Ccod5)이 '로우레벨'이 된다. 이에 응답하여 칼럼 리던던시 선택 신호(CRSEL)는 '로우레벨'이 되어 도 1의 래치 셀 제어부(42) 내의 앤드 게이트들(G30,G31,G32,G33)로 제공되는 데, 래치 셀 선택 신호(LCSELi, i=0~3)를 '로우레벨'로 비활성화시킨다.
도 6는 래치 셀 선택 인에이블 신호 발생부(70)를 나타내는 도면이다. 이를 참조하면, 래치 셀 선택 인에이블 신호 발생부(70)는 칼럼 선택 신호(CSLi)를 활성화시키는 칼럼 선택 인에이블 신호(CSLE)에 응답하여 래치 셀 선택 인에이블 신호(LC_en)를 발생하는 데, '하이레벨'의 칼럼 선택 인에이블 신호(CSLE)에 응답하여 '하이레벨'의 래치 셀 선택 인에이블 신호(LC_en)를 발생한다. 따라서, 래치 셀 선택 인에이블 신호(LC_en)는 메모리 셀 블락(4, 도 1) 내 메모리 셀을 선택하는 칼럼 선택 신호(CSLi)와 동시에 활성화되도록 설정된다. '하이레벨'의 래치 셀 선택 인에이블 신호(LC_en)는 도 1의 래치 셀 제어부(42) 내의 앤드 게이트들 (G30,G31,G32,G33)로 제공되어 래치 셀 선택 신호(LCSELi, i=0~3)를 활성화시킨다.
다시, 도 1을 참조하면, 래치 셀 제어부(42)는 로우 리던던시 선택 신호(RRSEL), 칼럼 리던던시 선택 신호(CRSEL), 래치 셀 선택 인에이블 신호(LC_en) 및 워드라인 구동 신호(PXi, i=0~3)에 응답하는 앤드 게이트들(G30,G31,G32,G33)에 통하여 래치 셀 선택 신호(LCSELi, i=0~3)를 발생한다. 앞서 설명한 바와 같이, 로우 리던던시 선택 신호(RRSEL) 및 칼럼 리던던시 선택 신호(CRSEL)는 결함 셀을 지정하는 로우 어드레스(RA[8;2]) 및 칼럼 어드레스(CA[5:1])에 대응하여 발생되는 신호로서, 결함 셀을 선택하는 워드라인 인에이블 신호(NWEi) 및 칼럼 선택 신호(CSLi)가 활성화될 때 같이 '하이레벨'로 활성화된다. 또한, 래치 셀 선택 인에이블 신호(LC_en)도 마찬가지로 결함 셀을 선택하는 칼럼 선택 신호(CSLi)가 활성화될 때 '하이레벨'로 활성화된다.
결함 셀을 선택하는 워드라인 인에이블 신호(NWEi)는 앞서 서브 워드라인 드라이버(10, 도 1)에서 설명한 바와 같이 4개의 워드라인 구동 신호(PXi, i=0~3)와 연결되기 때문에, 결함 셀을 지정하기 위하여 래치 셀 제어부(42) 내 앤드 게이트들(G30,G31,G32,G33)로도 4개의 워드라인 구동 신호(PXi, i=0~3)가 연결된다. 그런데, 4개의 워드라인 구동 신호(PXi, i=0~3) 중 하나만이 '하이레벨'로 활성화되기 때문에 앤드 게이트들(G30,G31,G32,G33)의 출력인 래치 셀 선택 신호들(LCSELi, i=0~3)도 하나만이 '하이레벨'로 활성화된다. '하이레벨'의 래치 셀 선택 신호(LCSEL0)는 스위칭부(40) 내 트랜지스터들(TSW0)을 '턴-온'시켜 래치 셀들(20,21,22,23)을 글로벌 데이터 라인(GIO<i>, i=0~3)으로 연결시킨다. 그리하여 결함 셀이 래치 셀들(20,21,22,23)로 대체된다. 여기서, 4개의 래치 셀들(20,21,22,23)은 어느 하나의 어드레스에 의하여 동시에 글로벌 데이터 라인(GIO<i>, i=0~3)으로 입출력되는 메모리 셀 수를 맞추기 위한 것으로 결함 셀을 대체하는 리던던시 단위가 된다.
그런데, 본 발명의 결함 셀을 래치 셀로 대체하는 리던던시 회로에서는 결함 셀을 지정하는 로우 어드레스(RA[8:0]) 및 칼럼 어드레스(CA[5;1])가 수신되면, 메모리 셀 블락(4) 내의 결함 셀도 선택되고 리던던시 회로(14) 내의 래치 셀들(20,21,22,23)도 같이 선택된다. 그리하여, 글로벌 데이터 라인(GIO<i>, i=0~3)에 결함 셀에서 제공되는 데이터와 래치 셀에 제공되는 데이터가 충돌하는(fighting) 사태가 일어난다. 그러나, 래치 셀이 글로벌 데이터라인(GIO<i>, i=0~3) 상에 배열되어 있어서 비록 결함 셀과의 데이터 충돌이 있더라도 래치 셀 데이터의 세기가 크기 때문에(strong strength), 글로벌 데이터 라인(GIO<i>, i=0~3)에는 래치 셀 데이터가 실리게 된다.
이렇게 하나의 DQ 블락(DQ0)에서 발생되는 결함셀을 래치 셀들(20,21,22,23)로 대체하게 되면, 하나의 뱅크(B0)의 모든 DQ 블락들(DQ0,…,DQm) 내 결함 셀의 어드레스에 해당하는 메모리 셀들이 래치 셀들(20,21,22,23)로 한꺼번에 대체된다.
이와 같은 본 발명의 래치 셀은 하나의 결함 셀을 리던던시 단위의 래치 셀로 대체하기 때문에, 종래의 결함 셀을 구제하는 방법에서 리던던시 행 및/또는 열로의 대체로 인하여 생기던 리던던시 효율의 손실이 방지된다. 또한, 리던던시 메모리 셀 블락을 필요로 하지 않는다. 그러므로, 종래의 리던던시 메모리 셀 블락이 차지하던 면적을 절약하여 칩 사이즈를 줄일 수 있다.
도 7은 본 발명의 래치 셀 구조의 리던던시 회로를 갖는 반도체 메모리 장치의 다른 실시예를 나타내는 도면이다. 도 7에 도시된 실시예는 도 1의 실시예와 동작상 거의 동일하다. 다만, 도 7의 실시예는 도 1의 실시예의 워드라인 구동 신호 발생 회로(8) 및 서브 워드라인 드라이버(10)을 구비하지 않고 전체 로우 어드레스(RA[8:0])가 로우 어드레스(RA[1:0])와 로우 어드레스(RA[8:2])로 구분됨이 없이 로우 디코더(6)로 입력된다는 점에서, 그리고 래치 셀 제어부(142) 내 앤드 게이트들(G30,G31,G32,G33)의 입력신호로써 워드라인 구동 신호(PXi, i=0~3)를 필요치 않다는 점에서만 차이가 있다. 따라서, 설명의 중복을 피하고자 본 실시예의 반도체 메모리 장치의 구체적인 설명을 생략하고자 한다.
간략하게, 본 실시예의 반도체 메모리 장치는 전체 로우 어드레스(RA[8:0])를 입력으로 하는 로우 디코더(6)의 출력인 워드라인(WL) 및 칼럼 어드레스(CA[5:1])를 입력으로 하는 칼럼 디코더(12)의 출력인 칼럼 선택 신호(CSLi)에 응답하여 메모리 셀 블락(4) 내 해당 메모리 셀이 선택된다. 선택된 메모리 셀이 불량 즉, 결함 셀인 경우 리던던시 제어부(142)는 로우 어드레스(RA[8:0])와 연결되는 로우 퓨즈 박스부(50) 내 다수개의 퓨즈들이 결함 셀의 로우 어드레스에 대응하여 절단되고, 칼럼 어드레스(CA[5;1])와 연결되는 칼럼 퓨즈 박스부(60) 내 다수개의 퓨즈들이 결함 셀의 칼럼 어드레스에 대응하여 절단된다. 이 후, 칼럼 선택 인에이블 신호(CSLE), 로우 퓨즈 박스부(50)에서 제공되는 로우 리던던시 선택 신호(RRSELi, i=0~3) 및 칼럼 퓨즈 박스부(60)에서 제공되는 칼럼 리던던시 선택 신호(CRSELi,i=0~3) 각각에 응답하여 래치 선택 신호들(LCSELi, i=0~3)이 활성화되어 래치 셀들(20,21,…,34)을 글로벌 데이터 라인(GIO<i>, i=0~3)으로 연결시킨다. 그리하여, 결함 셀들을 래치 셀들(20,21,…,34)로 대체한다. 여기서도, 글로벌 데이터 라인(GIO<i>, i=0~3)으로 연결되는 4개의 래치 셀들(20,21,22,23)은 글로벌 데이터 라인(GIO<i>, i=0~3)으로 동시에 입출력되는 메모리 셀 수를 맞추기 위한 리던던시 단위가 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 발명의 리던던시 회로는 묘사의 단순화를 위하여 단지 하나의 DQ 블락(DQ0) 내 하나의 리던던시 회로만을 나타내었으나, 각각의 DQ 블락들(DQ0~DQm) 내에 다수개의 리던던시 회로를 구비할 수 있음은 물론이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 따르면, 하나의 결함 셀을 리던던시 단위의 래치 셀로 대체하기 때문에, 종래의 결함 셀을 구제하는 방법에서 리던던시 행 및/또는 열로의 대체로 인하여 생기는 리던던시 효율의 손실이 방지된다. 또한, 리던던시 메모리 셀 블락을 필요로 하지 않는다. 그리고, 종래의 리던던시 메모리 셀 블락이 차지하던 면적을 절약하여 칩 사이즈를 줄일 수 있다.

Claims (7)

  1. 결함이 발생된 노말 메모리 셀들을 대체하기 위하여 글로벌 데이터 라인에 인접하여 배열되는 다수개의 래치 셀들;
    로우 리던던시 선택신호, 컬럼 리던던시 선택신호, 래치 셀 선택 인에이블 신호 및 워드라인 구동신호에 응답하여 상기 래치 셀들을 선택하기 위한 래치 셀 선택신호들을 출력하는 래치 셀 선택신호 발생회로; 및
    상기 래치 셀 선택신호들에 응답하여 상기 래치 셀들을 상기 글로벌 데이터라인에 연결하는 스위칭 회로를 구비하는 것을 특징으로 하는 리던던시 회로.
  2. 제 3항에 있어서, 상기 래치 셀 선택신호 발생회로는,
    반도체 메모리 장치의 전원 상태를 나타내는 파워-업 신호 및 상기 결함이 발생된 노말 메모리 셀들을 지정하는 제 1군의 로우 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 로우 리던던시 선택신호를 발생하는 제 1선택신호 발생회로;
    상기 파워-업 신호 및 상기 결함이 발생된 노말 메모리 셀들을 지정하는 컬럼 어드레스에 대응되는 소정의 퓨즈의 절단에 의하여 상기 컬럼리던던시 선택신호를 발생하는 제 2선택신호 발생회로;
    상기 컬럼 어드레스를 디코딩하여 컬럼 선택신호를 활성화시키는 컬럼선택 인에이블 신호에 응답하여 상기 래치 셀 선택 인에이블 신호를 발생시키는 래치 셀 선택 인에이블 신호 발생회로; 및
    상기 로우 리던던시 선택신호, 상기 컬럼리던던시 선택신호, 상기 래치 셀 선택 인에이블 신호 및 상기 제 2군의 로우 어드레스를 디코딩하여 발생된 상기 워드라인 구동신호를 수신하여 논리조합하여 상기 래치 셀 선택신호들을 출력하는 논리 게이트들을 구비하는 것을 특징으로 하는 리던던시 회로.
  3. 결함이 발생된 노말 메모리 셀들을 대체하기 위하여 글로벌 데이터 라인에 인접하여 배열되는 다수개의 래치 셀들;
    로우 리던던시 선택신호, 컬럼 리던던시 선택신호 및 컬럼 선택 인에이블 신호에 응답하여 상기 래치 셀들을 선택하기 위한 래치 셀 선택신호들을 출력하는 래치 셀 선택신호 발생회로; 및
    상기 래치 셀 선택신호들에 응답하여 상기 래치 셀들을 상기 글로벌 데이터라인에 연결하는 스위칭 회로를 구비하는 것을 특징으로 하는 리던던시 회로.
  4. 제 5항에 있어서, 상기 래치 셀 선택신호 발생회로는,
    상기 결함이 발생된 노말 메모리 셀들을 지정하는 로우 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 로우 리던던시 선택신호를 발생하는 제 1선택신호 발생회로;
    상기 결함이 발생된 노말 메모리 셀들을 지정하는 컬럼 어드레스에 대응되는 소정의 퓨즈를 절단하여 상기 컬럼 리던던시 선택신호를 발생하는 제 2선택신호 발생회로; 및
    컬럼 선택신호를 활성화시키는 상기 컬럼선택 인에이블 신호, 상기 로우 리던던시 선택신호 및 상기 컬럼 리던던시 선택신호를 논리조합하여 상기 래치 셀 선택신호들를 출력하는 논리 게이트들을 구비하는 것을 특징으로 하는 리던던시 회로.
  5. 제 4항 또는 제 6항에 있어서, 상기 제 1선택신호 발생회로는,
    반도체 메모리 장치의 전원 상태를 나타내는 파워-업 신호에 응답하여 메인 퓨즈가 절단된 상태에서 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블회로; 및
    상기 결함이 발생된 노말 메모리 셀들에 대응되는 상기 로우 어드레스와 연결되는 퓨즈들이 상기 로우 어드레스에 대응하는 코딩 상태에서 상기 퓨즈 인에이블 신호에 응답하여 상기 로우 리던던시 선택신호를 발생하는 리던던시 코딩부를 구비하는 것을 특징으로 하는 리던던시 회로.
  6. 제 4항 또는 제 6항에 있어서, 상기 제 2선택신호 발생회로는,
    상기 파워-업 신호에 응답하여 메인 퓨즈가 절단된 상태에서 퓨즈 인에이블 신호를 발생하는 리던던시 인에이블회로; 및
    상기 결함이 발생된 노말 메모리 셀들에 대응되는 상기 컬럼 어드레스와 연결되는 퓨즈들이 상기 컬럼 어드레스에 대응하는 코딩 상태에서 상기 퓨즈 인에이블 신호에 응답하여 상기 컬럼 리던던시 선택신호를 발생하는 리던던시 코딩부를 구비하는 것을 특징으로 하는 리던던시 회로.
  7. 제 4항 또는 제 6항에 있어서, 상기 래치 셀들 각각은,
    제 1인버터의 입력단이 제 2인버터의 출력단과 접속되고, 상기 제 1인버터의 출력단이 상기 제 2인버터의 출력단과 접속되는 것을 특징으로 하는 리던던시 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107546B2 (en) 2019-06-05 2021-08-31 SK Hynix Inc. Memory device and operating method thereof

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100516735B1 (ko) * 2001-12-08 2005-09-22 주식회사 하이닉스반도체 메모리 셀 어레이 내부 배선을 이용한 로오 엑세스 정보전달 장치
US7106639B2 (en) * 2004-09-01 2006-09-12 Hewlett-Packard Development Company, L.P. Defect management enabled PIRM and method
KR101132402B1 (ko) * 2005-04-13 2012-04-03 삼성전자주식회사 더미 퓨즈 소자, 이를 구비하는 전자 장치 및 더미 퓨즈소자의 동작 방법
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8780604B2 (en) 2012-06-28 2014-07-15 International Business Machines Corporation State sensing system for eFuse memory
US9583211B1 (en) 2016-06-01 2017-02-28 International Business Machines Coproration Incorporating bit write capability with column interleave write enable and column redundancy steering
DE102020123265A1 (de) 2019-09-30 2021-04-01 Taiwan Semiconductor Manufacturing Co., Ltd. Speichervorrichtung mit globalen und lokalen Latches
US11361818B2 (en) * 2019-09-30 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with global and local latches
US11908510B2 (en) * 2022-03-03 2024-02-20 Nanya Technology Corporation Fuse device and operation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778492A (ja) * 1993-06-18 1995-03-20 Hitachi Ltd 不揮発性記憶装置
JPH07254298A (ja) * 1994-03-15 1995-10-03 Fujitsu Ltd 半導体記憶装置
JPH08263990A (ja) * 1995-03-24 1996-10-11 Hitachi Ltd 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666394B2 (ja) * 1983-12-16 1994-08-24 富士通株式会社 半導体記憶装置
KR920010347B1 (ko) * 1989-12-30 1992-11-27 삼성전자주식회사 분할된 워드라인을 가지는 메모리장치의 리던던시 구조
KR960002777B1 (ko) * 1992-07-13 1996-02-26 삼성전자주식회사 반도체 메모리 장치의 로우 리던던시 장치
KR960008788B1 (en) * 1992-12-30 1996-07-03 Hyundai Electronics Ind Row redundancy circuit
US5495445A (en) * 1994-05-31 1996-02-27 Townsend And Townsend And Crew Redundancy scheme for memory circuits
KR0140178B1 (ko) * 1994-12-29 1998-07-15 김광호 반도체 메모리장치의 결함 셀 구제회로 및 방법
JPH11317091A (ja) * 1998-04-30 1999-11-16 Nec Corp 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0778492A (ja) * 1993-06-18 1995-03-20 Hitachi Ltd 不揮発性記憶装置
JPH07254298A (ja) * 1994-03-15 1995-10-03 Fujitsu Ltd 半導体記憶装置
JPH08263990A (ja) * 1995-03-24 1996-10-11 Hitachi Ltd 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107546B2 (en) 2019-06-05 2021-08-31 SK Hynix Inc. Memory device and operating method thereof

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