JPH08263990A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高抵抗で短絡され、冗長に置き換えられてい
るデータ線対が原因とされる書き込み電位の降下による
誤書込みを防止する技術を提供する。 【構成】 データ線ＤＬ１〜ＤＬｍ及び救済用データ線
単位に設けられたＣＭＯＳスタティックラッチ回路ｓａ
からなるラッチ部ＳＡと、データ線ＤＬ１〜ＤＬｍ及び
救済用データ線に設けられたデータ線ＤＬ１〜ＤＬｍ及
び救済用データ線をディスチャージするディスチャージ
回路ＤＣとを備えた不揮発性半導体記憶装置は、データ
ラッチ動作前に全ＣＭＯＳスタティックラッチ回路ｓａ
をグランドレベルにラッチさせ、不所望なデータラッチ
による誤書込みを防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関し、詳しくは不良救済されたデータ線が原因とさ
れるチップ不良を防止する技術に関する。

【０００２】

【従来の技術】一般的な不揮発性半導体記憶装置とし
て、特開平２−２８９９９７号公報に一括消去型ＥＥＰ
ＲＯＭ（エレクトリカリ・イレーザブル・アンド・プロ
グラマブル・リード・オンリ・メモリ）について記載さ
れている。この一括消去型ＥＥＰＲＯＭは、フラッシュ
メモリとも称され電気的な消去・書込みによって情報を
書換え可能であって、ＥＰＲＯＭ（エレクトリカリ・プ
ログラマブル・リード・オンリ・メモリ）と同様に、そ
のメモリセルを１個のトランジスタで構成することがで
き、更にメモリセルの全てを一括して、またはメモリセ
ルのブロックを一括して電気的に消去する機能を持つ。
したがって、このような不揮発性半導体記憶装置は、シ
ステムに実装された状態でそれの記憶情報を書換えるこ
とができると共に、その一括消去機能により書換え時間
の短縮を図ることができる。

【０００３】

【発明が解決しようとする課題】本発明者は、フラッシ
ュメモリにおいて書き込みデータをスタティック回路に
ラッチさせデータ線に書き込み電位を供給可能にする構
成について検討した。例えば、相補型ＭＯＳ（ＣＭＯＳ
とも記す）スタティックラッチ回路は、ローレベルのデ
ータをラッチする場合に上記ＣＭＯＳスタティックラッ
チ回路に接続されるデータ線とグランドとの間に電流パ
スを形成させる。この不揮発性半導体記憶装置の書き込
み動作において、ＣＭＯＳスタティックラッチ回路の動
作電位が書き込み電位に切り換えられ、ハイレベルのデ
ータをラッチしたＣＭＯＳスタティックラッチ回路はデ
ータ線に所定の書き込み電位を供給する。ここで、デー
タ線の不所望な短絡により冗長線に置き換えられた不良
データ線に着目すると、双方のデータ線が高抵抗成分を
もって短絡されていてクロストーク等により一方のＣＭ
ＯＳスタティックラッチ回路が何らかの原因によってハ
イレベルのデータをラッチし、短絡された他方のデータ
線のＣＭＯＳスタティックラッチ回路がローレベルのデ
ータをラッチする虞がある。そうすると、一方のＣＭＯ
Ｓスタティックラッチ回路がデータ線の短絡部分を介し
て他方のＣＭＯＳスタティックラッチ回路に電流を流す
不所望な電流貫通経路が形成されてしまう。このとき、
冗長により置き換えられたデータ線のＣＭＯＳスタティ
ックラッチ回路も正規データ線側のＣＭＯＳスタティッ
クラッチ回路と同様に書き込み電源の切り換えが行われ
ると、上記電流貫通経路を介して書き込み電流が流れる
結果、選択された正規データ線に対する書き込み電位が
不足となり正常な書き込みが行なわれない。そこで、本
発明者らは、このような書き込み電位の降下による誤書
き込み動作を防止する必要性を見出した。

【０００４】本発明の目的は、書き込みデータをラッチ
するためにデータ線毎に相補型スタティックラッチ回路
が設けられた不揮発性半導体記憶装置において、冗長回
路に置き換えられた不良データ線の短絡による誤書き込
み動作を回避する技術を提供することにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、不揮発性メモリセルのデータ端
子にデータ線単位で結合され、外部から供給される情報
により生成するデータ線上の電位をラッチし、ラッチし
た電位の論理値に応じて所定の書き込み電位をデータ線
に供給する相補型スタティックラッチ回路（ＳＡ）と、
所定のデータ線に書き込み電位を供給する前に、上記各
データ線を、上記相補型スタティックラッチ回路に書き
込み電位をデータ線に向けて非供給とさせる論理値に強
制する回路（ＤＣ）とを備えて不揮発性半導体記憶装置
を構成する。

【０００８】例えば、上記書き込み電位はグランドレベ
ルに対して高電位とされるとき、上記強制する回路は、
上記データ線をグランドレベルに強制するディスチャー
ジ回路とすることができる。上記強制する回路には、上
記各データ線と電源との間に設けられ、選択的に書き込
み電位をデータ線に向けて非供給とさせる論理値に強制
するスイッチを備えることができる。また、上記強制す
る回路には、上記各相補型スタティックラッチ回路にお
ける上記各データ線に結合されるノードと相補の関係に
あるノードと、電源との間に設けられ、選択的に上記相
補の関係にあるノードを上記書き込み電位の論理値に強
制するスイッチを備えることができる。上記書き込み電
位はグランドレベルに対して高電位とされるとき、上記
相補型スタティックラッチ回路はデータ線の一端に設け
られ、各データ線には上記相補型スタティックラッチ回
路及び上記ディスチャージ回路（ＤＣ）と、上記メモリ
セルアレイとの間に位置させて、上記相補型スタティッ
クラッチ回路によるラッチ動作のときにオフ状態にさ
れ、上記相補型スタティックラッチ回路によるデータ線
への書き込み電位の供給に際してオン状態にされるデー
タ線分離用スイッチ（Ｑｔ）と、を設けることができ
る。上記データ線分離用スイッチが設けられたデータ線
には、データ線分離用スイッチを境として、上記メモリ
アレイ側のデータ線に設けられ、上記データ線分離用ス
イッチがオフ状態の際にオン状態とされる第１のスイッ
チ（Ｑｏ）と、データ線分離用スイッチを境として、上
記相補型スタティックラッチ回路側のデータ線の電位を
制御端子に受けてスイッチ制御されるプリチャージ電源
と接続された第２のスイッチ（Ｑｒ）と、が直列配置さ
れてなるプリチャージ回路を備えることができる。ま
た、上記不揮発性メモリセルには、浮遊ゲート、ワード
線に結合された制御ゲート、ソース及びドレインを有す
る１個のトランジスタで１個の記憶素子を構成し、電気
的に情報を書き換え可能なフラッシュメモリセルを用い
ることができる。

【０００９】

【作用】上記した手段によれば、本発明の不揮発性半導
体記憶装置において、上記強制する回路はデータ線上の
不所望な電位をデータラッチ前に除去し、上記相補型ス
タティックラッチ回路は外部からデータ線に供給される
情報の電位をラッチし、ラッチした論理値に応じた書き
込み電位をデータ線に供給する。例えば上記強制する回
路で全データ線の電位をグランドレベルにすることで、
データ線上の不所望な電荷を除去する。冗長回路に置き
換えられた一対の短絡データ線に相互に異なる論理値デ
ータに応ずる電荷が不所望に存在すると、当該一方のデ
ータのスタティックラッチ回路からデータ線の短絡部分
に対して当該他方のスタティックラッチ回路に至る電流
貫通経路（書き込み電位を供給する電源とグランドとの
間に電流パス）が形成され、書き込み電位が降下する虞
がある。本発明の上記強制する回路は、そのような書き
込み電流の不所望な貫通経路が形成されるのを防止する
ものである。上記強制する回路は、各データ線と電源と
の間に設けられたスイッチをオン状態にして、データ線
と電源とを接続し、データ線を書き込み電位と反対の論
理値に強制することができる。また、上記強制する回路
は、上記ノードと電源との間に設けられたスイッチをオ
ン状態にして、上記ノードを書き込み電位の論理値に強
制することができる。このとき、データ線は上記ノード
と相補関係にあるから、書き込み電位と反対の論理値に
強制される。上記データ線分離用スイッチは、書き込み
データが供給されるときにオフ状態とされ、データ線長
を短縮することによりラッチ動作におけるデータ線の負
荷を減少させる。ラッチ後、上記データ線分離用スイッ
チはオン状態とされ、ラッチされた論理値に応じた電位
をメモリセルに供給させる。上記プリチャージ回路は、
書き込み動作時において上記第１のスイッチがオン状態
にされ、かつ相補型スタティックラッチ回路が書き込み
の論理値を保持することによって第２のスイッチがオン
状態にされた場合のみ、上記データ線分離用スイッチに
よって分離されているメモリアレイ側の対応データ線に
だけ所定のプリチャージ電位を供給する。

【００１０】

【実施例】図２には本発明の一実施例に係るフラッシュ
メモリ１００のブロック図が示される。同図に示される
フラッシュメモリ１００は、特に制限されないが、公知
の半導体集積回路製造技術によって単結晶シリコンのよ
うな１個の半導体基板に形成される。また、フラッシュ
メモリ１００はカラム救済が行われており、不良データ
線は救済用データ線に代替されている。

【００１１】本実施例のフラッシュメモリ１００は、各
種制御信号を出力する制御回路ＣＮＴと、複数のフラッ
シュメモリセルから構成されるメモリマットＭ１〜Ｍｍ
と、外部端子を介して外部から供給されるローアドレス
信号ＸＡを入力とするアドレスバッファＸＡＤＢと、カ
ラムアドレス信号ＹＡを入力とするアドレスバッファＹ
ＡＤＢと、それぞれのアドレスバッファＸＡＤＢ，ＹＡ
ＤＢに対応するローアドレスデコーダＸＤＣ、カラムア
ドレスデコーダＹＤＣとが備えられる。このカラムアド
レスデコーダＹＤＣには、図示しないプログラム救済回
路が設けられており、これは不良データ線を冗長用のデ
ータ線に置き換えるためのアドレス設定を、例えば図示
しないヒューズ回路の接続状態よってプログラムするも
のである。上記ローアドレスデコーダＸＤＣにはワード
線ドライバＷＤが接続され、選択されたワード線ＷＬ１
〜ＷＬｎが駆動される。上記カラムアドレスデコーダＹ
ＤＣには、カラム選択線Ｙ１〜Ｙｍ及び図示しない救済
用カラム選択線が接続されており、供給されるカラムア
ドレス信号ＹＡに対応したカラム選択線Ｙ１〜Ｙｍ又は
救済用カラム選択線が選択される。カラム選択線Ｙ１〜
Ｙｍ及び救済用カラム選択線は、カラム選択スイッチ回
路ＣＳＷに供給されており、そこで駆動させるデータ線
ＤＬ１〜ＤＬｍ又は救済用データ線を選択する。上記デ
ータ線ＤＬ１〜ＤＬｍ及び救済用データ線にはプリチャ
ージ回路ＰＣ、ディスチャージ回路ＤＣ、ラッチ部ＳＡ
が設けられている。選択されたカラム選択線Ｙ１〜Ｙｍ
又は救済用カラム選択線により、データ線ＤＬ１〜ＤＬ
ｍ又は救済用データ線と接続される入出力線ＩＯＬは入
出力バッファＩＯＢを介して外部と接続される。

【００１２】上記メモリマットＭ１〜Ｍｍの一部の一例
構成図が図４の（Ａ）に示される。同図によれば上記メ
モリマットＭ１〜Ｍｍは、夫々ｎ本のワード線Ｗ１〜Ｗ
ｎとｍ本のデータ線Ｄ１〜Ｄｍと図示しないｉ本の救済
用のデータ線とを備え、１本のデータ線にｎ個のメモリ
セルＱ１〜Ｑｎが設けられて構成される。上記メモリセ
ルＱ１〜Ｑｎは、特に制限されないが、Ｐ型シリコン基
板若しくはＰ型ウェル領域のような基板領域ＳＵＢに形
成された２層ゲート構造の絶縁ゲート型電界効果トラン
ジスタとされ、ゲート絶縁膜の上に形成された浮遊ゲー
トＦ、この浮遊ゲートＦの上に層間絶縁膜を介して形成
された制御ゲートＧ、上記基板領域内に互いに分離して
設けられ上記ゲート絶縁膜を挟んで浮遊ゲートＦと重な
り部分を持つソースＳ及びドレインＤを備える。上記各
メモリセルＱ１〜Ｑｎは、制御ゲートＧと浮遊ゲートＦ
を有する１個の記憶トランジスタ（不揮発性記憶素子）
によって構成され、制御ゲートにワード線Ｗ１〜Ｗｎ，
ソースＳに共通に接地電圧Ｖｓｓ（ＧＮＤ），ドレイン
Ｄに共通にデータ線ＤＬｉ（ＤＬ１〜ＤＬｍ中の任意の
１データ線）が接続されている。また、接地電圧Ｖｓｓ
とソースＳとの間と、ドレインＤとデータ線ＤＬｉとの
間にはゲートＧｄ１，Ｇｄ２が設けられる。このゲート
Ｇｄ１，Ｇｄ２は消去動作時に共にオン状態とされ、メ
モリセルＱ１〜ＱｎのドレインＤとソースＳとを基板の
ウェル電位と同じ状態にする。また、Ｇｄ２は書き込み
時にオフ状態とされメモリセルＱ１〜ＱｎのソースＳを
オープン状態にする。また、データ線ＤＬｉの先端には
制御線Ｄｄで制御されるＮチャンネル型ＭＯＳＦＥＴｃ
ｄから成るディスチャージ回路が設けられ、書き込み動
作が終了しプログラムベリファイが行われる前にデータ
線ＤＬｉのディスチャージを行なうのに用いられる。

【００１３】図３には、上記メモリセルＱ１〜Ｑｎに適
用されるフラッシュメモリセルのデバイス断面構造と、
書き込み（図３の（Ａ）参照）、消去（図３の（Ｂ）参
照）、及び読出し（図２の（Ｃ）参照）動作のためのバ
イアス電圧の一例を示す。同図の（Ａ）に示すようにメ
モリセルＱ１〜Ｑｎへの書き込みは、浮遊ゲートＦとド
レインＤ間に高電界を印加しトンネル電流（Ｆｏｗｌｅ
ｒ−Ｎｏｒｄｈｅｉｍ）を流し、浮遊ゲートＦからドレ
インＤに負の電荷ｑを注入することによって行われる。
例えば、同図に示されるように、書き込みが選択された
メモリセルの制御ゲートＧの電圧Ｖｇは電圧Ｖｐｐ（例
えば、−９．５Ｖ）、ドレインＤの電圧Ｖｄは電圧Ｖｓ
ａ（例えば、４．５Ｖ）、ソースＳはオープン状態、基
板領域ＳＵＢの電圧は接地電圧Ｖｓｓとされる。書き込
み動作が起こると、負の電荷ｑが浮遊ゲートＦからドレ
インＤに注入される。このとき、同じデータ線ＤＬ１〜
ＤＬｍ又は救済用のデータ線に設けられた非選択状態の
メモリセルの電圧Ｖｇは接地電圧Ｖｓｓとされ、他のデ
ータ線ＤＬ１〜ＤＬｍ及び救済用のデータ線に設けられ
たメモリセルの電圧Ｖｇは電圧Ｖｐｐ又は接地電圧Ｖｓ
ｓとされ、当該非選択状態のメモリセルの電圧Ｖｄは接
地電圧Ｖｓｓとされており、上記電荷ｑを浮遊ゲートＦ
に注入させるポテンシャルエネルギーが生じることはな
い。また、選択状態のメモリセルＱ１〜Ｑｎと同じゲー
トＧｄ１、Ｇｄ２に挟まれた非選択状態のメモリセルＱ
１〜Ｑｎのゲートの電圧Ｖｇは、ドレインＤの電圧が電
圧Ｖｓａであるため、負の電荷ｑが浮遊ゲートＦからド
レインＤに注入されるのを防止する目的で電圧Ｖｃｃと
される。

【００１４】同図の（Ｂ）に示すようにメモリセルが保
持するデータの消去は、トンネル電流により負の電荷ｑ
を基板領域ＳＵＢから浮遊ゲートＦに注入することによ
り行う。例えば、消去が選択されたメモリセルＱ１〜Ｑ
ｎのソースＳとドレインＤは電圧Ｖｉｉ（例えば、−４
Ｖ）とされ、制御ゲートＧの電圧Ｖｇは電圧Ｖｅｅ（例
えば１２Ｖ）とされ、基板領域ＳＵＢの電圧は電圧Ｖｉ
ｉ（例えば、−４Ｖ）にされる。このように消去対とさ
れるメモリセルＱ１〜Ｑｎの制御ゲートＧには電圧Ｖｅ
ｅのような正電圧が供給される。こうすることによっ
て、浮遊ゲートＦと浮遊ゲート下全面との間に高電解が
印加されトンネル電流が流れ、基板ＳＵＢから浮遊ゲー
トＦに負の電荷ｑを注入することができる。このとき、
同じデータ線ＤＬ１〜ＤＬｍ又は救済用のデータ線に設
けられた非選択状態のメモリセルＱ１〜Ｑｎの電圧Ｖｇ
は接地電圧Ｖｓｓとされ、他のデータ線ＤＬ１〜ＤＬｍ
及び救済用のデータ線に設けられたメモリセルＱ１〜Ｑ
ｎの電圧Ｖｇは電圧Ｖｅｅ又は接地電圧Ｖｓｓとされ、
当該メモリセルの電圧Ｖｄは接地電圧Ｖｓｓとされてお
り、上記電荷ｑを基板領域ＳＵＢから浮遊ゲートＦに抽
出するポテンシャルエネルギーが生じることはない。

【００１５】同図の（Ｃ）に示すように、読出し動作が
選択されたメモリセルＱ１〜Ｑｎの制御ゲートＧの電圧
Ｖｇは電圧Ｖｆｆ（例えば３．３Ｖ）とされ、ソースＳ
の電圧Ｖｓは接地電圧Ｖｓｓとされ、ドレインＤの電圧
Ｖｄは電圧Ｖｃｃを降圧した電圧Ｖｃｄ（例えば、１
Ｖ）が印加される。浮遊ゲートＦから負の電荷ｑが取り
出された書き込み状態（しきい値電圧は相対的に低くさ
れている）の場合にはチャネル電流が流れ、また電荷ｑ
が蓄積されている消去状態（しきい値電圧は相対的に高
くされている）の場合には電流が流れない。

【００１６】上記制御回路ＣＮＴは、特に制限されない
が、外部制御信号としてチップ選択状態を指示するため
のチップイネーブル信号ＣＥ＊（記号＊が付された信号
は、ローイネーブルを示す）、読み出し動作を指示する
ためのアウトプットイネーブル信号ＯＥ＊、書き込み動
作を指示するためのプログラム信号ＰＧＭ＊、及び一括
消去動作を指示するためのイレーズイネーブル信号ＥＥ
＊が供給され、これら外部制御信号の指示に従って内部
動作モードが決定され、所定のプログラム動作が実行さ
れる。具体的には、上記チップイネーブル信号ＣＥ＊及
びアウトプットイネーブル信号ＯＥ＊が不揮発性半導体
集積回路１００に供給されると、制御回路ＣＮＴから信
号ｃｅ＊と信号ｒｅ＊とが出力され、ローアドレスデコ
ーダＸＤＣ及びワードドライバＷＤに電圧Ｖｃｃが供給
される。また、メモリセルには上記した読み出し動作の
ための電圧条件が与えられ、ワード線及びデータ線によ
って選択されるメモリセルの導通又は非導通状態に応じ
たデータがカラム選択スイッチ回路ＣＳＷを介し外部に
読み出される。上記チップイネーブル信号ＣＥ＊及びイ
ネーブル状態のプログラム信号ＰＲＧ＊が供給される
と、制御回路ＣＮＴは信号ｃｅ＊と信号ｗｒ＊とを出力
し、ローアドレスデコーダＸＤＣ及びワードドライバＷ
Ｄに高電圧Ｖｐｐを供給する状態に制御されると共に、
メモリセルのソースＳをオープン状態にする。また、メ
モリセルには上記書き込み動作のための電圧条件が与え
られ、制御信号ＳＬＰ＊（ローレベル）と制御信号ＳＬ
Ｎ（ハイレベル）とが供給され、書き込みデータに応じ
て選択されたメモリセルのドレインＤに所定の電位が供
給される。上記チップイネーブル信号ＣＥ＊及びイレー
ズイネーブル信号ＥＥ＊が供給されると、制御回路ＣＮ
Ｔから信号ｃｅ＊と信号ｅｓとが出力され、メモリセル
のソース及びドレインに電圧Ｖｉｉが供給され、ローア
ドレスデコーダＸＤＣ及びワードドライバＷＤに消去電
位である高電圧Ｖｅｅが供給され、基板領域ＳＵＢに電
圧Ｖｉｉが供給される。こうして、データ線ＤＬ１〜Ｄ
Ｌｍに関係なくワード線ＷＬ１〜ＷＬｍ単位でメモリセ
ルが一括選択され消去される。本実施例のプログラムベ
リファイ動作については、後述する通りである。

【００１７】上記ラッチ部ＳＡは、データ線ＤＬ１〜Ｄ
Ｌｍ（以下、特に言及しない場合は救済用データ線を含
む）の電位を入力とするＣＭＯＳスタティックラッチ回
路で構成され、当該ＣＭＯＳスタティックラッチ回路は
データ線ＤＬ１〜ＤＬｍ毎に接続されている。上記ＣＭ
ＯＳスタティックラッチ回路は、データ線ＤＬ１〜ＤＬ
ｍ上の電位により、データ線ＤＬ１〜ＤＬｍの電位を増
幅するセンスアンプとして機能され、データラッチ動作
を行う。このＣＭＯＳスタティックラッチ回路には、接
続されるデータ線ＤＬ１〜ＤＬｍが救済、非救済に関係
なく、書き込み動作時には書き込み電位Ｖｓａを動作電
源にしている。

【００１８】図４の（Ｂ）には、上記ＣＭＯＳスタティ
ックラッチ回路ｓａの一例回路図が示される。同図によ
れば、ＣＭＯＳスタティックラッチ回路ｓａはＰチャン
ネル型ＭＯＳＦＥＴＱｐとＮチャンネル型ＭＯＳＦＥＴ
ＱｎからなるインバータＩＮＶ１とＩＮＶ２とで構成さ
れる。上記インバータＩＮＶ１は、Ｐチャンネル型ＭＯ
ＳＦＥＴＱｐのドレインとＮチャンネル型ＭＯＳＦＥＴ
Ｑｎのドレインが接続され、Ｐチャンネル型ＭＯＳＦＥ
ＴＱｐのソースには書き込み電位Ｖｓａが接続され、Ｎ
チャンネル型ＭＯＳＦＥＴＱｎのソースにはグランドＶ
ｓｓが接続されている。上記書き込み電位Ｖｓａは、書
き込み動作時にイネーブル状態とされる制御信号ＳＬＰ
＊とＳＬＮに基づいて供給制御される。インバータＩＮ
Ｖ１の出力及びインバータＩＮＶ２の入力にはデータ線
ＤＬ１〜ＤＬｍに接続され、インバータＩＮＶ２１の入
力及びインバータＩＮＶ２に接続される。なお、プログ
ラムベリファイ動作で用いられる基準電位供給線ＲＶ
が、データ線ＤＬｉが結合されるＣＭＯＳスタティック
ラッチ回路ｓａの反対側に設けられており、プログラム
ベリファイ動作、イレースベリファイ動作及び読み出し
動作以外のときはオープンにされている。上記基準電位
供給線ＲＶの電位供給元は図示されないが、例えば１／
２Ｖｃｃを供給するトランジスタが接続されており、プ
ログラムベリファイ動作、イレースベリファイ動作及び
読み出し動作時にオン状態とされる。

【００１９】図１には、本発明の特徴部位である上記ラ
ッチ部ＳＡ，ディスチャージ回路ＤＣ，カラム選択回路
ＣＳＷ、書換及びプリチャージ回路ＰＣ及び読出し用プ
リチャージ回路ＲＣで構成されるセンス部ＳＳの一例回
路図が示される。同図によれば、上記センス部ＳＳは、
上記構成と、ラッチ部ＳＡに書き込み電位Ｖｓａ及びデ
ータラッチ用の電圧Ｖｃｃを供給可能にするＰチャンネ
ル型ＭＯＳＦＥＴからなるスイッチＱｖ、Ｎチャンネル
型ＭＯＳＦＥＴＱｓと、データ線ＤＬ１〜ＤＬｍをトラ
ンスファゲートＱｔを境とするメモリセル寄りのデータ
線（以下、上記と同様にデータ線ＤＬ１〜ＤＬｍと記載
する。）とトランスファゲートＱｔを境とするラッチ部
ＳＡ寄りのデータ線（以下、センス線ＳＬ１〜ＳＬｍと
記載する。）との接続制御を行うトランスファゲートＱ
ｔ（データ線分離用スイッチ）と、アドレスデコーダＹ
ＤＣのカラム選択線Ｙ１〜Ｙｍにより入出力線ＩＯＬと
センス線ＳＬ１〜ＳＬｍとを接続するカラム選択回路Ｃ
ＳＷとを含んでいる。

【００２０】上記読出し用プリチャージ回路ＲＣは、デ
ータ線ＤＬ１〜ＤＬｍ毎に設けられた電圧Ｖｃｃと結合
したＭＯＳスイッチで構成され、読出し時にリード電位
供給線ＲＴに電圧Ｖｃｄ＋Ｖｃｈ（しきい値）を供給
し、実際メモリセルＱ１〜ＱｎのドレインＤに上記Ｖｃ
ｄを供給するように制御される。

【００２１】上記トランスファゲートＱｔは、ドレイン
Ｄにセンス線ＳＬ１〜ＳＬｍ、ソースＳにデータ線ＤＬ
１〜ＤＬｍが接続されたＮチャンネル型ＭＯＳＦＥＴか
ら成り、センス線ＳＬ１〜ＳＬｍとデータ線ＤＬ１〜Ｄ
Ｌｍとの接続は制御線ＴＲで行う。この制御線ＴＲはデ
ィスチャージの際、又はデータ線ＤＬ１〜ＤＬｍのプリ
チャージ後等にハイレベルにされトランスファゲートＱ
ｔをオン状態とするように制御される。

【００２２】上記書換及びプリチャージ回路ＰＣは、デ
ータ線ＤＬ１〜ＤＬｍ毎に設けられたＮチャンネル型Ｍ
ＯＳＦＥＴＱｏと、センス線ＳＬ１〜ＳＬｍの電位をゲ
ートに供給するＮチャンネル型ＭＯＳＦＥＴＱｒ（第２
のスイッチ）から成り、ＭＯＳＦＥＴＱｏのソースはデ
ータ線ＤＬ１〜ＤＬｍと結合され、ＭＯＳＦＥＴＱｒの
ドレインには電圧Ｖｃｃが結合され、ＱｏとＱｒは直列
に接続されている。また、ＭＯＳＦＥＴＱｏのゲートに
はプリチャージ線ＣＬが接続されており、センス線ＳＬ
１〜ＳＬｍがハイレベルでプリチャージ線ＣＬがハイレ
ベルのときに電圧Ｖｃｃがデータ線ＤＬ１〜ＤＬｍに供
給可能にされる。書換及びプリチャージ回路ＰＣには、
上記トランスファゲートＱｔの回路が含まれている。

【００２３】上記ディスチャージ回路ＤＣは、センス線
ＳＬ１〜ＳＬｍ毎に設けられたＮチャンネル型ＭＯＳＦ
ＥＴＱｄから成り、ＭＯＳＦＥＴＱｄのドレインにはセ
ンス線ＳＬ１〜ＳＬｍが結合され、ＭＯＳＦＥＴＱｄの
ソースは接地電圧Ｖｓｓと結合され、ＭＯＳＦＥＴＱｄ
のゲートにはディスチャージ線ＤＤが結合されており、
センス線ＳＬ１〜ＳＬｍ上の電荷を消去するとき、ＭＯ
ＳＦＥＴＱｄはオン状態となるようにディスチャージ線
ＤＤにより制御される。例えばディスチャージ線ＤＤ
は、書き込みデータが供給される前、又はプログラムベ
リファイ時にハイレベルにされ、ディスチャージ回路Ｄ
Ｃをオン状態にする。

【００２４】上記カラム選択回路ＣＳＷは、入出力線Ｉ
ＯＬとセンス線ＳＬ１〜ＳＬｍを接続する回路であり、
センス線ＳＬ１〜ＳＬｍ毎に設けられたＮチャンネル型
ＭＯＳＦＥＴＱｙ１〜Ｑｙｍから成る。また、ＭＯＳＦ
ＥＴＱｙ１〜ＱｙｍのゲートにはアドレスデコーダＹＤ
Ｃから出力されるカラム選択線Ｙ１〜Ｙｍが接続され、
選択されたカラム選択線Ｙ１〜Ｙｍがハイレベルのとき
対応するＭＯＳＦＥＴＱｙ１〜Ｑｙｍはオン状態とさ
れ、データの入出力が可能とされる。

【００２５】上記の如く、本発明の不揮発性半導体記憶
装置は、構成的に書き込みデータをＣＭＯＳスタティッ
クラッチ回路ｓａにラッチさせる前にセンス線ＳＬ１〜
ＳＬｍをグランドレベルにするディスチャージ回路ＤＣ
を設けている点に特徴を有するものである。このディス
チャージ回路ＤＣは、ＣＭＯＳスタティックラッチ回路
ｓａに不所望なデータがラッチされないように、すなわ
ち高抵抗で短絡されたデータ線ＤＬ１〜ＤＬｍ又はセン
ス線の電荷を除去するために設けられている。以下に、
上記ディスチャージ回路ＤＣの作用について詳しく説明
する。

【００２６】図６の（Ａ）には、本発明で冗長線に置き
換えられる短絡されたデータ線対ＤＬ１、ＤＬ２の一例
が示される。上記データ線対ＤＬ１、ＤＬ２は高抵抗ｒ
にて短絡されている。このデータ線対ＤＬ１、ＤＬ２
に、例えばデータ線ＤＬ１にＣＭＯＳスタティックラッ
チ回路にハイレベルをラッチさせるような高い電位が存
在し、データ線ＤＬ２にＣＭＯＳスタティックラッチ回
路にローレベルをラッチさせるような電位が存在する場
合、書き込み動作が始まるとデータ線ＤＬ１に結合する
ＣＭＯＳスタティックラッチ回路はハイレベルをラッチ
し、データ線ＤＬ２に結合するＣＭＯＳスタティックラ
ッチ回路はローレベルをラッする。よって、書き込み動
作時にデータ線ＤＬ１には書き込み電位Ｖｓａが供給さ
れ、データ線ＤＬ２はグランドとの電流パスが形成され
る。短絡が高抵抗ｒによって為されるため、データ線対
の電位差は保たれ続け（データ線ＤＬ１にハイレベル、
データ線ＤＬ２にローレベル）、データ線ＤＬ１に供給
される書き込み電位Ｖｓａは高抵抗ｒを介してデータ線
ＤＬ２へ供給され続ける。このような状態が生じると、
書き込み電位Ｖｓａは降下し、所定の書き込み電位Ｖｓ
ａが選択されたメモリセルへ供給されず誤書き込みの原
因とされる。

【００２７】図５には、上記図６で説明した書き込み電
位Ｖｓａの降下防止を行う本発明の書き込み動作時のタ
イムチャートが示される。書き込み非動作前においてデ
ィスチャージ回路ＤＣ，書換及びプリチャージ回路Ｐ
Ｃ，カラム選択回路ＣＳＷ及びトランスファゲートＱｔ
がオフ状態とされる。また、書き込み動作にて選択され
るデータ線は不良救済が行われていない正規のデータ線
ＤＬ３であり、例えばデータ線ＤＬ１とデータ線ＤＬ２
とは図６の如く短絡しており冗長線に置き換えられてい
るものとする。なお、本タイムチャートには書き込み動
作を説明するためにセンス線ＳＬ１、ＳＬ２、ＳＬ３と
データ線ＤＬ３のタイムチャートを具体例として用いて
いる。また、図５の説明に続けて図７を用いプログラム
ベリファイについても続けて説明する。

【００２８】書き込み指示がフラッシュメモリ１００に
指示されると、時刻Ｔ１にて制御線ＳＬＰがローレベル
に、制御線ＳＬＮがハイレベルにされＣＭＯＳスタティ
ックラッチ回路ｓａにデータラッチ用の電圧Ｖｃｃが供
給される。このとき高抵抗を介して短絡されているデー
タ線ＤＬ１、ＤＬ２に対応されるセンス線ＳＬ１にはセ
ンス線ＳＬ１に結合するＣＭＯＳスタティックラッチ回
路ｓａをハイレベルにラッチ可能な電位が存在し、セン
ス線ＳＬ２にはＣＭＯＳスタティックラッチ回路ｓａを
ローレベルにラッチ可能な電位が存在しているとする。
このような状態はクロストーク等によって生じる。よっ
て、時刻Ｔ１にてＣＭＯＳスタティックラッチ回路ｓａ
がオン状態とされると、センス線ＳＬ１には電圧Ｖｃｃ
が供給され、センス線ＳＬ２の電位はグランドレベルと
される。仮に、この状態の後時刻Ｔ７で示されるように
制御線ＴＲにてトランスファゲートＱｔがオン状態にさ
れると、センス線ＳＬ１、データ線ＤＬ１、抵抗ｒ（図
６の高抵抗）、データ線ＤＬ２、センス線ＳＬ２を経由
する経路を介してセンス線ＳＬ１側のＣＭＯＳスタティ
ックラッチ回路ｓａからセンス線ＳＬ２側のＣＭＯＳス
タティックラッチ回路ｓａに貫通電流が流れることにな
る。この点につき、本実施例では、時刻Ｔ２からＴ３の
間、ディスチャージ線ＤＤがハイレベルにされ上記ディ
スチャージ回路ＤＣをオン状態とし、センス線ＳＬ１〜
ＳＬｍ上の電荷を除去し、電位をグランドレベルにす
る。よって、センス線ＳＬ１に存在した電位は除去さ
れ、全ＣＭＯＳスタティックラッチ回路ｓａはグランド
レベルにラッチされる。したがって、冗長に置き換えら
れる不良のデータ線ＤＬ１、ＤＬ２が高抵抗を介して短
絡されていても、上述の貫通電流は一切流れない。尚、
上記不良データ線ＤＬ１、ＤＬ２には、書き込みデータ
が供給されることは一切なく、ＣＭＯＳスタティックラ
ッチ回路ｓａが動作状態にされている限り、相互に論理
値の異なるデータを保持することはない。

【００２９】上記時刻Ｔ２からＴ３のディスチャージ後
は、時刻Ｔ４からＴ５の間に、所望とする書き込みデー
タ（例えば高電位）がカラム選択線Ｙ３からセンス線Ｓ
Ｌ３に供給されると、センス線ＳＬ３に結合するＣＭＯ
Ｓスタティックラッチ回路ｓａのみがハイレベルをラッ
チし、センス線ＳＬ３に電圧Ｖｃｃが供給される。ＣＭ
ＯＳスタティックラッチ回路ｓａのデータラッチに必要
な時刻を経た時刻Ｔ６に、プリチャージ線ＣＬがハイレ
ベルにされ書換及びプリチャージ回路がオン状態とさ
れ、センス線ＳＬ１〜ＳＬｍの電位に応じてセンス線Ｓ
Ｌ１〜ＳＬｍとトランスファゲートＱｔによって非接続
状態とされているデータ線ＤＬ１〜ＤＬｍに電圧Ｖｃｃ
が供給される。ここでは、センス線ＳＬ３のみがハイレ
ベルにラッチされていることから、センス線ＳＬ３に対
応されるデータ線ＤＬ３のみが電圧Ｖｃｃでプリチャー
ジされる。時刻Ｔ７にて、制御線ＴＲがハイレベルにさ
れトランスファゲートＱｔがオン状態とされセンス線Ｓ
Ｌ１〜ＳＬｍとデータ線とが接続される。接続によっ
て、センス線ＳＬ３に供給される電圧Ｖｃｃがデータ線
ＤＬ３にも供給される。上記プリチャージ動作は、書き
込みデータが供給されるセンス線ＳＬ３とそれに接続さ
れるデータ線ＤＬ３の電位を速やかに所定の電位にさせ
るのに有効である。接続が終えると時刻Ｔ８にて、ＣＭ
ＯＳスタティックラッチ回路ｓａに供給される電圧はＶ
ｃｃから書き込み電位であるＶｓａにスイッチ切り替え
される。所定の書き込み時刻を経ると、時刻Ｔ９にて、
トランスファゲートＱｔがオフ状態とされセンス線ＳＬ
１〜ＳＬｍとデータ線ＤＬ１〜ＤＬｍとは切り離され
る。そして、時刻Ｔ１０からＴ１１の間、制御線Ｄｄが
ハイレベルにされデータ線ＤＬ１〜ＤＬｍのメモリセル
側の先端に設けられたＭＯＳＦＥＴｃｄがオン状態とさ
れ、データ線ＤＬ１〜ＤＬｍの電荷を除去する。

【００３０】このように、書き込みデータが供給される
前に、センス線ＳＬ１〜ＳＬｍの電荷を除去しておけ
ば、高抵抗ｒで短絡されたデータ線ＤＬ１、ＤＬ２が存
在しようとも書き込み電位Ｖｓａが降下される虞は皆無
となり、正確に書き込み動作を行うことができる。冗長
によって置き換えられた不良のセンス線が高抵抗を以て
短絡されている場合も同様である。

【００３１】図７には、上記図６での書き込み動作後の
プログラムベリファイのタイムチャートが示される。書
き込み動作を終えると、時刻Ｔ１２からＴ１３に間、書
換及びプリチャージ回路ＰＣがオン状態とされ、センス
線ＳＬ１〜ＳＬｍの電位（ＣＭＯＳスタティックラッチ
回路ｓａが保持する電位）に応じて対応するデータ線Ｄ
Ｌ１〜ＤＬｍに電圧Ｖｃｃを供給する。本プログラムベ
リファイでは、センス線ＳＬ３の電位のみがハイレベル
に保たれていることから、対応するデータ線ＤＬ３に電
圧Ｖｃｃが供給される。同時にＣＭＯＳスタティックラ
ッチ回路ｓａに結合する基準電位供給線ＲＶに所定の電
位が供給される。次いで、時刻Ｔ１４にてスイッチＱｓ
及びスイッチＱｖがオフ状態され、ＣＭＯＳスタティッ
ク回路ｓａはオフ状態とされる。ＣＭＯＳスタティック
回路ｓａがオフ状態とされるとき、ディスチャージ回路
ＤＣがオン状態とされ、センス線ＳＬ１〜ＳＬｍの電荷
が除去される。時刻Ｔ１５にて、ディスチャージ動作を
終えると共にトランスファゲートＱｔがオン状態とされ
る。データが正常に書き込まれている場合は、データ線
ＤＬ３の電荷はメモリセルのソースに接続されるグラン
ドに供給されることから、センス線ＳＬ３の電位は上記
プリチャージしたにも係わらずグランドレベルとされて
いる。データが正常に書き込まれている場合、時刻Ｔ１
６にてＣＭＯＳスタティックラッチ回路ｓａに電圧Ｖｃ
ｃを供給してオン状態とすることにより、センス線ＳＬ
３に結合するＣＭＯＳスタティックラッチ回路ｓａはロ
ーレベルをラッチする。反対に基準電位供給線ＲＶの電
位はＶｃｃとされ、基準電位供給線ＲＶの電位から書き
込みが正常に行われたことが判断される。

【００３２】図６の（Ｂ）には、上記各ＣＭＯＳスタテ
ィックラッチ回路ｓａに接続される基準電位供給線ＲＶ
にＶｃｃ供給用のトランジスタが設けられた場合の一例
回路図が示される。同図の（Ｂ）には、図示しないが上
記１／２Ｖｃｃ供給用のトランジスタも設けられてい
る。上記実施例では、基準電位供給線ＲＶにはプログラ
ムベリファイ動作、イレースベリファイ動作及び読み出
し動作時に１／２Ｖｃｃを供給するトランジスタが接続
されている場合について説明した。この基準電位供給線
ＲＶは、書き込み動作時はオープン状態に保たれてい
た。ここでは、上記フラッシュメモリ１００を構成する
基準電位供給線ＲＶに、１／２Ｖｃｃを供給するトラン
ジスタと書き込み動作時にＶｃｃを供給するトランジス
タが設けられている場合について説明する。このＶｃｃ
を供給するトランジスタは、オン状態にされることによ
って、基準電位供給線ＲＶにＶｃｃを供給することで、
データ線ＤＬ１〜ＤＬｍをローレベルに強制する作用を
有する。基準電位供給線ＲＶに１／２Ｖｃｃが供給され
る場合は、上記フラッシュメモリ１００と同様である。
Ｖｃｃを供給するトランジスタは、上記ディスチャージ
回路ＤＣと同時にオン状態とされる。Ｖｃｃを供給する
トランジスタは、例えばＮチャンネル型ＭＯＳトランジ
スタＱｃからなり、ディスチャージ回路ＤＣを制御する
ディスチャージ線ＤＤがゲートと結合される。よって、
ディスチャージ線ＤＤがハイレベルとされたときトラン
ジスタＱｃはオン状態とされ、基準電位供給線ＲＶにＶ
ｃｃを供給することで、ディスチャージ回路ＤＣと共に
データ線ＤＬ１〜ＤＬｍのディスチャージ動作を行う。
上記ディスチャージ回路ＤＣの動作と基準電位供給線Ｒ
Ｖのハイレベル化の相乗作用によって、データ線ＤＬ１
〜ＤＬｍのディスチャージ動作を高速化させることがで
きる。また、フラッシュメモリ１００において、ディス
チャージ回路ＤＣの代わりに上記Ｖｃｃを基準電位供給
線ＲＶへ供給するトランジスタＱｃを設ければ、上記デ
ータ線ＤＬ１〜ＤＬｍのディスチャージ動作を実現する
ことができる。この場合は、上記トランジスタＱｃは、
ＣＭＯＳスタティックラッチ回路ｓａのＰチャンネル型
トランジスタＭＯＳＦＥＴＱｐよりもドライバビリティ
の大きいものが望ましい。この場合のディスチャージ動
作は、ディスチャージ線ＤＤがハイレベルときトランジ
スタＱｃはオン状態とされ、基準電位供給線ＲＶにＶｃ
ｃが供給される。ＣＭＯＳスタティックラッチ回路ｓａ
はＶｃｃが供給された基準電位供給線ＲＶをハイレベル
にラッチすることで、データ線ＤＬ１〜ＤＬｍをローレ
ベルにラッチさせることができる。

【００３３】上記実施例から得られる作用効果は次の通
りである。 （１）データラッチ動作前に、センス線ＳＬ１〜ＳＬｍ
の不所望な電荷をディスチャージ回路ＤＣにより放電す
る。この作用により、高抵抗で短絡され、冗長に置き換
えられているデータ線対ＤＬ１、ＤＬ２と結合するＣＭ
ＯＳスタティックラッチ回路ｓａが不所望にデータラッ
チされるのを防止できる。冗長に置き換えられたデータ
線ＤＬ１にＣＭＯＳスタティック回路ｓａをハイレベル
にラッチするような電荷が存在したとしても、データラ
ッチ動作前に当該電荷は除去される。よって、上記冗長
に置き換えられたデータ線ＤＬ１〜ＤＬｍに書き込み電
位Ｖｓａが供給されることはなくなり、書き込み電位Ｖ
ｓａは所望とするセンス線にのみ供給される。すなわ
ち、書き込み電位Ｖｓａの降下による誤書き込みを防止
することができる。 （２）データ線ＤＬ１〜ＤＬｍをトランスファゲートＱ
ｔを介してスタティックラッチ回路側のセンス線ＳＬ１
〜ＳＬｍとメモリセル側ＤＬ１〜ＤＬｍに接続制御する
ことは、データラッチ動作においてデータ線ＤＬ１〜Ｄ
Ｌｍ上の負荷の影響を考慮する必要がない。すなわち、
データラッチ精度を高めることができる。 （３）入力データによりラッチ部ＳＡがラッチ電位に基
づいて書換及びプリチャージ回路ＰＣをオン・オフ状態
に制御し、データ線ＤＬ１〜ＤＬｍのプリチャージ動作
を補助する書換及びプリチャージ回路ＰＣは、データ線
ＤＬ１〜ＤＬｍをラッチ状態に応じて予めチャージでき
るから、書き込みデータの確定時を短縮化させる。この
ことは、書き込み動作の高速化を実現する。また、プリ
チャージ動作の対象となるデータ線ＤＬ１〜ＤＬｍを限
定することから低消費電力に寄与する。 （４）基準電位供給線ＲＶにデータ線ＤＬ１〜ＤＬｍを
ローレベルに強制するトランジスタＱｃは、ディスチャ
ージ動作をディスチャージ回路ＤＣと共に効果的に行う
ことができる。また、上記ディスチャージ回路ＤＣの代
わりに上記トランジスタＱｃによりデータ線ＤＬ１〜Ｄ
Ｌｍのディスチャージ動作を実行することができる。

【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３５】例えば、上記実施例のフラッシュメモリの
書き込みは浮遊ゲートＦの負の電荷ｑをドレインへ供給
するものであるが、電荷ｑはドレインＤより抽出して浮
遊ゲートＦへ供給するものであってもよい。

【００３６】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、本発明
はそれに限定されるものではなく、ＥＰＲＯＭやＥＥＰ
ＲＯＭなどのように電流引抜き経路が形成されたか否か
に応じてデータの論理値を判定する条件の不揮発性記憶
装置に広く適用することができる。さらに本発明はマイ
クロコンピュータなどの論理ＬＳＩのオンチップメモリ
としても適用できる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、データ線毎にデータラッチを行
う相補性スタティックラッチ回路が設けられている不揮
発性半導体記憶装置に、書き込みデータのラッチ動作前
に全相補性スタティックラッチ回路をグランドレベルに
ラッチさせる強制する回路を設ければ、高抵抗で短絡さ
れ、冗長に置き換えられているデータ線対に不所望な電
荷が存在していてもデータラッチ動作前に全データ線は
グランドレベルにされる。よって、上記不所望な電荷に
よって相補性スタティックラッチ回路がデータラッチさ
れることはなく、書き込みデータが供給される所望のデ
ータ線に結合する相補性スタティックラッチ回路のみが
データラッチ可能になる。よって、上記短絡されたデー
タ線上の電荷に係わり無く、書き込み動作を正常に行う
ことができる。

【図面の簡単な説明】

【図１】本実施例のセンス部の一例回路図である。

【図２】本発明の不揮発性半導体集積回路の一例ブロッ
ク図である。

【図３】本実施例のフラッシュメモリの断面図である。

【図４】本実施例のメモリマットとＣＭＯＳスタティッ
クラッチ回路の一例回路図である。

【図５】本実施例の書き込み動作のタイミングチャート
である。

【図６】データ線短絡による書き込み電位の降下原因を
示した回路図及びＶｃｃ供給回路図である。

【図７】本実施例のプログラムベリファイ動作のタイミ
ングチャートである。

【符号の説明】

ＳＳ センス部 ＰＶ 電源スイッチ ＤＣ ディスチャージ回路 ＣＳＷ カラム選択回路 ＰＣ 書換及びプリチャージ回路 ＲＣ リード電位供給回路 Ｖｓａ 書き込み電位 ｓａ スタティックラッチ回路 ＩＯＬ 入出力線 Ｑｙ１ 選択素子 Ｑｔ トランスファゲート ＤＬ１〜ＤＬｍ データ線 Ｙ１〜Ｙｍ カラム選択線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電気的に書き込み可能な不揮発性メモリ
   セルがマトリックス配置されてなる冗長及び正規のメモ
   リセルアレイを備えた不揮発性半導体記憶装置におい
   て、 上記不揮発性メモリセルのデータ端子にデータ線単位で
   結合され、データ線上の電位をラッチし、ラッチした電
   位の論理値に応じて所定の書き込み電位をデータ線に供
   給する相補型スタティックラッチ回路と、 所定のデータ線に書き込み電位を供給する前に、上記各
   データ線を、上記相補型スタティックラッチ回路に書き
   込み電位をデータ線に向けて非供給とさせる論理値に強
   制する回路と、を備えて成ることを特徴とする不揮発性
   半導体記憶装置。
2. 【請求項２】 上記強制する回路は、上記各データ線と
   電源との間に設けられ、選択的に書き込み電位をデータ
   線に向けて非供給とさせる論理値に強制するスイッチを
   備えて成ることを特徴とする請求項１記載の不揮発性半
   導体記憶装置。
3. 【請求項３】 上記強制する回路は、上記各相補型スタ
   ティックラッチ回路における上記各データ線に結合され
   るノードと相補の関係にあるノードと、電源との間に設
   けられ、選択的に上記相補の関係にあるノードを上記書
   き込み電位の論理値に強制するスイッチを備えて成るこ
   とを特徴とする請求項１記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 上記書き込み電位はグランドレベルに対
   して高電位とされ、上記強制する回路は、上記データ線
   をグランドレベルに強制するディスチャージ回路である
   ことを特徴とする請求項１乃至３の何れか１項に記載の
   不揮発性半導体記憶装置。
5. 【請求項５】 上記相補型スタティックラッチ回路はデ
   ータ線の一端に設けられ、各データ線には上記相補型ス
   タティックラッチ回路及び上記ディスチャージ回路と、
   上記メモリセルアレイとの間に位置させて、上記相補型
   スタティックラッチ回路によるラッチ動作のときにオフ
   状態にされ、上記相補型スタティックラッチ回路による
   データ線への書き込み電位の供給に際してオン状態にさ
   れるデータ線分離用スイッチとを備えて成ることを特徴
   とする請求項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 上記データ線分離用スイッチを境とし
   て、上記メモリアレイ側のデータ線に設けられ、上記デ
   ータ線分離用スイッチがオフ状態の際にオン状態とされ
   る第１のスイッチと、上記データ線分離用スイッチを境
   として、上記相補型スタティックラッチ回路側のデータ
   線の電位を制御端子に受けてスイッチ制御されるプリチ
   ャージ電源と接続された第２のスイッチと、が直列配置
   されてなるプリチャージ回路を備えて成ることを特徴と
   する請求項５記載の不揮発性半導体記憶装置。
7. 【請求項７】 上記不揮発性メモリセルは、浮遊ゲー
   ト、ワード線に結合された制御ゲート、ソース及びドレ
   インを有する１個のトランジスタで１個の記憶素子を構
   成し、電気的に情報を書き換え可能なフラッシュメモリ
   セルであることを特徴とする請求項１乃至６の何れか１
   項に記載の不揮発性半導体記憶装置。