JP4652319B2 - プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 - Google Patents

プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 Download PDF

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Description

本発明は、ノア型半導体メモリ装置に関するものであり、より詳しくは、プログラム消去検証機能を有する非揮発性メモリに関するものである。
電気的にプログラム及び消去読出動作ができる非揮発性メモリ装置のうち、フラッシュメモリ装置は、データ処理において、遂行速度が速い。フラッシュメモリ装置の高速動作の長所は、携帯用コンピューター装置、セルラーフォン、又はディジタルスティルカメラに非常に適合である。一般的にフラッシュメモリは、2つに分類され、メモリセルがビットラインに直列に連結されるナンド型(NANDtype)とメモリセルがビットラインに並列に連結されるノア型(NOR type)がある。よく知られたように、ノアタイプのフラッシュメモリは、データ処理速度が要であり、ノアタイプがナンド型より高周波メモリシステムでもっと有利である。
図1は、マルチビット貯蔵のため、使用されるフラッシュメモリセルの断面図である。
P+半導体基板2にN+不純物で形成されたソース3及びドレーン4が基板2に定義されるチャンネル領域を介して互いに外れている。フローティングゲート6が100オングストローム以下の薄い絶縁膜7を介してチャンネル領域上に形成され、O−N−O(Oxide-Nitride-Oxide)のような薄い絶縁膜9を介してフローティングゲート6とコントロールゲート8が分離される。ソース3、ドレーン4、コントロールゲート8、そして半導体基板2は、プログラム、消去、読出動作のための電源電圧Vs(ソース電圧)、Vd(ドレーン電圧)、Vg(ゲート電圧)、Vb(バルク電圧)に、各々連結される。
一般的なプログラムにおいて、選択されたメモリセルは、チャンネル領域とフローティングゲート6の間のホット電子注入(hot electron injection)によってプログラムされ、ホット電子注入は、ソース3及び基板2が接地され、高電圧がコントロールゲート8に印加され、ホットエレクトロンを発生させるため、ドレーン4に5−6Vの電圧を印加することによって行われる。プログラムされた後、選択されたメモリセルのスレショルド電圧は、電子の蓄積によって増加される。プログラムされたセルのデータを読出するため、ドレーン4に約1Vの電圧を印加し、コントロールゲート8に約4.5Vの電源電圧を印加し、ソース3を接地電圧に維持させる。スレショルド電圧が増加されたプログラムされたメモリセルは、読出動作の間、ゲート電圧の上昇を防ぐ役割を果たし、プログラムされたセルは、6−7Vのスレショルド電圧を有するオフ−セルに見なす。
メモリセルの消去は、F−Nトンネリング(Fowler-Nordheim)によって行われ、F−Nトンネリングは、コントロールゲート8に約−10Vの負の電圧を印加し、バルクとコントロールゲート8との間にトンエリングを発生させるため基板9又バルク)に約5Vの正の高電圧を印加する。このとき、ドレーンは、高インピーダンス状態(フローテイング状態である。電圧バイアス電圧条件によってコントロールゲート8とバルク領域との間に強い電界が形成され、そのため、電子がソースに放出される。一般的に、F−Nトンネリングは、100オングストローム以下の薄い絶縁膜によって隔離されるフローティングゲートとバルク領域との間に6−7MV/cmの電界が形成されるとき、発生される。消去されたセルは、前よりスレショルド電圧がもっと低めて1−3Vのスレショルド電圧を有するオン−セルに感知される。
一般的なフラッシュメモリのメモリセル構造において、バルク領域(又は基板)は、メモリセル活性領域の結合であり、同一バルク領域内に形成されたメモリセルは同時に消去される。そのため、消去単位(例えば、64K、以下セクタと称する)は、バルク領域の分離数によって決定される。表1は、プログラム消去及び読出時使用される電圧レベルである。
Figure 0004652319
表1のようなバイアス条件によってプログラム及び消去動作が行われると、上の動作の結果を検査する必要がある。図2を参照すると、プログラムされたメモリセルのスレショルド電圧は、約6−7Vに位置し、消去されたセルのスレショルド電圧は、1−3Vに位置するように調節される。消去動作において、第1段階で、消去されたセルのうち、1つが最大3Vのスレショルド電圧を超過しないようにし(アンダ消去されたメモリセルのための再消去)、第2段階には1V以下の過消去されたスレショルド電圧を1V以上にシフトさせる(過消去されたメモリセルの消去復旧と称する)。反面6V以下のアンダプログラムされたスレショルド電圧は、6V以上にシフトされる(アンダプログラムされたメモリセルの再プログラムと称する)。
消去、又はプログラム動作後、選択されたメモリセルの状態(オン−セル、又はオフ−セル)を検証する検証回路による検証が必要である。消去及びプログラム復旧動作は、消去検証及びプログラム検証のため、各々の検証回路によって行われる。プログラム及び消去検証のための回路が各々分離されることによって、レイアウト面積が増加される。
従って、本発明の目的は、上述の諸般問題点を解決するため提案されたことで、プログラム及び消去検証動作を行う単一回路を有する非揮発性半導体メモリ装置を提供することである。
複数のメモリセルを有し、メモリセルは、プログラム及び消去ができる非揮発性半導体メモリ装置において、マトリックスに配列されるメモリセルを有するメモリセルアレーと、メモリセルの状態を感知するための感知増幅器と、感知増幅器の出力を受け、感知増幅器の出力に応じて出力を発生するための入力/出力バッファと、入力/出力バッファの出力に応じて出力を発生するための検証回路と、プログラム及び消去動作後、検証動作と関連された信号を受け、入力/出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックを含み、プログラム及び消去されたセルの検証動作は、感知増幅器、入力/出力バッファ、そして検証回路で共通に行われる。
この望ましい実施形態において、入力/出力バッファは、感知増幅器の出力に応じるラッチ回路を含む。
この望ましい実施形態において、検証回路は、入力/出力バッファの出力に応じるラッチ回路を含む。
本発明によると、半導体メモリ装置のプログラム及び消去の検証のための回路を1つに具現できる。
以上のような本発明によると、プログラム及び消去されたセルの検証のための回路を単一回路に具現できる。
以下、本発明による実施形態を添付された図面、図3乃至図8を参照して詳細に説明する。
図3は、本発明による非揮発性メモリ装置の構成を示す。
図3を参照すると、非揮発性半導体メモリ装置は、メモリセルアレー(memorycell array)10、入力/出力バッファ(input/output buffer)30、書き込みドライバ(write driver)50、列選択回路(column selection circuit)70、感知増幅回路(sense amplifier circuit)90、コントロールロジックブロック(control logic block)110、そして検証回路(verifying circuit)130とを含む。図3を参照すると、メモリセルアレー10は、行(rows)と列(columns)のマトリックス(matrix)に配列される図1のような複数のメモリセルが形成され、上書き込み入力/出力バッファ30は、書き込みドライバ50と列選択回路70を通して外部データをメモリセルアレー10に伝達し、列選択回路70と感知増幅器90を通してメモリセルアレー10から伝達される出力データを発生する。書き込みドライバ50は、上書き込み入力/出力バッファ30から入力データを受けて、メモリセルアレー10に書き込み、列選択回路70は、メモリセルアレー10のビットラインラインをデータ出力状態で感知増幅回路90と連結したり、又はデータ入力状態で書き込みドライバ50と連結する。感知増幅回路90は、メモリセルアレー10の読出データを感知及び増幅する。コントロールロジックブロック110は、検証制御信号nOsap、nPGMvf、nOERAvf、そしてERAfgを受けてプログラム及び消去後、検証のため入力/出力バッファ30及び検証回路130に印加される信号nPGMall、nDATAset、及びOpfを発生する。検証回路130は上書き込み入力/出力バッファ30からデータを受けて検証信号nPGMall、nDATAset、及びOpfに応じて選択されたメモリセルのパス又は失敗可否を知らせる信号(Opass/fail)を発生する。
図4は、コントロールロジックブロックを示す。
図4を参照すると、コントロールロジックブロック110は、出力信号nPGMall、nDATAset、及びOpfの活性化区間を決定するパルス発生器112,118,121を含する。感知制御信号nOsapを受けるインバータ111の出力は、パルス発生器112に印加される。パルス発生器112の出力は、信号ERAfgを受けるナンドゲート114に印加され、上書き込み入力/出力バッファ30の初期化のため信号nPGMallがナンドゲート114の出力からインバータ115を通して出力される。パルス発生器112は、高レベルから低レベルに低下される信号nOsapの遷移に応じて50nsの間低レベルに維持されるパルスを生成する。nPGMallはパルス発生器112から50nsの間低レベルに維持されるパルスが発生されるとき、非活性化状態として高レベルに維持される。ナンドゲート117の出力は、高レベルから低レベルに遷移するnOsapに応じて30nsの間低レベルに維持されるパルスを発生するパルス発生器118に提供される。パルス発生器118の出力は、他のパルス発生器121の入力に連結され、パルス発生器の出力は、直列連結されたインバータ119,120を通してデータ設定信号nDATAsetに出力される。パルス発生器121は、パルス発生器118から低レベルから高レベルに遷移されるはパルスが発生されるとき、30nsの間低レベルに維持されるパルスを形成する。パルス発生器121の出力はインバータ122を通してデータ伝達制御信号Opfになる。
図5は、入力/出力バッファの構成を示す回路図である。
図5を参照すると、入力/出力バッファ30はラッチ回路37を含む。入力/出力ラインIOiはインバータ31とCMOS伝達ゲート33を通してラッチ回路37の入力に連結される。ラッチ回路37の出力はインバータ40を通してデータライン(DINi又は入力データライン)連結される。伝達ゲート33のPMOSゲート電極はインバータ32を通して信号nDIchに連結され、そしてNMOSゲート電極は直接nDIchに連結される。ノードN1は伝達ゲート33とラッチ回路37間にそしてソースが電源端子に連結されるPMOSトランジスター38のドレーンソースが接地されるNMOSトランジスター39のドレーンに共通に連結される。PMOSトランジスター39のゲートはnPGMallを受ける。nERAvf及びDOUTiを受けて排他的論理ノアゲートXNOR35の出力はnDATAsetと共にノアゲート36の入力に印加され、ノアゲート36の出力はNMOSトランジスター39のゲートに印加される。PMOSトランジスターとNMOSトランジスター38,39はラッチ回路37の初期化のためことである。ラッチ回路37はプログラムモード時プログラムデータを貯蔵し、検証モード時検証データを維持する。
図6は、検証回路の構成を示す回路図である。
図6を参照すると、検証回路130は複数の入力データビット(nDIN0乃至nDIN15)がゲートに連結される複数のNMOSトランジスター132−146を含む。NMOSトランジスター132−146の各ソースは各NMOSトランジスター147−161を通接地と連結され、NMOSトランジスター132−146のドレーンは検証センシングノードCOPMsumに共通に連結される。検証センシングノードCOPMsumと電源端子間にゲートが接地されるPMOSトランジスター131が連結される。検証センシングノードCOPMsumはラッチ回路165に連結、ラッチ回路の出力は検証制御信号Opfによって制御される伝達ゲート163とインバータ167を通してパスされる信号(Opass/Fail)になる。Opass/Failはパス又は失敗として検証(プログラム検証又は消去検証)結果を決定する。
プログラムモードで、メモリセルに書き込みされるデータが入力/出力バッファ30から供給され、それからラッチ回路37にデータが貯蔵される。そしてラッチ回路37に貯蔵されたデータは書き込みドライバ37を通して選択メモリセルに印加される。プログラムされた選択メモリセルはフローティングゲートがチャージを維持するとき、論理‘0’に対応するオフ−セルになる。消去モードにおいて、消去されたメモリセルは論理‘1’に対応するオン−セルと呼ばれる。以後プログラム及び消去後検証動作に対して詳細に説明される。
図7を参照すると、プログラム動作後nOsapが低レベルとなる活性化に応じてプログラムされたメモリセルからデータDOUTiが読出される。データビットDOUTiはプログラムされたメモリセルがオフ−セル又はオン−セルであるとき、各論理‘0’又は論理‘1’になる。nOsapの活性化に応じて、コントロールロジックブロック110のパルス発生器112は50nsの間低レベルに持されるショトパルスを有するnPGMallを形成し、それによってラッチ回路37は論理‘1’に予め設定される。実質的なプログラム検証動作は、nOsapが高レベルになるときに開始し、その後低レベルのnDATAsetそして高レベルのOpfがコントロールロジックブロック110から30ns持続されるショートパルスで生成される。入力/出力バッファ30において、伝達ゲート33は外部データが入力されること防ぐためシャットダウン(shut down)され、感知増幅器90を通して選択メモリセルから読出されるDOUTiはXNORゲート35の入力に印加される。消去検証信号nERAvfはプログラム検証動作が行されている間高レベルに維持されるXNORゲート35の入力に印加されるDOUTiがオフセルに対応する論理‘0’であるとすると、XNORゲート35の出力は低レベルであり、NORゲート36の出力はnDATAsetが低レベルのショトパルスに維持る間レベルになる。NMOSトランジスター39がターンオンされることによってラッチ回路37のノードN1は予め設定された論理‘1’から論理‘0’に変わる。その結果、最後の出力nDINiは論理‘0’になって選択メモリセルがプログラムされたことを。入力/出力バッファ30の出力である論理‘0’のnDINiはNMOSトランジスター132−146のゲートのうち、1つに印加される接地に連結されている全てのNMOSトランジスター147−161は高レベルのOpfによってターンオンされる。選択されたnDINi(nIN0−nDIN15のうち、1つ)が論理‘0’であるためCOPMsumは高レベルを維持し、それによって選択メモリセルのプログラム状態はパス(pass)に決定される。
反対に、プログラムされたメモリセルから読出されるDOUTiが論理‘1’に感知されてXNORゲート35の入力に印加されると、ラッチ回路37の状態であるノードN1は予め設定された論理‘1’から変化ることができない。そのためこの場合、DINiは論理‘1’になり、COPMsumは低レベルに設定され選択メモリセルが成功的にプログラムされないため失敗になる。
図8を参照すると、メモリセルの消去後、(消去されたメモリセルはオン−セル見なす)、低レベルに活性化されるnOsapに応じて消去されたメモリセルからデータDOUTiが読出される。データビットDOUTiは消去されたメモリセルがオン−セル又はオフ−セルであるとき、各々論理‘1’又は論理‘0’になる。活性化される信号nOsapに応じて、コントロールロジックブロック110のパルス発生器112は50nsの間低レベル維持されるショトパルスのnPGMallを形成し、このショトパルスによってラッチ回路37は論理‘1’に予め設定される。実質的な消去検証動作はnOsapが高レベルになるときに開始し、その後低レベルのnDATAsetそして高レベルのOpfがコントロールロジックブロック110から30ns持続されるショートパルスで生成される。入力/出力バッファ30において、伝達ゲート33は外部データが入力されることを防ぐためシャットダウンされ、感知増幅器90を通して選択メモリセルから読出されるDOUTiはXNORゲート35の入力に印加される。消去検証信号nERAvfは検証動作が遂行されている間低レベルに維持される。
XNORゲート35の入力に印加されるDOUTiがオン−セルに対応する論理‘1’であるとすると、XNORゲート35の出力は低レベルあり、そしてNORゲート36の出力はnDATAsetが低レベルのショトパルスを維持する間レベルになる。そのため、NMOSトランジスター39がターンオンされてラッチ回路37のノードN1は予め設定された論理‘1’から論理‘0’に変わる。その結果、最後の出力nDINi論理‘0’になって選択メモリセルがプログラムされていることを示す。入力/出力バッファ30から出力される論理‘0’のnDINiはNMOSトランジスター132−146のゲートのうち、1つに印加される。接地に連結されてい全てのNMOSトランジスター147−161は高レベルのnOpfによってターンオンされる選択されたnDINi(nDIN0からnDIN15のうち、1つ)が論理‘0’であるため、COPMsumは高レベルを維持し、それによって選択メモリセルの消去状態はパスに決定される。反に消去セルから読出されるDOUTiが論理‘0’に感知されてXNORゲート35の入力に印加されると、ラッチ回路37のノードN1の状態は予め設定された論理‘1’から変化できない。そのためその場合におけるDINiは論理‘1’になり、COPMsumは低レベルに設定され選択メモリセルは成功的に消去されないため失敗(fail)になる。
上述のように、プログラム及び消去後検証動作はコントロールロジックブロック110入力/出力バッファ30及び検証回路130を共通に包含する単位回路で行われる。入力/出力バッファ30と検証回路130各々のラッチ回路35,165は選択メモリセルからがチャージされたデータの論理変化を決定する使用される。そのためプログラム消去セルの検証のための回路が単一回路に具現される。
以上から、本発明による回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。
電気的な消去及びプログラムが可能なメモリセルの断面構造を示す断面図である。 プログラム及び消去後スレショルド電圧の変化を示すグラフである。 本発明によるフラッシュメモリ装置の構成を示すブロック図である。 図3のコントロールロジックブロックの構成を示す回路図である。 図3の入力/出力バッファの構成を示す回路図である。 図3の検証回路の構成を示す回路図である。 本発明によるプログラム検証タイミング図である。 本発明による消去検証のタイミング図である。
符号の説明
10 メモリセルアレー
30 入力/出力バッファ
50 書き込みドライバ
70 列選択回路
90 感知増幅回路
110 コントロールロジックブロック
130 検証回路

Claims (3)

  1. 複数のメモリセルを有するメモリセルアレーと、
    前記メモリセルアレーに接続されて、前記メモリセルアレーにおけるメモリセルの状態を感知して、この感知した状態に応じて、接続されたデータ出力ラインにデータ出力信号を生成する、感知増幅器回路と、
    前記メモリセルアレーに接続されて、接続されたデータ入力ライン上のデータ入力信号に応じて、前記メモリセルアレーにおけるメモリセルの状態を制御する、書き込みドライバ回路と、
    前記データ出力ラインに接続された入力端、前記データ入力ラインに接続された出力端、及びデータ入力/出力ラインに接続された入出力端を有する入力/出力バッファ、前記入力/出力バッファの前記出力端に接続されるとともに、前記入力/出力バッファの出力に応じて検証結果である出力を発生する検証回路、および前記入力/出力バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロック、を具備するプログラム検証および消去検証可能な単一回路と、
    を有し、
    前記入力/出力バッファは、
    ラッチ回路の入力における信号に応答して前記データ入力ラインを駆動するラッチ回路と、
    ラッチ制御信号に応答して前記入力/出力ラインと前記ラッチ回路の入力とを接続および切り離す伝達ゲートと、
    前記感知増幅器回路の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の1つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうための回路と、
    を具備し、
    前記入力/出力バッファのラッチ回路は、プログラム検証/消去検証モードにおいて、検証データである前記感知増幅器の出力をラッチし、
    前記入力/出力バッファは、
    プログラムモード時には、前記データ入力/出力ライン上での入力信号に応じて前記データ入力ライン上にデータ入力信号を出力し、
    プログラム検証/消去検証モード時には、前記入力/出力ラインからデータが入力されることを防ぐために前記伝達ゲートにより前記入力をシャットダウンし、
    前記データ入力/出力バッファの出力から決定される前記検証回路の検証センシングノードの状態によりプログラム検証/消去検証結果が決定されることを特徴とするメモリ装置。
  2. 複数のメモリセルを有するメモリセルアレーと、前記メモリセルアレーに接続されて、前記メモリセルアレーにおけるメモリセルの状態を感知して、この感知した状態に応じて、接続されたデータ出力ラインにデータ出力信号を生成する感知増幅器回路と、を有するメモリ装置の構成要素となるバッファであるとともに、
    データ出力ラインに接続された入力端、データ入力ラインに接続された出力端、及びデータ入力/出力ラインに接続された入出力端を有するバッファであって、
    該バッファは、
    ラッチ回路の入力における信号に応答して前記データ入力ラインを駆動するラッチ回路と、
    ラッチ制御信号に応答して前記入力/出力ラインと前記ラッチ回路の入力とを接続および切り離す伝達ゲートと、
    前記感知増幅器の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の1つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうための回路と、
    を具備し、
    前記バッファのラッチ回路は、プログラム検証/消去検証モードにおいて、検証データである前記感知増幅器の出力をラッチし、
    前記バッファは、
    プログラムモード時には、前記データ入力/出力ライン上での入力信号に応じて前記データ入力ライン上にデータ入力信号を出力し、
    プログラム検証/消去検証モード時には、前記入力/出力ラインからデータが入力されることを防ぐために前記伝達ゲートにより前記入力をシャットダウンし、
    前記バッファの出力に応じて検証結果である出力を発生する検証回路、および前記バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロック、を具備するプログラム検証および消去検証可能な単一回路を構成することを特徴とする検証出力バッファ。
  3. 複数のメモリセルを有するメモリセルアレーと、前記メモリセルアレーとデータ出力ラインとの間に接続された感知増幅器回路と、前記メモリセルアレーとデータ入力ラインとの間に接続された書き込みドライバ回路と、前記データ出力ラインに接続された入力端、前記データ入力ラインに接続された出力端、及びデータ入力/出力ラインに接続された入出力端を有する入力/出力バッファと、前記入力/出力バッファの前記出力端に接続されるとともに、前記入力/出力バッファの出力に応じて検証結果である出力を発生する検証回路と、および前記入力/出力バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロックと、を具備するプログラム検証および消去検証可能な単一回路と、を含む、メモリ装置の作動方法であって、
    プログラムモード時には、前記データ入力/出力ライン上での入力信号に応じて前記データ入力ラインにデータ入力信号を出力するステップと、
    プログラム検証/消去検証モード時には、前記データ入力/出力ラインと前記データ入力ラインが前記入力/出力バッファにおいてシャットダウンされるステップと、
    プログラム検証時には、検証動作が遂行されている間、消去検証信号が高レベルに維持され、消去検証時には、検証動作が遂行されている間、消去検証信号が低レベルに維持されるステップと、
    感知制御信号に応じてプログラムされたメモリセルからデータを読み出すステップと、
    前記感知制御信号に応じて前記入力/出力バッファのラッチ回路に所定の論理値を予め設定するために、前記コントロールロジックブロックにより、一定期間低レベルに維持される入力/出力バッファ初期化信号を形成するステップと、
    その後感知制御信号が反転すると、前記コントロールロジックブロックによりデータ設定信号およびデータ伝達制御信号が一定時間持続した信号が出力されるステップと、
    前記感知増幅器の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の1つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうステップと、
    前記ラッチ回路の論理値を前記入力/出力バッファの出力として前記入力データラインに出力するステップと、
    該出力を、前記検証回路に印加するステップと、
    前記データ伝達制御信号により、検証センシングノードのレベルが確定するステップと、
    該検証センシングノードのレベルを判別することによりプログラム検証/消去検証の結果が決定するステップと、
    を具備することを特徴とするメモリ装置の作動方法。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100258574B1 (ko) * 1997-12-30 2000-06-15 윤종용 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법
JP3851865B2 (ja) 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
KR100527529B1 (ko) * 2002-12-13 2005-11-09 주식회사 하이닉스반도체 입출력 대역폭을 조절할 수 있는 메모리 장치
KR100568118B1 (ko) * 2004-09-30 2006-04-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법
KR100645045B1 (ko) * 2004-09-30 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US7925820B2 (en) * 2004-09-30 2011-04-12 Samsung Electronics Co., Ltd. Nonvolatile semiconductor memory device and program method therefor
KR100645047B1 (ko) * 2004-10-12 2006-11-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 고속 프로그램 방법
KR100648254B1 (ko) * 2004-12-01 2006-11-24 삼성전자주식회사 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법
KR100666174B1 (ko) * 2005-04-27 2007-01-09 삼성전자주식회사 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법
KR100673023B1 (ko) * 2005-12-28 2007-01-24 삼성전자주식회사 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치
KR100778459B1 (ko) * 2006-05-26 2007-11-21 (주) 컴파스 시스템 복수의 전자장치를 프로그램, 소거 및 검증하는 장치
KR100884587B1 (ko) * 2006-09-21 2009-02-19 주식회사 하이닉스반도체 멀티포트 메모리 장치
US7940595B2 (en) * 2006-12-22 2011-05-10 Sidense Corp. Power up detection system for a memory device
US8391061B2 (en) * 2006-12-29 2013-03-05 Intel Corporation Flash memory and associated methods
KR100874915B1 (ko) * 2007-01-15 2008-12-19 삼성전자주식회사 용도 변환이 가능한 검증 데이터 버퍼를 구비하는 플래시 메모리 장치, 및 이를 이용하는 프로그램 및 검증 방법
KR101391881B1 (ko) * 2007-10-23 2014-05-07 삼성전자주식회사 멀티-비트 플래시 메모리 장치 및 그것의 프로그램 및 읽기방법
KR101028594B1 (ko) 2008-12-23 2011-04-13 (주) 컴파스 시스템 프로그래머 장치
US8305807B2 (en) * 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
US8830741B1 (en) * 2013-04-25 2014-09-09 Being Advanced Memory Corporation Phase change memory with flexible time-based cell decoding
JP6238378B2 (ja) * 2016-02-09 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05182474A (ja) * 1991-03-12 1993-07-23 Toshiba Corp 不揮発性半導体記憶装置
JPH06187791A (ja) * 1992-12-15 1994-07-08 Mitsubishi Electric Corp 半導体記憶装置
JPH06203590A (ja) * 1993-01-05 1994-07-22 Fujitsu Ltd 半導体記憶装置
JPH11260081A (ja) * 1997-12-30 1999-09-24 Samsung Electronics Co Ltd プログラム及び消去検証機能を有する非揮発性半導体メモリ装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
US5886927A (en) * 1996-06-11 1999-03-23 Nkk Corporation Nonvolatile memory device with verify function

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05182474A (ja) * 1991-03-12 1993-07-23 Toshiba Corp 不揮発性半導体記憶装置
JPH06187791A (ja) * 1992-12-15 1994-07-08 Mitsubishi Electric Corp 半導体記憶装置
JPH06203590A (ja) * 1993-01-05 1994-07-22 Fujitsu Ltd 半導体記憶装置
JPH11260081A (ja) * 1997-12-30 1999-09-24 Samsung Electronics Co Ltd プログラム及び消去検証機能を有する非揮発性半導体メモリ装置

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