JP4652319B2

JP4652319B2 - プログラム及び消去検証機能を有する非揮発性半導体メモリ装置

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Publication number: JP4652319B2
Application number: JP2006335827A
Authority: JP
Inventors: 鐘旻朴
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-12-30
Filing date: 2006-12-13
Publication date: 2011-03-16
Anticipated expiration: 2018-12-28
Also published as: JPH11260081A; TW394949B; US6259628B1; KR100258574B1; JP2007128644A; KR19990059251A

Description

本発明は、ノア型半導体メモリ装置に関するものであり、より詳しくは、プログラム消去検証機能を有する非揮発性メモリに関するものである。

電気的にプログラム及び消去読出動作ができる非揮発性メモリ装置のうち、フラッシュメモリ装置は、データ処理において、遂行速度が速い。フラッシュメモリ装置の高速動作の長所は、携帯用コンピューター装置、セルラーフォン、又はディジタルスティルカメラに非常に適合である。一般的にフラッシュメモリは、２つに分類され、メモリセルがビットラインに直列に連結されるナンド型（NANDtype）とメモリセルがビットラインに並列に連結されるノア型（NOR type）がある。よく知られたように、ノアタイプのフラッシュメモリは、データ処理速度が要であり、ノアタイプがナンド型より高周波メモリシステムでもっと有利である。

図１は、マルチビット貯蔵のため、使用されるフラッシュメモリセルの断面図である。

Ｐ+半導体基板２にＮ+不純物で形成されたソース３及びドレーン４が基板２に定義されるチャンネル領域を介して互いに外れている。フローティングゲート６が１００オングストローム以下の薄い絶縁膜７を介してチャンネル領域上に形成され、Ｏ−Ｎ−Ｏ（Oxide-Nitride-Oxide）のような薄い絶縁膜９を介してフローティングゲート６とコントロールゲート８が分離される。ソース３、ドレーン４、コントロールゲート８、そして半導体基板２は、プログラム、消去、読出動作のための電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電圧）、Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各々連結される。

一般的なプログラムにおいて、選択されたメモリセルは、チャンネル領域とフローティングゲート６の間のホット電子注入（hot electron injection）によってプログラムされ、ホット電子注入は、ソース３及び基板２が接地され、高電圧がコントロールゲート８に印加され、ホットエレクトロンを発生させるため、ドレーン４に５−６Ｖの電圧を印加することによって行われる。プログラムされた後、選択されたメモリセルのスレショルド電圧は、電子の蓄積によって増加される。プログラムされたセルのデータを読出するため、ドレーン４に約１Ｖの電圧を印加し、コントロールゲート８に約４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維持させる。スレショルド電圧が増加されたプログラムされたメモリセルは、読出動作の間、ゲート電圧の上昇を防ぐ役割を果たし、プログラムされたセルは、６−７Ｖのスレショルド電圧を有するオフ−セルに見なす。

メモリセルの消去は、Ｆ−Ｎトンネリング（Fowler-Nordheim）によって行われ、Ｆ−Ｎトンネリングは、コントロールゲート８に約−１０Ｖの負の電圧を印加し、バルクとコントロールゲート８との間にトンエリングを発生させるため基板９又バルク）に約５Ｖの正の高電圧を印加する。このとき、ドレーンは、高インピーダンス状態（フローテイング状態である。電圧バイアス電圧条件によってコントロールゲート８とバルク領域との間に強い電界が形成され、そのため、電子がソースに放出される。一般的に、Ｆ−Ｎトンネリングは、１００オングストローム以下の薄い絶縁膜によって隔離されるフローティングゲートとバルク領域との間に６−７ＭＶ／ｃｍの電界が形成されるとき、発生される。消去されたセルは、前よりスレショルド電圧がもっと低めて１−３Ｖのスレショルド電圧を有するオン−セルに感知される。

一般的なフラッシュメモリのメモリセル構造において、バルク領域（又は基板）は、メモリセル活性領域の結合であり、同一バルク領域内に形成されたメモリセルは同時に消去される。そのため、消去単位（例えば、６４Ｋ、以下セクタと称する）は、バルク領域の分離数によって決定される。表１は、プログラム消去及び読出時使用される電圧レベルである。

表１のようなバイアス条件によってプログラム及び消去動作が行われると、上の動作の結果を検査する必要がある。図２を参照すると、プログラムされたメモリセルのスレショルド電圧は、約６−７Ｖに位置し、消去されたセルのスレショルド電圧は、１−３Ｖに位置するように調節される。消去動作において、第１段階で、消去されたセルのうち、１つが最大３Ｖのスレショルド電圧を超過しないようにし（アンダ消去されたメモリセルのための再消去）、第２段階には１Ｖ以下の過消去されたスレショルド電圧を１Ｖ以上にシフトさせる（過消去されたメモリセルの消去復旧と称する）。反面６Ｖ以下のアンダプログラムされたスレショルド電圧は、６Ｖ以上にシフトされる（アンダプログラムされたメモリセルの再プログラムと称する）。

消去、又はプログラム動作後、選択されたメモリセルの状態（オン−セル、又はオフ−セル）を検証する検証回路による検証が必要である。消去及びプログラム復旧動作は、消去検証及びプログラム検証のため、各々の検証回路によって行われる。プログラム及び消去検証のための回路が各々分離されることによって、レイアウト面積が増加される。

従って、本発明の目的は、上述の諸般問題点を解決するため提案されたことで、プログラム及び消去検証動作を行う単一回路を有する非揮発性半導体メモリ装置を提供することである。

複数のメモリセルを有し、メモリセルは、プログラム及び消去ができる非揮発性半導体メモリ装置において、マトリックスに配列されるメモリセルを有するメモリセルアレーと、メモリセルの状態を感知するための感知増幅器と、感知増幅器の出力を受け、感知増幅器の出力に応じて出力を発生するための入力／出力バッファと、入力／出力バッファの出力に応じて出力を発生するための検証回路と、プログラム及び消去動作後、検証動作と関連された信号を受け、入力／出力バッファと検証回路を制御するための信号を発生するコントロールロジックブロックを含み、プログラム及び消去されたセルの検証動作は、感知増幅器、入力／出力バッファ、そして検証回路で共通に行われる。

この望ましい実施形態において、入力／出力バッファは、感知増幅器の出力に応じるラッチ回路を含む。

この望ましい実施形態において、検証回路は、入力／出力バッファの出力に応じるラッチ回路を含む。

本発明によると、半導体メモリ装置のプログラム及び消去の検証のための回路を１つに具現できる。

以上のような本発明によると、プログラム及び消去されたセルの検証のための回路を単一回路に具現できる。

以下、本発明による実施形態を添付された図面、図３乃至図８を参照して詳細に説明する。

図３は、本発明による非揮発性メモリ装置の構成を示す。

図３を参照すると、非揮発性半導体メモリ装置は、メモリセルアレー（memorycell array）１０、入力／出力バッファ（input/output buffer）３０、書き込みドライバ（write driver）５０、列選択回路（column selection circuit）７０、感知増幅回路（sense amplifier circuit）９０、コントロールロジックブロック（control logic block）１１０、そして検証回路（verifying circuit）１３０とを含む。図３を参照すると、メモリセルアレー１０は、行（rows）と列（columns）のマトリックス（matrix）に配列される図１のような複数のメモリセルが形成され、上書き込み入力／出力バッファ３０は、書き込みドライバ５０と列選択回路７０を通して外部データをメモリセルアレー１０に伝達し、列選択回路７０と感知増幅器９０を通してメモリセルアレー１０から伝達される出力データを発生する。書き込みドライバ５０は、上書き込み入力／出力バッファ３０から入力データを受けて、メモリセルアレー１０に書き込み、列選択回路７０は、メモリセルアレー１０のビットラインラインをデータ出力状態で感知増幅回路９０と連結したり、又はデータ入力状態で書き込みドライバ５０と連結する。感知増幅回路９０は、メモリセルアレー１０の読出データを感知及び増幅する。コントロールロジックブロック１１０は、検証制御信号ｎＯｓａｐ、ｎＰＧＭｖｆ、ｎＯＥＲＡｖｆ、そしてＥＲＡｆｇを受けてプログラム及び消去後、検証のため入力／出力バッファ３０及び検証回路１３０に印加される信号ｎＰＧＭａｌｌ、ｎＤＡＴＡｓｅｔ、及びＯｐｆを発生する。検証回路１３０は上書き込み入力／出力バッファ３０からデータを受けて検証信号ｎＰＧＭａｌｌ、ｎＤＡＴＡｓｅｔ、及びＯｐｆに応じて選択されたメモリセルのパス又は失敗可否を知らせる信号（Opass/fail）を発生する。

図４は、コントロールロジックブロックを示す。

図４を参照すると、コントロールロジックブロック１１０は、出力信号ｎＰＧＭａｌｌ、ｎＤＡＴＡｓｅｔ、及びＯｐｆの活性化区間を決定するパルス発生器１１２，１１８，１２１を含する。感知制御信号ｎＯｓａｐを受けるインバータ１１１の出力は、パルス発生器１１２に印加される。パルス発生器１１２の出力は、信号ＥＲＡｆｇを受けるナンドゲート１１４に印加され、上書き込み入力／出力バッファ３０の初期化のため信号ｎＰＧＭａｌｌがナンドゲート１１４の出力からインバータ１１５を通して出力される。パルス発生器１１２は、高レベルから低レベルに低下される信号ｎＯｓａｐの遷移に応じて５０ｎｓの間低レベルに維持されるパルスを生成する。ｎＰＧＭａｌｌはパルス発生器１１２から５０ｎｓの間低レベルに維持されるパルスが発生されるとき、非活性化状態として高レベルに維持される。ナンドゲート１１７の出力は、高レベルから低レベルに遷移するｎＯｓａｐに応じて３０ｎｓの間低レベルに維持されるパルスを発生するパルス発生器１１８に提供される。パルス発生器１１８の出力は、他のパルス発生器１２１の入力に連結され、パルス発生器の出力は、直列連結されたインバータ１１９，１２０を通してデータ設定信号ｎＤＡＴＡｓｅｔに出力される。パルス発生器１２１は、パルス発生器１１８から低レベルから高レベルに遷移されるはパルスが発生されるとき、３０ｎｓの間低レベルに維持されるパルスを形成する。パルス発生器１２１の出力はインバータ１２２を通してデータ伝達制御信号Ｏｐｆになる。

図５は、入力／出力バッファの構成を示す回路図である。

図５を参照すると、入力／出力バッファ３０はラッチ回路３７を含む。入力／出力ラインＩＯｉはインバータ３１とＣＭＯＳ伝達ゲート３３を通してラッチ回路３７の入力に連結される。ラッチ回路３７の出力はインバータ４０を通してデータライン（ＤＩＮi又は入力データライン）連結される。伝達ゲート３３のＰＭＯＳゲート電極はインバータ３２を通して信号ｎＤＩｃｈに連結され、そしてＮＭＯＳゲート電極は直接ｎＤＩｃｈに連結される。ノードＮ１は伝達ゲート３３とラッチ回路３７間にそしてソースが電源端子に連結されるＰＭＯＳトランジスター３８のドレーンソースが接地されるＮＭＯＳトランジスター３９のドレーンに共通に連結される。ＰＭＯＳトランジスター３９のゲートはｎＰＧＭａｌｌを受ける。ｎＥＲＡｖｆ及びＤＯＵＴｉを受けて排他的論理ノアゲートＸＮＯＲ３５の出力はｎＤＡＴＡｓｅｔと共にノアゲート３６の入力に印加され、ノアゲート３６の出力はＮＭＯＳトランジスター３９のゲートに印加される。ＰＭＯＳトランジスターとＮＭＯＳトランジスター３８，３９はラッチ回路３７の初期化のためことである。ラッチ回路３７はプログラムモード時プログラムデータを貯蔵し、検証モード時検証データを維持する。

図６は、検証回路の構成を示す回路図である。

図６を参照すると、検証回路１３０は複数の入力データビット（ｎＤＩＮ０乃至ｎＤＩＮ１５）がゲートに連結される複数のＮＭＯＳトランジスター１３２−１４６を含む。ＮＭＯＳトランジスター１３２−１４６の各ソースは各ＮＭＯＳトランジスター１４７−１６１を通接地と連結され、ＮＭＯＳトランジスター１３２−１４６のドレーンは検証センシングノードＣＯＰＭｓｕｍに共通に連結される。検証センシングノードＣＯＰＭｓｕｍと電源端子間にゲートが接地されるＰＭＯＳトランジスター１３１が連結される。検証センシングノードＣＯＰＭｓｕｍはラッチ回路１６５に連結、ラッチ回路の出力は検証制御信号Ｏｐｆによって制御される伝達ゲート１６３とインバータ１６７を通してパスされる信号（Opass/Fail）になる。Ｏｐａｓｓ／Ｆａｉｌはパス又は失敗として検証（プログラム検証又は消去検証）結果を決定する。

プログラムモードで、メモリセルに書き込みされるデータが入力／出力バッファ３０から供給され、それからラッチ回路３７にデータが貯蔵される。そしてラッチ回路３７に貯蔵されたデータは書き込みドライバ３７を通して選択メモリセルに印加される。プログラムされた選択メモリセルはフローティングゲートがチャージを維持するとき、論理‘０’に対応するオフ−セルになる。消去モードにおいて、消去されたメモリセルは論理‘１’に対応するオン−セルと呼ばれる。以後プログラム及び消去後検証動作に対して詳細に説明される。

図７を参照すると、プログラム動作後、ｎＯｓａｐが低レベルとなる活性化に応じて、プログラムされたメモリセルからデータＤＯＵＴｉが読出される。データビットＤＯＵＴｉはプログラムされたメモリセルがオフ−セル又はオン−セルであるとき、各々論理‘０’又は論理‘１’になる。ｎＯｓａｐの活性化に応じて、コントロールロジックブロック１１０のパルス発生器１１２は、５０ｎｓの間低レベルに維持されるショートパルスを有するｎＰＧＭａｌｌを形成し、それによってラッチ回路３７は論理‘１’に予め設定される。実質的なプログラム検証動作は、ｎＯｓａｐが高レベルになるときに開始し、その後低レベルのｎＤＡＴＡｓｅｔそして高レベルのＯｐｆがコントロールロジックブロック１１０から３０ｎｓ持続されるショートパルスで生成される。入力／出力バッファ３０において、伝達ゲート３３は、外部データが入力されることを防ぐためシャットダウン（shut down）され、感知増幅器９０を通して選択メモリセルから読出されるＤＯＵＴｉは、ＸＮＯＲゲート３５の入力に印加される。消去検証信号ｎＥＲＡｖｆはプログラム検証動作が遂行されている間高レベルに維持される。ＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉがオフ−セルに対応する論理‘０’であるとすると、ＸＮＯＲゲート３５の出力は低レベルであり、ＮＯＲゲート３６の出力はｎＤＡＴＡｓｅｔが低レベルのショートパルスに維持する間高レベルになる。ＮＭＯＳトランジスター３９がターンオンされることによってラッチ回路３７のノードＮ１は予め設定された論理‘１’から論理‘０’に変わる。その結果、最後の出力ｎＤＩＮｉは論理‘０’になって選択メモリセルがプログラムされたことを示す。入力／出力バッファ３０の出力である論理‘０’のｎＤＩＮｉは、ＮＭＯＳトランジスター１３２−１４６のゲートのうち、１つに印加される。接地に連結されている全てのＮＭＯＳトランジスター１４７−１６１は、高レベルのＯｐｆによってターンオンされる。選択されたｎＤＩＮｉ（ｎＩＮ０−ｎＤＩＮ１５のうち、１つ）が論理‘０’であるため、ＣＯＰＭｓｕｍは高レベルを維持し、それによって選択メモリセルのプログラム状態はパス（pass）に決定される。

反対に、プログラムされたメモリセルから読出されるＤＯＵＴｉが論理‘１’に感知されてＸＮＯＲゲート３５の入力に印加されると、ラッチ回路３７の状態であるノードＮ１は予め設定された論理‘１’から変化することができない。そのためこの場合、ＤＩＮｉは論理‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定され、選択メモリセルが成功的にプログラムされないため失敗になる。

図８を参照すると、メモリセルの消去後、（消去されたメモリセルはオン−セルと見なす）、低レベルに活性化されるｎＯｓａｐに応じて、消去されたメモリセルからデータＤＯＵＴｉが読出される。データビットＤＯＵＴｉは消去されたメモリセルがオン−セル又はオフ−セルであるとき、各々論理‘１’又は論理‘０’になる。活性化される信号ｎＯｓａｐに応じて、コントロールロジックブロック１１０のパルス発生器１１２は５０ｎｓの間低レベルに維持されるショートパルスのｎＰＧＭａｌｌを形成し、このショートパルスによってラッチ回路３７は論理‘１’に予め設定される。実質的な消去検証動作は、ｎＯｓａｐが高レベルになるときに開始し、その後低レベルのｎＤＡＴＡｓｅｔそして高レベルのＯｐｆがコントロールロジックブロック１１０から３０ｎｓ持続されるショートパルスで生成される。入力／出力バッファ３０において、伝達ゲート３３は、外部データが入力されることを防ぐためシャットダウンされ、感知増幅器９０を通して選択メモリセルから読出されるＤＯＵＴｉは、ＸＮＯＲゲート３５の入力に印加される。消去検証信号ｎＥＲＡｖｆは検証動作が遂行されている間低レベルに維持される。

ＸＮＯＲゲート３５の入力に印加されるＤＯＵＴｉがオン−セルに対応する論理‘１’であるとすると、ＸＮＯＲゲート３５の出力は低レベルであり、そしてＮＯＲゲート３６の出力は、ｎＤＡＴＡｓｅｔが低レベルのショートパルスを維持する間高レベルになる。そのため、ＮＭＯＳトランジスター３９がターンオンされてラッチ回路３７のノードＮ１は予め設定された論理‘１’から論理‘０’に変わる。その結果、最後の出力ｎＤＩＮｉは論理‘０’になって選択メモリセルがプログラムされていることを示す。入力／出力バッファ３０から出力される論理‘０’のｎＤＩＮｉは、ＮＭＯＳトランジスター１３２−１４６のゲートのうち、１つに印加される。接地に連結されている全てのＮＭＯＳトランジスター１４７−１６１は、高レベルのｎＯｐｆによってターンオンされる。選択されたnＤＩＮｉ（ｎＤＩＮ０からｎＤＩＮ１５のうち、１つ）が論理‘０’であるため、ＣＯＰＭｓｕｍは高レベルを維持し、それによって選択メモリセルの消去状態はパスに決定される。反対に消去セルから読出されるＤＯＵＴｉが論理‘０’に感知されてＸＮＯＲゲート３５の入力に印加されると、ラッチ回路３７のノードＮ１の状態は予め設定された論理‘１’から変化できない。そのためその場合におけるＤＩＮｉは論理‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定され、選択メモリセルは成功的に消去されないため失敗（fail）になる。

上述のように、プログラム及び消去後検証動作はコントロールロジックブロック１１０入力／出力バッファ３０及び検証回路１３０を共通に包含する単位回路で行われる。入力／出力バッファ３０と検証回路１３０各々のラッチ回路３５，１６５は選択メモリセルからがチャージされたデータの論理変化を決定する使用される。そのためプログラム消去セルの検証のための回路が単一回路に具現される。

以上から、本発明による回路の構成及び動作を説明及び図面によって図示したが、これは例を挙げて説明したことに過ぎないし、本発明の技術的思想を外れない範囲内で、多様な変化及び変更が可能である。

電気的な消去及びプログラムが可能なメモリセルの断面構造を示す断面図である。プログラム及び消去後スレショルド電圧の変化を示すグラフである。本発明によるフラッシュメモリ装置の構成を示すブロック図である。図３のコントロールロジックブロックの構成を示す回路図である。図３の入力／出力バッファの構成を示す回路図である。図３の検証回路の構成を示す回路図である。本発明によるプログラム検証タイミング図である。本発明による消去検証のタイミング図である。

符号の説明

１０メモリセルアレー
３０入力／出力バッファ
５０書き込みドライバ
７０列選択回路
９０感知増幅回路
１１０コントロールロジックブロック
１３０検証回路

Claims

複数のメモリセルを有するメモリセルアレーと、
前記メモリセルアレーに接続されて、前記メモリセルアレーにおけるメモリセルの状態を感知して、この感知した状態に応じて、接続されたデータ出力ラインにデータ出力信号を生成する、感知増幅器回路と、
前記メモリセルアレーに接続されて、接続されたデータ入力ライン上のデータ入力信号に応じて、前記メモリセルアレーにおけるメモリセルの状態を制御する、書き込みドライバ回路と、
前記データ出力ラインに接続された入力端、前記データ入力ラインに接続された出力端、及びデータ入力／出力ラインに接続された入出力端を有する入力／出力バッファ、前記入力／出力バッファの前記出力端に接続されるとともに、前記入力／出力バッファの出力に応じて検証結果である出力を発生する検証回路、および前記入力／出力バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロック、を具備するプログラム検証および消去検証可能な単一回路と、
を有し、
前記入力／出力バッファは、
ラッチ回路の入力における信号に応答して前記データ入力ラインを駆動するラッチ回路と、
ラッチ制御信号に応答して前記入力／出力ラインと前記ラッチ回路の入力とを接続および切り離す伝達ゲートと、
前記感知増幅器回路の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の１つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうための回路と、
を具備し、
前記入力／出力バッファのラッチ回路は、プログラム検証／消去検証モードにおいて、検証データである前記感知増幅器の出力をラッチし、
前記入力／出力バッファは、
プログラムモード時には、前記データ入力／出力ライン上での入力信号に応じて前記データ入力ライン上にデータ入力信号を出力し、
プログラム検証／消去検証モード時には、前記入力／出力ラインからデータが入力されることを防ぐために前記伝達ゲートにより前記入力をシャットダウンし、
前記データ入力／出力バッファの出力から決定される前記検証回路の検証センシングノードの状態によりプログラム検証／消去検証結果が決定されることを特徴とするメモリ装置。
複数のメモリセルを有するメモリセルアレーと、前記メモリセルアレーに接続されて、前記メモリセルアレーにおけるメモリセルの状態を感知して、この感知した状態に応じて、接続されたデータ出力ラインにデータ出力信号を生成する感知増幅器回路と、を有するメモリ装置の構成要素となるバッファであるとともに、
データ出力ラインに接続された入力端、データ入力ラインに接続された出力端、及びデータ入力／出力ラインに接続された入出力端を有するバッファであって、
該バッファは、
ラッチ回路の入力における信号に応答して前記データ入力ラインを駆動するラッチ回路と、
ラッチ制御信号に応答して前記入力／出力ラインと前記ラッチ回路の入力とを接続および切り離す伝達ゲートと、
前記感知増幅器の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の１つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうための回路と、
を具備し、
前記バッファのラッチ回路は、プログラム検証／消去検証モードにおいて、検証データである前記感知増幅器の出力をラッチし、
前記バッファは、
プログラムモード時には、前記データ入力／出力ライン上での入力信号に応じて前記データ入力ライン上にデータ入力信号を出力し、
プログラム検証／消去検証モード時には、前記入力／出力ラインからデータが入力されることを防ぐために前記伝達ゲートにより前記入力をシャットダウンし、
前記バッファの出力に応じて検証結果である出力を発生する検証回路、および前記バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロック、を具備するプログラム検証および消去検証可能な単一回路を構成することを特徴とする検証出力バッファ。
複数のメモリセルを有するメモリセルアレーと、前記メモリセルアレーとデータ出力ラインとの間に接続された感知増幅器回路と、前記メモリセルアレーとデータ入力ラインとの間に接続された書き込みドライバ回路と、前記データ出力ラインに接続された入力端、前記データ入力ラインに接続された出力端、及びデータ入力／出力ラインに接続された入出力端を有する入力／出力バッファと、前記入力／出力バッファの前記出力端に接続されるとともに、前記入力／出力バッファの出力に応じて検証結果である出力を発生する検証回路と、および前記入力／出力バッファと前記検証回路を制御するための信号を発生するコントロールロジックブロックと、を具備するプログラム検証および消去検証可能な単一回路と、を含む、メモリ装置の作動方法であって、
プログラムモード時には、前記データ入力／出力ライン上での入力信号に応じて前記データ入力ラインにデータ入力信号を出力するステップと、
プログラム検証／消去検証モード時には、前記データ入力／出力ラインと前記データ入力ラインが前記入力／出力バッファにおいてシャットダウンされるステップと、
プログラム検証時には、検証動作が遂行されている間、消去検証信号が高レベルに維持され、消去検証時には、検証動作が遂行されている間、消去検証信号が低レベルに維持されるステップと、
感知制御信号に応じてプログラムされたメモリセルからデータを読み出すステップと、
前記感知制御信号に応じて前記入力／出力バッファのラッチ回路に所定の論理値を予め設定するために、前記コントロールロジックブロックにより、一定期間低レベルに維持される入力／出力バッファ初期化信号を形成するステップと、
その後感知制御信号が反転すると、前記コントロールロジックブロックによりデータ設定信号およびデータ伝達制御信号が一定時間持続した信号が出力されるステップと、
前記感知増幅器の出力と消去検証モードかどうかを意味する消去検証信号とを排他的に論理結合し、該論理結合の結果と、前記コントロールロジックブロックの出力の１つであるデータ設定信号との論理結合に応じて前記ラッチ回路の初期化を行なうステップと、
前記ラッチ回路の論理値を前記入力／出力バッファの出力として前記入力データラインに出力するステップと、
該出力を、前記検証回路に印加するステップと、
前記データ伝達制御信号により、検証センシングノードのレベルが確定するステップと、
該検証センシングノードのレベルを判別することによりプログラム検証／消去検証の結果が決定するステップと、
を具備することを特徴とするメモリ装置の作動方法。