JP2755936B2 - ブロック単位でストレス印加可能なストレス電圧印加回路 - Google Patents
ブロック単位でストレス印加可能なストレス電圧印加回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、その信頼性テストのためにストレス電圧を
印加するストレス電圧印加回路に関する。
関し、特に、その信頼性テストのためにストレス電圧を
印加するストレス電圧印加回路に関する。
【０００２】
【従来の技術】半導体メモリ装置の高集積化に伴ってそ
の不良発生率も増加している。一般に、半導体メモリ装
置の不良は周辺回路の不良とセルアレイにおける不良と
に大別でき、周辺回路の不良はその特性上救済が難しい
が、アレイ内の不良はその不良メモリセルを冗長メモリ
セルに置替えて救済可能で、歩留りを向上させることが
できる。従って、アレイ内の不良メモリセルを早期に発
見する技術が重要視され、早くから開発が行われている
が、現在までの各種不良セルスクリーン(Defectcell sc
reen)技術では、メモリセルの特性に応じた完全救済を
行うには至っていない。
の不良発生率も増加している。一般に、半導体メモリ装
置の不良は周辺回路の不良とセルアレイにおける不良と
に大別でき、周辺回路の不良はその特性上救済が難しい
が、アレイ内の不良はその不良メモリセルを冗長メモリ
セルに置替えて救済可能で、歩留りを向上させることが
できる。従って、アレイ内の不良メモリセルを早期に発
見する技術が重要視され、早くから開発が行われている
が、現在までの各種不良セルスクリーン(Defectcell sc
reen)技術では、メモリセルの特性に応じた完全救済を
行うには至っていない。
【０００３】不良メモリセルは、初期テストのソーティ
ングテスト(Sorting test)で検出されやすいハード不良
セル(Hard defect cell)と、電界や温度ストレスで徐々
にセル特性が劣化して欠陥に至る検出され難いソフト不
良セル(Soft defect cell)とに区分され、これらハード
及びソフト不良セルをすべて検出可能であるのが理想的
な不良スクリーン技術である。具体的にハード不良セル
は、アレイ内のワードライン及びビットラインに独立的
又は複合的に電気的なオープン／短絡(open/short)が存
在したり、また、セル基板に大きな欠陥が存在してワー
ドラインやビットラインと電気的に短絡したり、或い
は、ゲートオキサイドが絶縁体の役割を果せない程に特
性劣化したりした場合であって、一般的ソーティングテ
ストの段階でも発生しやすいので初期テストで容易に区
別可能である。しかしながらソフト不良セルは、電気的
なオープン／短絡が非常に微弱であったり、或いは、ゲ
ートオキサイドがほんの少しリークしているような程度
の場合であって、初期テストのソーティングテストでは
欠陥発生とはならず、徐々に欠陥が進行していって組立
後のテストで欠陥発生となることもあるような不良であ
る。
ングテスト(Sorting test)で検出されやすいハード不良
セル(Hard defect cell)と、電界や温度ストレスで徐々
にセル特性が劣化して欠陥に至る検出され難いソフト不
良セル(Soft defect cell)とに区分され、これらハード
及びソフト不良セルをすべて検出可能であるのが理想的
な不良スクリーン技術である。具体的にハード不良セル
は、アレイ内のワードライン及びビットラインに独立的
又は複合的に電気的なオープン／短絡(open/short)が存
在したり、また、セル基板に大きな欠陥が存在してワー
ドラインやビットラインと電気的に短絡したり、或い
は、ゲートオキサイドが絶縁体の役割を果せない程に特
性劣化したりした場合であって、一般的ソーティングテ
ストの段階でも発生しやすいので初期テストで容易に区
別可能である。しかしながらソフト不良セルは、電気的
なオープン／短絡が非常に微弱であったり、或いは、ゲ
ートオキサイドがほんの少しリークしているような程度
の場合であって、初期テストのソーティングテストでは
欠陥発生とはならず、徐々に欠陥が進行していって組立
後のテストで欠陥発生となることもあるような不良であ
る。
【０００４】
【発明が解決しようとする課題】従来技術では、テスト
モードで全アレイを同時に選択した後に不良セルを探す
ため、一般的にメモリ動作電源電圧の１．４〜２倍程度
の高い電圧（ストレス電圧）を加え、以後の通常的な機
能に欠陥を生じるセルを不良セルとして判定している。
モードで全アレイを同時に選択した後に不良セルを探す
ため、一般的にメモリ動作電源電圧の１．４〜２倍程度
の高い電圧（ストレス電圧）を加え、以後の通常的な機
能に欠陥を生じるセルを不良セルとして判定している。
【０００５】揮発性メモリであるランダムアクセスメモ
リ（ＲＡＭ）系列及び不揮発性メモリ中のマスクプログ
ラム等のプログラマブルリードオンリメモリ（ＰＲＯ
Ｍ）系列では、ストレス印加後リフレッシュや低電源電
圧ＶＣＣ又は高電源電圧ＶＣＣで動作させたときに正常
動作が遂行されるか否かにより、不良／正常が決定され
る。この場合の代表的不良例が、ゲートオキサイドブレ
ークダウンやジャンクションブレークダウンである。
リ（ＲＡＭ）系列及び不揮発性メモリ中のマスクプログ
ラム等のプログラマブルリードオンリメモリ（ＰＲＯ
Ｍ）系列では、ストレス印加後リフレッシュや低電源電
圧ＶＣＣ又は高電源電圧ＶＣＣで動作させたときに正常
動作が遂行されるか否かにより、不良／正常が決定され
る。この場合の代表的不良例が、ゲートオキサイドブレ
ークダウンやジャンクションブレークダウンである。
【０００６】これらメモリ装置に対し、データの消去及
びプログラムでホットキャリアやトンネル効果(Fowler-
Nordheim Tunneling) を利用してフローティングゲート
の電荷量を調整することによりデータを記憶するＥＰＲ
ＯＭやＥＥＰＲＯＭの系列では、他のメモリでは問題に
ならない水準のゲートオキサイドやジャンクションのリ
ークが存在してもセルデータの電荷量に大きく影響する
ので、より簡単に不良が発生し得る。従って、初期テス
トでソフト不良セルを確実に見つけることが必要であ
る。
びプログラムでホットキャリアやトンネル効果(Fowler-
Nordheim Tunneling) を利用してフローティングゲート
の電荷量を調整することによりデータを記憶するＥＰＲ
ＯＭやＥＥＰＲＯＭの系列では、他のメモリでは問題に
ならない水準のゲートオキサイドやジャンクションのリ
ークが存在してもセルデータの電荷量に大きく影響する
ので、より簡単に不良が発生し得る。従って、初期テス
トでソフト不良セルを確実に見つけることが必要であ
る。
【０００７】このＥＰＲＯＭやＥＥＰＲＯＭ系列の場
合、全アレイを同時に選択してストレス電圧を印加した
とき、アレイ内にハード不良セル及びソフト不良セルが
混在していたとすれば、ハード不良セルを通じてストレ
ス電圧が大きく降下するため、ソフト不良セルに対して
は十分なストレス電圧が印加されずに不良スクリーンが
かけられないことになる。従って、初期テストでソフト
不良セルが見逃されて後続の組立後に、高温ストレスで
あるベーク(Bake)、温度及び電気的ストレスを同時に加
えるバーンインテスト(Burn-in Test)、高電圧でフロー
ティングゲートに電界を加えるディスターブテスト(Dis
turb Test)等が行われた場合、そのソフト不良セルがハ
ード不良セルに発展して落とされることになり、歩留り
の低下につながっている。
合、全アレイを同時に選択してストレス電圧を印加した
とき、アレイ内にハード不良セル及びソフト不良セルが
混在していたとすれば、ハード不良セルを通じてストレ
ス電圧が大きく降下するため、ソフト不良セルに対して
は十分なストレス電圧が印加されずに不良スクリーンが
かけられないことになる。従って、初期テストでソフト
不良セルが見逃されて後続の組立後に、高温ストレスで
あるベーク(Bake)、温度及び電気的ストレスを同時に加
えるバーンインテスト(Burn-in Test)、高電圧でフロー
ティングゲートに電界を加えるディスターブテスト(Dis
turb Test)等が行われた場合、そのソフト不良セルがハ
ード不良セルに発展して落とされることになり、歩留り
の低下につながっている。
【０００８】またＥＰＲＯＭ及びＥＥＰＲＯＭの場合、
データの消去及びプログラムを高電圧をかけることで遂
行するので、消去及びプログラムを数十〜数千回反復実
行するサイクリングテスト(Cycling Test)を実施するよ
うにしており、ソフト不良セルが徐々に発展したハード
不良セルが発生しやすいという問題がある。
データの消去及びプログラムを高電圧をかけることで遂
行するので、消去及びプログラムを数十〜数千回反復実
行するサイクリングテスト(Cycling Test)を実施するよ
うにしており、ソフト不良セルが徐々に発展したハード
不良セルが発生しやすいという問題がある。
【０００９】従って、本発明の目的は、不揮発性半導体
メモリ装置におけるソフト不良セルを初期段階で発見で
き、また特に、ハード不良セルとソフト不良セルとが混
在する場合でも初期テストで発見できるようなストレス
電圧印加回路を提供することにある。
メモリ装置におけるソフト不良セルを初期段階で発見で
き、また特に、ハード不良セルとソフト不良セルとが混
在する場合でも初期テストで発見できるようなストレス
電圧印加回路を提供することにある。
【００１０】
【課題を解決するための手段】ソフト不良セルを早期発
見するためには、メモリセルアレイをより細かな単位に
区切ってストレス電圧をかけられれば好ましいといえ
る。即ち、外部アドレスにより選択されたブロックにの
みストレス電圧を印加できるようなストレス電圧発生回
路であれば、不良セルを初期に発見することができる。
これによると、メモリ装置内に電気的なストレスを加え
てソフト不良セルを検出しようとするとき、アドレスデ
コーディングによりブロック単位でストレスを加えるこ
とにより、たとえストレス電圧が降下するハード不良セ
ルが存在しても、ストレス電圧が降下するブロック以外
のブロックでは、ソフト不良セルがあってもこれに十分
なストレス電圧を印加することができる。
見するためには、メモリセルアレイをより細かな単位に
区切ってストレス電圧をかけられれば好ましいといえ
る。即ち、外部アドレスにより選択されたブロックにの
みストレス電圧を印加できるようなストレス電圧発生回
路であれば、不良セルを初期に発見することができる。
これによると、メモリ装置内に電気的なストレスを加え
てソフト不良セルを検出しようとするとき、アドレスデ
コーディングによりブロック単位でストレスを加えるこ
とにより、たとえストレス電圧が降下するハード不良セ
ルが存在しても、ストレス電圧が降下するブロック以外
のブロックでは、ソフト不良セルがあってもこれに十分
なストレス電圧を印加することができる。
【００１１】具体的には本発明によれば、フローティン
グゲート形ＭＯＳトランジスタからなるメモリセルを多
数配列したメモリセルアレイが所定のブロック単位に分
割されてなり、ストレス電圧、読出電圧、消去電圧及び
プログラム電圧を発生するための電圧発生回路と、入力
アドレスに基づいてブロック選択信号を発生するアドレ
スバッファ及びプリデコーダと、を備えた不揮発性半導
体メモリ装置のストレス電圧印加回路において、前記ブ
ロック選択信号に従ってメモリセルアレイのブロックの
いずれかを選択するブロック選択制御回路と、該ブロッ
ク選択制御回路により選択されたブロックのワードライ
ンへストレス電圧を印加するワードライン選択制御回路
と、を用いて構成することを特徴とする。
グゲート形ＭＯＳトランジスタからなるメモリセルを多
数配列したメモリセルアレイが所定のブロック単位に分
割されてなり、ストレス電圧、読出電圧、消去電圧及び
プログラム電圧を発生するための電圧発生回路と、入力
アドレスに基づいてブロック選択信号を発生するアドレ
スバッファ及びプリデコーダと、を備えた不揮発性半導
体メモリ装置のストレス電圧印加回路において、前記ブ
ロック選択信号に従ってメモリセルアレイのブロックの
いずれかを選択するブロック選択制御回路と、該ブロッ
ク選択制御回路により選択されたブロックのワードライ
ンへストレス電圧を印加するワードライン選択制御回路
と、を用いて構成することを特徴とする。
【００１２】また特に、メモリセルアレイが、選択トラ
ンジスタ間に複数のメモリセルを直列接続してなるスト
リングを配列した行ブロックに分割され、そして前記選
択トランジスタのゲートへ信号を送るパストランジスタ
及びワードラインへワードライン信号を送るワードライ
ンパストランジスタを各行ブロックごとに有してなる場
合に、ブロック選択制御回路について、ブロック選択信
号を受けるブロックプリデコーダと、このブロックプリ
デコーダの出力及び発振入力される昇圧信号に従ってプ
ログラム電圧を基に昇圧動作を行い、前記パストランジ
スタ及びワードラインパストランジスタの各ゲートへパ
ス電圧を印加する第１スイッチポンプ回路と、前記ブロ
ックプリデコーダの出力及び発振入力される昇圧信号に
従って昇圧動作を行い、ストレス電圧を駆動して前記選
択トランジスタの各ゲートへ印加する第２スイッチポン
プ回路と、を前記各行ブロックごとに設けた構成とする
ことを特徴とする。
ンジスタ間に複数のメモリセルを直列接続してなるスト
リングを配列した行ブロックに分割され、そして前記選
択トランジスタのゲートへ信号を送るパストランジスタ
及びワードラインへワードライン信号を送るワードライ
ンパストランジスタを各行ブロックごとに有してなる場
合に、ブロック選択制御回路について、ブロック選択信
号を受けるブロックプリデコーダと、このブロックプリ
デコーダの出力及び発振入力される昇圧信号に従ってプ
ログラム電圧を基に昇圧動作を行い、前記パストランジ
スタ及びワードラインパストランジスタの各ゲートへパ
ス電圧を印加する第１スイッチポンプ回路と、前記ブロ
ックプリデコーダの出力及び発振入力される昇圧信号に
従って昇圧動作を行い、ストレス電圧を駆動して前記選
択トランジスタの各ゲートへ印加する第２スイッチポン
プ回路と、を前記各行ブロックごとに設けた構成とする
ことを特徴とする。
【００１３】またこの場合に、ワードライン選択制御回
路について、ストレス電圧印加時に活性化されるブース
ティング信号と、アドレスバッファ及びプリデコーダか
ら出力されるワードライン選択信号及び発振入力される
昇圧信号とに従って昇圧動作を行い、ストレス電圧を駆
動してワードラインへ印加するスイッチポンプ回路を有
した構成とすることを特徴とする。
路について、ストレス電圧印加時に活性化されるブース
ティング信号と、アドレスバッファ及びプリデコーダか
ら出力されるワードライン選択信号及び発振入力される
昇圧信号とに従って昇圧動作を行い、ストレス電圧を駆
動してワードラインへ印加するスイッチポンプ回路を有
した構成とすることを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。尚、図中の共通要素
には同じ符号を付してある。
付図面を参照して詳細に説明する。尚、図中の共通要素
には同じ符号を付してある。
【００１５】図１のブロック図に示す電気的消去可能で
プログラム可能な不揮発性半導体メモリ装置は、ＮＡＮ
Ｄ形フラッシュメモリセルアレイの構成を有している。
その構造及び読出／書込動作については、例えば１９９
３年１２月２２日付出願の米国特許５，４７３，５６３
号の“不揮発性半導体メモリ”等で詳細に示されてい
る。
プログラム可能な不揮発性半導体メモリ装置は、ＮＡＮ
Ｄ形フラッシュメモリセルアレイの構成を有している。
その構造及び読出／書込動作については、例えば１９９
３年１２月２２日付出願の米国特許５，４７３，５６３
号の“不揮発性半導体メモリ”等で詳細に示されてい
る。
【００１６】この不揮発性半導体メモリ装置では、メイ
ンメモリセルアレイ１０が複数の行ブロックＢ１〜Ｂ５
１２に分けて構成されている。そして、メインメモリセ
ルアレイ１０の駆動は、ブロック選択制御回路２０とワ
ードライン選択制御回路３０により制御される。ブロッ
ク選択制御回路２０は、アドレスバッファ及びプリデコ
ーダ５０を通じて入力されるブロック選択信号に従って
５１２個の行ブロック中の選択ブロックを活性化させ、
またワードライン選択制御回路３０は、その選択ブロッ
クにおいてワードライン選択信号に従う選択ワードライ
ンを活性化させる。即ち、外部から印加されたアドレス
信号１Ａは、アドレスバッファ及びプリデコーダ５０で
ラッチされてからブロック選択制御回路２０及びワード
ライン選択制御回路３０へ伝送される。このアドレスバ
ッファ及びプリデコーダ５０は、半導体メモリ装置で広
く使用される一般的回路である。電圧発生回路４０は、
読出及び書込動作で必要な読出電圧、プログラム電圧、
及び消去電圧を発生し、またストレスモードにおいて
は、読出電圧より高くプログラム電圧より低くした、メ
モリセルアレイ内の不良セルを検出するために印加され
るストレス電圧を発生する回路である。これら読出電
圧、プログラム電圧、消去電圧、及びストレス電圧は電
圧発生制御信号１Ｂに従って発生される。
ンメモリセルアレイ１０が複数の行ブロックＢ１〜Ｂ５
１２に分けて構成されている。そして、メインメモリセ
ルアレイ１０の駆動は、ブロック選択制御回路２０とワ
ードライン選択制御回路３０により制御される。ブロッ
ク選択制御回路２０は、アドレスバッファ及びプリデコ
ーダ５０を通じて入力されるブロック選択信号に従って
５１２個の行ブロック中の選択ブロックを活性化させ、
またワードライン選択制御回路３０は、その選択ブロッ
クにおいてワードライン選択信号に従う選択ワードライ
ンを活性化させる。即ち、外部から印加されたアドレス
信号１Ａは、アドレスバッファ及びプリデコーダ５０で
ラッチされてからブロック選択制御回路２０及びワード
ライン選択制御回路３０へ伝送される。このアドレスバ
ッファ及びプリデコーダ５０は、半導体メモリ装置で広
く使用される一般的回路である。電圧発生回路４０は、
読出及び書込動作で必要な読出電圧、プログラム電圧、
及び消去電圧を発生し、またストレスモードにおいて
は、読出電圧より高くプログラム電圧より低くした、メ
モリセルアレイ内の不良セルを検出するために印加され
るストレス電圧を発生する回路である。これら読出電
圧、プログラム電圧、消去電圧、及びストレス電圧は電
圧発生制御信号１Ｂに従って発生される。
【００１７】図２は、メインメモリセルアレイ１０と周
辺回路の構成を示す概略回路図である。図示のように５
１２個の各行ブロックＢ１〜Ｂ５１２は同様の構成をも
っている。即ち、フローティングゲート形ＭＯＳトラン
ジスタのメモリセルＴ６〜Ｔ７を多数直列接続したＮＡ
ＮＤセル構造を有し、そして、最初の行のメモリセルＴ
６，Ｔ１０，……（２Ｂトランジスタとする）とビット
ラインＢ／Ｌ１，Ｂ／Ｌ２，……，Ｂ／Ｌｎとの間にそ
れぞれ設けられた選択トランジスタＴ５，Ｔ９，……
（２Ａトランジスタとする）、及び、最終の行のメモリ
セルＴ７，Ｔ１１，……（２Ｃトランジスタとする）と
共通ソースライン（ＣＳＬ）６０との間にそれぞれ設け
られた選択トランジスタＴ８，Ｔ１２，……（２Ｄトラ
ンジスタとする）を備えている。これら各列の２つの選
択トランジスタ及びその間のメモリセルでストリングが
構成されており、このストリングは各行ブロックにビッ
トライン数分揃えられている。
辺回路の構成を示す概略回路図である。図示のように５
１２個の各行ブロックＢ１〜Ｂ５１２は同様の構成をも
っている。即ち、フローティングゲート形ＭＯＳトラン
ジスタのメモリセルＴ６〜Ｔ７を多数直列接続したＮＡ
ＮＤセル構造を有し、そして、最初の行のメモリセルＴ
６，Ｔ１０，……（２Ｂトランジスタとする）とビット
ラインＢ／Ｌ１，Ｂ／Ｌ２，……，Ｂ／Ｌｎとの間にそ
れぞれ設けられた選択トランジスタＴ５，Ｔ９，……
（２Ａトランジスタとする）、及び、最終の行のメモリ
セルＴ７，Ｔ１１，……（２Ｃトランジスタとする）と
共通ソースライン（ＣＳＬ）６０との間にそれぞれ設け
られた選択トランジスタＴ８，Ｔ１２，……（２Ｄトラ
ンジスタとする）を備えている。これら各列の２つの選
択トランジスタ及びその間のメモリセルでストリングが
構成されており、このストリングは各行ブロックにビッ
トライン数分揃えられている。
【００１８】ワードライン選択制御回路３０はワードラ
インパストランジスタＴ２〜Ｔ３を介して２Ｂトランジ
スタ及び２Ｃトランジスタの制御ゲートへ読出電圧、プ
ログラム電圧、消去電圧、ストレス電圧を印加する。ま
た、ブロック選択制御回路２０は各行ブロックごとの選
択制御回路２０Ａ，２０Ｂ，……，２０Ｃをもち、パス
トランジスタＴ１，Ｔ４を介して２Ａトランジスタ及び
２Ｄトランジスタのゲートへ所定の電圧を提供する。ブ
ロック選択制御回路２０Ａ，２０Ｂ，……，２０Ｃはま
た、トランジスタＴ１〜Ｔ４を制御するゲート信号７０
ｉ（ｉ＝１〜５１２）を出力する。ＣＳＬ６０は各行ブ
ロックで共通とされ、セルの接地電位を設定する。
インパストランジスタＴ２〜Ｔ３を介して２Ｂトランジ
スタ及び２Ｃトランジスタの制御ゲートへ読出電圧、プ
ログラム電圧、消去電圧、ストレス電圧を印加する。ま
た、ブロック選択制御回路２０は各行ブロックごとの選
択制御回路２０Ａ，２０Ｂ，……，２０Ｃをもち、パス
トランジスタＴ１，Ｔ４を介して２Ａトランジスタ及び
２Ｄトランジスタのゲートへ所定の電圧を提供する。ブ
ロック選択制御回路２０Ａ，２０Ｂ，……，２０Ｃはま
た、トランジスタＴ１〜Ｔ４を制御するゲート信号７０
ｉ（ｉ＝１〜５１２）を出力する。ＣＳＬ６０は各行ブ
ロックで共通とされ、セルの接地電位を設定する。
【００１９】図３は、ブロック選択制御回路２０の具体
的回路例を示す。アドレスバッファ及びプリデコーダ５
０でデコーディングされたブロック選択信号であるアド
レス信号３Ａ，３Ｂ，３Ｃをブロックプリデコーダ１０
０へ入力し、このブロックプリデコーダ１００の出力を
インバータＬ１，Ｌ３を介して用いるようにしてある。
インバータＬ１の出力を受ける第１スイッチポンプ回路
２００は、ストレスモードで活性化される昇圧信号１１
０とインバータＬ１の出力とをＮＡＮＤゲートＬ２で演
算して動作し、ストレス電圧よりも１Ｖ（しきい値電
圧）以上高いプログラム電圧Ｖｍｌを用いたポンピング
動作でパストランジスタＴ１〜Ｔ４のゲート信号７０ｉ
（パス電圧）を発生する。また、第２スイッチポンプ回
路３００も同様の構成とされ（図示略）、インバータＬ
３の出力と昇圧信号１１０に従いトランジスタＥ３を制
御してストレス電圧Ｖｓｔｒを駆動し、２Ａトランジス
タ及び２Ｄトランジスタへ送る。
的回路例を示す。アドレスバッファ及びプリデコーダ５
０でデコーディングされたブロック選択信号であるアド
レス信号３Ａ，３Ｂ，３Ｃをブロックプリデコーダ１０
０へ入力し、このブロックプリデコーダ１００の出力を
インバータＬ１，Ｌ３を介して用いるようにしてある。
インバータＬ１の出力を受ける第１スイッチポンプ回路
２００は、ストレスモードで活性化される昇圧信号１１
０とインバータＬ１の出力とをＮＡＮＤゲートＬ２で演
算して動作し、ストレス電圧よりも１Ｖ（しきい値電
圧）以上高いプログラム電圧Ｖｍｌを用いたポンピング
動作でパストランジスタＴ１〜Ｔ４のゲート信号７０ｉ
（パス電圧）を発生する。また、第２スイッチポンプ回
路３００も同様の構成とされ（図示略）、インバータＬ
３の出力と昇圧信号１１０に従いトランジスタＥ３を制
御してストレス電圧Ｖｓｔｒを駆動し、２Ａトランジス
タ及び２Ｄトランジスタへ送る。
【００２０】図４は、ワードライン選択制御回路３０の
具体的回路例を示す。アドレスバッファ及びプリデコー
ダ５０でラッチされたアドレスによるワードライン選択
信号１６０をＮＡＮＤゲートＬ４で昇圧信号１５０と演
算し、そしてストレスモードで活性化されるブースティ
ング信号１７０に従いトランジスタＥ６を制御してスト
レス電圧Ｖｓｔｒを駆動する。その出力Ｓ１〜Ｓ２は、
ワードラインパストランジスタＴ２〜Ｔ３を経て２Ｂト
ランジスタ〜２Ｃトランジスタの制御ゲートへ送られ
る。
具体的回路例を示す。アドレスバッファ及びプリデコー
ダ５０でラッチされたアドレスによるワードライン選択
信号１６０をＮＡＮＤゲートＬ４で昇圧信号１５０と演
算し、そしてストレスモードで活性化されるブースティ
ング信号１７０に従いトランジスタＥ６を制御してスト
レス電圧Ｖｓｔｒを駆動する。その出力Ｓ１〜Ｓ２は、
ワードラインパストランジスタＴ２〜Ｔ３を経て２Ｂト
ランジスタ〜２Ｃトランジスタの制御ゲートへ送られ
る。
【００２１】このような不揮発性半導体メモリ装置（Ｅ
ＥＰＲＯＭ）につき、全セルが消去のオンセルの状態で
ストレス電圧を加えるストレスモードへ進入する場合を
説明する。即ち、本例のような不揮発性半導体メモリ装
置は、データプログラムやストレスを加える前には消去
を行うのが一般的であるからである。消去動作について
は、上述の米国特許明細書等で開示されているので、説
明は省略する。
ＥＰＲＯＭ）につき、全セルが消去のオンセルの状態で
ストレス電圧を加えるストレスモードへ進入する場合を
説明する。即ち、本例のような不揮発性半導体メモリ装
置は、データプログラムやストレスを加える前には消去
を行うのが一般的であるからである。消去動作について
は、上述の米国特許明細書等で開示されているので、説
明は省略する。
【００２２】１番目の行ブロックＢ１がストレス印加対
象とされる場合、ストレスモードへの進入でアドレス信
号１Ａによる行ブロックＢ１の選択アドレスがローディ
ングされると、アドレスバッファ及びプリデコーダ５０
でそのアドレスがラッチされると共にデコーディングさ
れ、その結果のブロックアドレス選択信号１Ｃはブロッ
ク選択制御回路２０へ、またワードライン選択信号１Ｄ
はワードライン選択制御回路３０へ入力される。ブロッ
クアドレス選択信号１Ｃによるブロックアドレス信号３
Ａ，３Ｂ，３Ｃに従って第１ブロック選択制御回路２０
ＡにおけるインバータＬ１の出力は論理“ハイ”にな
る。
象とされる場合、ストレスモードへの進入でアドレス信
号１Ａによる行ブロックＢ１の選択アドレスがローディ
ングされると、アドレスバッファ及びプリデコーダ５０
でそのアドレスがラッチされると共にデコーディングさ
れ、その結果のブロックアドレス選択信号１Ｃはブロッ
ク選択制御回路２０へ、またワードライン選択信号１Ｄ
はワードライン選択制御回路３０へ入力される。ブロッ
クアドレス選択信号１Ｃによるブロックアドレス信号３
Ａ，３Ｂ，３Ｃに従って第１ブロック選択制御回路２０
ＡにおけるインバータＬ１の出力は論理“ハイ”にな
る。
【００２３】また、ストレスモードに進入すれば、電圧
制御信号１Ｂにより電圧発生回路４０が、読出電圧より
高くプログラム電圧より低いストレス電圧Ｖｓｔｒを発
生する。このときプログラム電圧Ｖｍｌは１８Ｖで発生
される。更に、書込エネーブル信号１２０は論理“ロ
ウ”、昇圧信号１１０は論理“ハイ”／“ロウ”に発振
(oscillation) する。従って、インバータＬ１の出力が
論理“ハイ”になれば、図３に示したゲート信号７０ｉ
の出力電圧は、まずデプレッション形トランジスタＤ１
の短絡−オフ電圧（約２Ｖと仮定）だけ印加され、エン
ハンスメント形トランジスタＥ２のゲートがその約２Ｖ
になれば、プログラム電圧ＶｍｌがトランジスタＥ２の
しきい値電圧Ｖｔ（約１Ｖと仮定）程減少してキャパシ
タＣ１に伝達される。このとき、ＮＡＮＤゲートＬ２の
一方の入力がインバータＬ１による論理“ハイ”にな
り、他方は論理“ハイ”／“ロウ”で発振するので、Ｎ
ＡＮＤゲートＬ２の出力は論理“ハイ”／“ロウ”に発
振する。ＮＡＮＤゲートＬ２の出力が論理“ハイ”（５
Ｖと仮定）になると、始めにトランジスタＥ２により伝
達された電圧１Ｖが△Ｖ（約５Ｖ）だけ昇圧され、この
昇圧電圧１Ｖ＋△Ｖは、エンハンスメント形トランジス
タＥ１を通じて１Ｖだけ減少してトランジスタＥ２のゲ
ートへ△Ｖ（約５Ｖ）として伝達される。
制御信号１Ｂにより電圧発生回路４０が、読出電圧より
高くプログラム電圧より低いストレス電圧Ｖｓｔｒを発
生する。このときプログラム電圧Ｖｍｌは１８Ｖで発生
される。更に、書込エネーブル信号１２０は論理“ロ
ウ”、昇圧信号１１０は論理“ハイ”／“ロウ”に発振
(oscillation) する。従って、インバータＬ１の出力が
論理“ハイ”になれば、図３に示したゲート信号７０ｉ
の出力電圧は、まずデプレッション形トランジスタＤ１
の短絡−オフ電圧（約２Ｖと仮定）だけ印加され、エン
ハンスメント形トランジスタＥ２のゲートがその約２Ｖ
になれば、プログラム電圧ＶｍｌがトランジスタＥ２の
しきい値電圧Ｖｔ（約１Ｖと仮定）程減少してキャパシ
タＣ１に伝達される。このとき、ＮＡＮＤゲートＬ２の
一方の入力がインバータＬ１による論理“ハイ”にな
り、他方は論理“ハイ”／“ロウ”で発振するので、Ｎ
ＡＮＤゲートＬ２の出力は論理“ハイ”／“ロウ”に発
振する。ＮＡＮＤゲートＬ２の出力が論理“ハイ”（５
Ｖと仮定）になると、始めにトランジスタＥ２により伝
達された電圧１Ｖが△Ｖ（約５Ｖ）だけ昇圧され、この
昇圧電圧１Ｖ＋△Ｖは、エンハンスメント形トランジス
タＥ１を通じて１Ｖだけ減少してトランジスタＥ２のゲ
ートへ△Ｖ（約５Ｖ）として伝達される。
【００２４】このようなスイッチポンプの昇圧作用によ
り、第１スイッチポンプ回路２００の出力電圧は最大Ｖ
ｍｌ＋△Ｖ−２Ｖｔまで上昇し、このパス電圧に従って
１番目の行ブロックＢ１が活性化される。一方、この行
ブロックＢ１以外の５１１個の行ブロックは、アドレス
信号３Ａ，３Ｂ，３Ｃの組合せによるデコーディングで
非選択となるので、該各行ブロック担当の論理ゲートの
出力は論理“ロウ”になり、これに従って昇圧作用に必
要な初期電圧が発生されないので、これら各行ブロック
は非活性化される。
り、第１スイッチポンプ回路２００の出力電圧は最大Ｖ
ｍｌ＋△Ｖ−２Ｖｔまで上昇し、このパス電圧に従って
１番目の行ブロックＢ１が活性化される。一方、この行
ブロックＢ１以外の５１１個の行ブロックは、アドレス
信号３Ａ，３Ｂ，３Ｃの組合せによるデコーディングで
非選択となるので、該各行ブロック担当の論理ゲートの
出力は論理“ロウ”になり、これに従って昇圧作用に必
要な初期電圧が発生されないので、これら各行ブロック
は非活性化される。
【００２５】またこれと同様の昇圧動作により、ブロッ
クプリデコーダ１００の出力を入力するインバータＬ３
の出力に従う第２スイッチポンプ回路３００の出力電圧
はＶｓｔｒ＋△Ｖ−２Ｖｔまで上昇し、これにより導通
するエンハンスメント形トランジスタＥ３は、選択され
た１番目行ブロックＢ１の２Ａトランジスタ及び２Ｄト
ランジスタのゲートへストレス電圧を送る。
クプリデコーダ１００の出力を入力するインバータＬ３
の出力に従う第２スイッチポンプ回路３００の出力電圧
はＶｓｔｒ＋△Ｖ−２Ｖｔまで上昇し、これにより導通
するエンハンスメント形トランジスタＥ３は、選択され
た１番目行ブロックＢ１の２Ａトランジスタ及び２Ｄト
ランジスタのゲートへストレス電圧を送る。
【００２６】図４に示すワードライン選択制御回路３０
内のスイッチポンプ回路４００の動作も、図３に示した
ブロック選択制御回路２０の動作と同様である。即ち、
ストレスモードで活性化されるブースティング信号１７
０は論理“ハイ”、書込エネーブル信号１８０は論理
“ロウ”になり、アドレスバッファ及びプリデコーダ５
０でラッチされたアドレスによるワードライン選択信号
１６０は、外部アドレスデコーディングに従って論理
“ハイ”になる。従って、昇圧信号１５０の発振により
スイッチポンプ回路４００の出力電圧は最大Ｖｓｔｒ＋
△Ｖ−２Ｖｔまで上昇する。これに応じるエンハンスメ
ント形トランジスタＥ６を通じた出力Ｓ１〜Ｓ２は、図
２に示したワードラインパストランジスタＴ２〜Ｔ３を
介してストレス電圧として２Ｂトランジスタ〜２Ｃトラ
ンジスタの制御ゲートへ印加される。このワードライン
選択制御回路３０内の出力Ｓ１〜Ｓ２は、行ブロックＢ
１内のワードライン数分存在し、全行ブロック共通とな
る。
内のスイッチポンプ回路４００の動作も、図３に示した
ブロック選択制御回路２０の動作と同様である。即ち、
ストレスモードで活性化されるブースティング信号１７
０は論理“ハイ”、書込エネーブル信号１８０は論理
“ロウ”になり、アドレスバッファ及びプリデコーダ５
０でラッチされたアドレスによるワードライン選択信号
１６０は、外部アドレスデコーディングに従って論理
“ハイ”になる。従って、昇圧信号１５０の発振により
スイッチポンプ回路４００の出力電圧は最大Ｖｓｔｒ＋
△Ｖ−２Ｖｔまで上昇する。これに応じるエンハンスメ
ント形トランジスタＥ６を通じた出力Ｓ１〜Ｓ２は、図
２に示したワードラインパストランジスタＴ２〜Ｔ３を
介してストレス電圧として２Ｂトランジスタ〜２Ｃトラ
ンジスタの制御ゲートへ印加される。このワードライン
選択制御回路３０内の出力Ｓ１〜Ｓ２は、行ブロックＢ
１内のワードライン数分存在し、全行ブロック共通とな
る。
【００２７】以上の結果、選択された１番目の行ブロッ
クＢ１では各パストランジスタＴ１〜Ｔ４のゲートがゲ
ート信号７０ｉによりパス電圧Ｖｍｌ＋△Ｖ−２Ｖｔ、
非選択ブロックではそのゲート信号７０ｉの電圧が０Ｖ
になるので、ワードライン選択制御回路３０の出力であ
るストレス電圧は、選択ブロックである行ブロックＢ１
のワードラインにのみ印加される。即ち、外部アドレス
デコーディングにより、１番目の行ブロックＢ１のみ選
択して所望の時間だけストレス電圧を印加できるように
なる。尚、デプレッション形トランジスタＤ１，Ｄ２は
昇圧の逆流防止のために設けられているに過ぎない。
クＢ１では各パストランジスタＴ１〜Ｔ４のゲートがゲ
ート信号７０ｉによりパス電圧Ｖｍｌ＋△Ｖ−２Ｖｔ、
非選択ブロックではそのゲート信号７０ｉの電圧が０Ｖ
になるので、ワードライン選択制御回路３０の出力であ
るストレス電圧は、選択ブロックである行ブロックＢ１
のワードラインにのみ印加される。即ち、外部アドレス
デコーディングにより、１番目の行ブロックＢ１のみ選
択して所望の時間だけストレス電圧を印加できるように
なる。尚、デプレッション形トランジスタＤ１，Ｄ２は
昇圧の逆流防止のために設けられているに過ぎない。
【００２８】１番目の行ブロックＢ１のストレス印加が
終われば、次の行ブロックのアドレスを入力して活性化
させ、同様のブロック選択によるストレス印加を順次実
施していけばよい。また、アドレスの入力形態によって
は全行ブロックを選択した全アレイに対する一括ストレ
ス印加を実施することも可能である。
終われば、次の行ブロックのアドレスを入力して活性化
させ、同様のブロック選択によるストレス印加を順次実
施していけばよい。また、アドレスの入力形態によって
は全行ブロックを選択した全アレイに対する一括ストレ
ス印加を実施することも可能である。
【００２９】この実施形態によれば、メモリセルアレイ
に対しブロック単位という細かな単位でストレスを加え
られるので、十分なストレス電圧を印加できる。また、
ハード不良セルのあるブロックではそのリークによりス
トレス電圧が降下することから容易にブロック別の検証
が可能であり、この場合にはブロック単位での冗長によ
るデバイス救済を行える。ストレス電圧が印加される選
択ブロックと非選択ブロックとの電圧関係を次の表１に
まとめておく。
に対しブロック単位という細かな単位でストレスを加え
られるので、十分なストレス電圧を印加できる。また、
ハード不良セルのあるブロックではそのリークによりス
トレス電圧が降下することから容易にブロック別の検証
が可能であり、この場合にはブロック単位での冗長によ
るデバイス救済を行える。ストレス電圧が印加される選
択ブロックと非選択ブロックとの電圧関係を次の表１に
まとめておく。
【表１】
【００３０】図５は、この例のストレスモードのフロー
チャートを示したものである。まずステップ１で全アレ
イ消去を行った後、ストレスモードに進入して最初の行
ブロックを外部アドレスにより選択し（ステップ２）、
上記ストレス状態を該行ブロック内の全セルに時間Ｔｓ
ｔｒで加え（ステップ３）、最初の行ブロックのストレ
ス印加を終了する。次いで外部比較器(comparator)等を
用いてその次のストレスを加えるブロックアドレスが最
終ブロックアドレスであるか比較判断し（ステップ
４）、最終行ブロックでなければブロックアドレスを１
増加させた後（ステップ５）にステップ３へ戻って該当
行ブロックへストレスを加える。ステップ４の結果が最
終ブロックアドレスであればストレス印加を終了してス
テップ６へ進み、全アレイを検証して全アレイに対する
ストレス印加を完了する。この場合、各行ブロックへの
ストレス印加終了ごとに検証を行うようにしてもよい。
チャートを示したものである。まずステップ１で全アレ
イ消去を行った後、ストレスモードに進入して最初の行
ブロックを外部アドレスにより選択し（ステップ２）、
上記ストレス状態を該行ブロック内の全セルに時間Ｔｓ
ｔｒで加え（ステップ３）、最初の行ブロックのストレ
ス印加を終了する。次いで外部比較器(comparator)等を
用いてその次のストレスを加えるブロックアドレスが最
終ブロックアドレスであるか比較判断し（ステップ
４）、最終行ブロックでなければブロックアドレスを１
増加させた後（ステップ５）にステップ３へ戻って該当
行ブロックへストレスを加える。ステップ４の結果が最
終ブロックアドレスであればストレス印加を終了してス
テップ６へ進み、全アレイを検証して全アレイに対する
ストレス印加を完了する。この場合、各行ブロックへの
ストレス印加終了ごとに検証を行うようにしてもよい。
【００３１】以上、図面を中心に例をあげて説明した
が、本発明の技術的思想を外れない範囲内では、ＲＡ
Ｍ、ＲＯＭ系列の半導体メモリ装置にも適用可能である
ことをこの技術分野における通常な知識を有する者なら
ば明白に理解できるであろう。
が、本発明の技術的思想を外れない範囲内では、ＲＡ
Ｍ、ＲＯＭ系列の半導体メモリ装置にも適用可能である
ことをこの技術分野における通常な知識を有する者なら
ば明白に理解できるであろう。
【００３２】
【発明の効果】本発明によれば、アドレス信号を用いた
ブロック単位でのストレス電圧印加を可能にしたので、
各メモリ素子に対し十分なストレスを加えることがで
き、従ってソフト不良セルの早期発見が可能になる。こ
れにより、テスト時間の短縮やテスト効率向上を図れ
る。
ブロック単位でのストレス電圧印加を可能にしたので、
各メモリ素子に対し十分なストレスを加えることがで
き、従ってソフト不良セルの早期発見が可能になる。こ
れにより、テスト時間の短縮やテスト効率向上を図れ
る。
【図１】本発明によるストレス電圧印加回路を備えたメ
モリ装置のブロック図。
モリ装置のブロック図。
【図２】メモリセルアレイ部分の一部詳細を示す概略回
路図。
路図。
【図３】ブロック選択制御回路の構成例を示す回路図。
【図４】ワードライン選択制御回路の構成例を示す回路
図。
図。
【図５】ストレス電圧印加の際のフローチャート。
【符号の説明】 １０ メモリセルアレイ ２０ ブロック選択制御回路 ３０ ワードライン選択制御回路 ４０ 電圧発生回路 ５０ アドレスバッファ及びプリデコーダ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 673 G11C 16/06
Claims (5)
- 【請求項１】 フローティングゲート形ＭＯＳトランジ
スタからなるメモリセルを多数配列したメモリセルアレ
イが所定のブロック単位に分割されてなり、ストレス電
圧、読出電圧、消去電圧及びプログラム電圧を発生する
ための電圧発生回路と、入力アドレスに基づいてブロッ
ク選択信号を発生するアドレスバッファ及びプリデコー
ダと、を備えた不揮発性半導体メモリ装置のストレス電
圧印加回路において、 前記ブロック選択信号に従ってメモリセルアレイのブロ
ックのいずれかを選択するブロック選択制御回路と、該
ブロック選択制御回路により選択されたブロックのワー
ドラインへストレス電圧を印加するワードライン選択制
御回路と、を用いてなることを特徴とするストレス電圧
印加回路。 - 【請求項２】 メモリセルアレイは、選択トランジスタ
間に複数のメモリセルを直列接続してなるストリングを
配列した行ブロックに分割され、そして前記選択トラン
ジスタのゲートへ信号を送るパストランジスタ及びワー
ドラインへワードライン信号を送るワードラインパスト
ランジスタを各行ブロックごとに有してなり、ブロック
選択制御回路は、ブロック選択信号を受けるブロックプ
リデコーダと、このブロックプリデコーダの出力及び発
振入力される昇圧信号に従ってプログラム電圧を基に昇
圧動作を行い、前記パストランジスタ及びワードライン
パストランジスタの各ゲートへパス電圧を印加する第１
スイッチポンプ回路と、前記ブロックプリデコーダの出
力及び発振入力される昇圧信号に従って昇圧動作を行
い、ストレス電圧を駆動して前記選択トランジスタの各
ゲートへ印加する第２スイッチポンプ回路と、を前記各
行ブロックごとに有してなる請求項１記載のストレス電
圧印加回路。 - 【請求項３】 ワードライン選択制御回路は、ストレス
電圧印加時に活性化されるブースティング信号と、アド
レスバッファ及びプリデコーダから出力されるワードラ
イン選択信号及び発振入力される昇圧信号とに従って昇
圧動作を行い、ストレス電圧を駆動してワードラインへ
印加するスイッチポンプ回路を有してなる請求項２記載
のストレス電圧印加回路。 - 【請求項４】 ストレス電圧は、読出電圧とプログラム
電圧との間の値を有する請求項１〜３のいずれか１項に
記載のストレス電圧印加回路。 - 【請求項５】 プログラム電圧は、ストレス電圧にしき
い値電圧を加えた値以上の値を有する請求項４記載のス
トレス電圧印加回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950010167A KR0145225B1 (ko) | 1995-04-27 | 1995-04-27 | 블럭 단위로 스트레스 가능한 회로 |
| KR1995P10167 | 1995-04-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306200A JPH08306200A (ja) | 1996-11-22 |
| JP2755936B2 true JP2755936B2 (ja) | 1998-05-25 |
Family
ID=19413137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8107272A Expired - Fee Related JP2755936B2 (ja) | 1995-04-27 | 1996-04-26 | ブロック単位でストレス印加可能なストレス電圧印加回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5654925A (ja) |
| JP (1) | JP2755936B2 (ja) |
| KR (1) | KR0145225B1 (ja) |
| DE (1) | DE19615660A1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005409A (en) * | 1996-06-04 | 1999-12-21 | Advanced Micro Devices, Inc. | Detection of process-induced damage on transistors in real time |
| KR19980034731A (ko) * | 1996-11-08 | 1998-08-05 | 김영환 | 반도체 메모리 소자의 스트레스 테스트 장치 및 그 방법 |
| JPH10269800A (ja) | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2964982B2 (ja) * | 1997-04-01 | 1999-10-18 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JPH1166874A (ja) * | 1997-08-08 | 1999-03-09 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| KR100268434B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 반도체 메모리 장치 및 그것의 번-인 테스트방법 |
| KR100269322B1 (ko) * | 1998-01-16 | 2000-10-16 | 윤종용 | 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법 |
| US6606267B2 (en) * | 1998-06-23 | 2003-08-12 | Sandisk Corporation | High data rate write process for non-volatile flash memories |
| US6122760A (en) * | 1998-08-25 | 2000-09-19 | International Business Machines Corporation | Burn in technique for chips containing different types of IC circuitry |
| US6081455A (en) * | 1999-01-14 | 2000-06-27 | Advanced Micro Devices, Inc. | EEPROM decoder block having a p-well coupled to a charge pump for charging the p-well and method of programming with the EEPROM decoder block |
| JP3859912B2 (ja) | 1999-09-08 | 2006-12-20 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US6622230B1 (en) * | 2000-11-28 | 2003-09-16 | Advanced Micro Devices, Inc. | Multi-set block erase |
| US6392941B1 (en) * | 2000-12-29 | 2002-05-21 | Cypress Semiconductor Corp. | Wordline and pseudo read stress test for SRAM |
| US6574158B1 (en) * | 2001-09-27 | 2003-06-03 | Cypress Semiconductor Corp. | Method and system for measuring threshold of EPROM cells |
| KR100515055B1 (ko) * | 2002-12-12 | 2005-09-14 | 삼성전자주식회사 | 모든 칼럼 선택 트랜지스터들을 선택할 수 있는 칼럼 프리디코더를 갖는 플레쉬 메모리 장치와 그 스트레스 테스트방법 |
| JP4203372B2 (ja) * | 2003-08-26 | 2008-12-24 | 富士雄 舛岡 | 不揮発性半導体記憶装置及びそれを備えてなる液晶表示装置 |
| JP4805733B2 (ja) * | 2006-06-21 | 2011-11-02 | 株式会社東芝 | 半導体記憶装置及びそのテスト方法 |
| KR100816162B1 (ko) * | 2007-01-23 | 2008-03-21 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 장치 및 셀 특성 개선 방법 |
| KR100904962B1 (ko) * | 2007-05-31 | 2009-06-26 | 삼성전자주식회사 | 스트레스 검출 회로, 이를 포함하는 반도체 칩 및 스트레스검출 방법 |
| US7679978B1 (en) * | 2007-07-11 | 2010-03-16 | Sun Microsystems, Inc. | Scheme for screening weak memory cell |
| RU2748727C2 (ru) * | 2017-01-31 | 2021-05-31 | Хьюлетт-Паккард Дивелопмент Компани, Л.П. | Доступ к блокам памяти в банке памяти |
| KR20220050665A (ko) * | 2020-10-16 | 2022-04-25 | 삼성전자주식회사 | 패스 트랜지스터 회로를 포함하는 메모리 장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| KR960001859B1 (ko) * | 1993-04-16 | 1996-02-06 | 삼성전자주식회사 | 반도체 메모리장치의 디코딩회로 및 그 방법 |
| JP2725570B2 (ja) * | 1993-11-02 | 1998-03-11 | 日本電気株式会社 | 半導体メモリ装置 |
-
1995
- 1995-04-27 KR KR1019950010167A patent/KR0145225B1/ko not_active IP Right Cessation
-
1996
- 1996-04-18 US US08/634,643 patent/US5654925A/en not_active Expired - Lifetime
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