JPH07192484A - 不揮発性メモリ装置とその読出方法 - Google Patents
不揮発性メモリ装置とその読出方法Info
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- JPH07192484A JPH07192484A JP29703194A JP29703194A JPH07192484A JP H07192484 A JPH07192484 A JP H07192484A JP 29703194 A JP29703194 A JP 29703194A JP 29703194 A JP29703194 A JP 29703194A JP H07192484 A JPH07192484 A JP H07192484A
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Abstract
(57)【要約】
【目的】 デコーディング回路の占める面積をより縮小
して集積性を向上させた不揮発性半導体メモリ装置を提
供する。 【構成】 しきい値電圧の調整によりデータを記憶する
メモリセルＭ１〜Ｍ８を有したメモリセルアレイをブロ
ック化した構成をもち、ワード線ＷＬによる制御で選択
対象外のメモリセルを導通状態としてデータを読出すよ
うになった不揮発性メモリ装置のデコーディング回路に
ついて、ワード線へワード線駆動信号ＣＧを伝送する伝
達トランジスタＢＴのゲート端子にブロック選択信号を
印加して電源電圧としておいてからより高電圧のワード
線駆動信号ＣＧを発生し、伝達トランジスタＢＴの自己
昇圧によりワード線駆動信号ＣＧをワード線ＷＬへ伝送
する。従来では各ブロックにポンピングキャパシタを備
え、ポンピング信号の印加で昇圧を行ってトランジスタ
ＢＴのゲート電圧を上昇させていたが、本発明ではポン
ピングキャパシタやそのポンピング信号を発生する回路
を使用せずとも十分なワード線駆動電圧を得られるよう
になるので、集積性が向上する。
して集積性を向上させた不揮発性半導体メモリ装置を提
供する。 【構成】 しきい値電圧の調整によりデータを記憶する
メモリセルＭ１〜Ｍ８を有したメモリセルアレイをブロ
ック化した構成をもち、ワード線ＷＬによる制御で選択
対象外のメモリセルを導通状態としてデータを読出すよ
うになった不揮発性メモリ装置のデコーディング回路に
ついて、ワード線へワード線駆動信号ＣＧを伝送する伝
達トランジスタＢＴのゲート端子にブロック選択信号を
印加して電源電圧としておいてからより高電圧のワード
線駆動信号ＣＧを発生し、伝達トランジスタＢＴの自己
昇圧によりワード線駆動信号ＣＧをワード線ＷＬへ伝送
する。従来では各ブロックにポンピングキャパシタを備
え、ポンピング信号の印加で昇圧を行ってトランジスタ
ＢＴのゲート電圧を上昇させていたが、本発明ではポン
ピングキャパシタやそのポンピング信号を発生する回路
を使用せずとも十分なワード線駆動電圧を得られるよう
になるので、集積性が向上する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ装置に関
し、特に、ＮＡＮＤセル構造を有した電気的消去可能で
プログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）
に関するものである。
し、特に、ＮＡＮＤセル構造を有した電気的消去可能で
プログラム可能なリードオンリメモリ（ＥＥＰＲＯＭ）
に関するものである。
【０００２】
【従来の技術】近年、半導体を用いた不揮発性メモリ装
置は高密度大容量化が進められ、それに伴って、使用さ
れる電源電圧も低くなる傾向にある。大容量化のために
集積度を増すには、周辺回路、特に選択的にメモリセル
を駆動するデコーディング回路の占める面積を減少させ
なければならない。これを解決するための方法として、
メモリセルアレイを行ブロック単位で動かすようにし、
その各メモリブロックでデコーディング回路を共有する
技術が開発されている。また、低くされた電源電圧に起
因する問題として、メモリセルの読出時にしきい電圧を
克服しきれず読取エラーが発生するという問題が発生し
てきている。これを解決するために、電源電圧を増幅し
てしきい電圧を克服できる程度に高め、これを駆動電圧
としてワード線に印加する方法が提示されている。
置は高密度大容量化が進められ、それに伴って、使用さ
れる電源電圧も低くなる傾向にある。大容量化のために
集積度を増すには、周辺回路、特に選択的にメモリセル
を駆動するデコーディング回路の占める面積を減少させ
なければならない。これを解決するための方法として、
メモリセルアレイを行ブロック単位で動かすようにし、
その各メモリブロックでデコーディング回路を共有する
技術が開発されている。また、低くされた電源電圧に起
因する問題として、メモリセルの読出時にしきい電圧を
克服しきれず読取エラーが発生するという問題が発生し
てきている。これを解決するために、電源電圧を増幅し
てしきい電圧を克服できる程度に高め、これを駆動電圧
としてワード線に印加する方法が提示されている。
【０００３】このような技術の一例として、ＥＥＰＲＯ
Ｍについてデコーディング回路の面積を減少させるため
にメモリセルアレイを行ブロック単位で動作させ、そし
てその各メモリブロックがワード線駆動回路（ワード線
駆動手段）を共有するようにした技術が、１９９１年の
米国特許第５，０４３，９４２号に開示されている。こ
れについて簡単に図３に示して説明する。
Ｍについてデコーディング回路の面積を減少させるため
にメモリセルアレイを行ブロック単位で動作させ、そし
てその各メモリブロックがワード線駆動回路（ワード線
駆動手段）を共有するようにした技術が、１９９１年の
米国特許第５，０４３，９４２号に開示されている。こ
れについて簡単に図３に示して説明する。
【０００４】このブロックデコーディング回路を有する
ＥＥＰＲＯＭでは、ビット線ＢＬに接続された第１スト
リング選択トランジスタ（ストリング選択手段）ＳＴ１
と接地電圧端に接続された第２ストリング選択トランジ
スタ（接地選択手段）ＳＴ２との間に１つのＮＡＮＤセ
ルストリング（CELL STRING）１０が配置されている。
このＮＡＮＤセルストリング１０は、チャネルが直列接
続され、各ゲート端子がそれぞれ対応するワード線ＷＬ
１〜ＷＬ８により制御される８つのメモリセルＭ１〜Ｍ
８で構成される。そして、１つのメモリブロックは、行
方向に配列され、８本のワード線ＷＬ１〜ＷＬ８で共通
に制御される同様の構成の第１〜第２５６ＮＡＮＤセル
ストリング（全部で２５６個のＮＡＮＤセルストリン
グ）を有している。これらセルストリングの各メモリセ
ルは、制御ゲート及びフローティングゲートを有した典
型的なＥＥＰＲＯＭセルである。
ＥＥＰＲＯＭでは、ビット線ＢＬに接続された第１スト
リング選択トランジスタ（ストリング選択手段）ＳＴ１
と接地電圧端に接続された第２ストリング選択トランジ
スタ（接地選択手段）ＳＴ２との間に１つのＮＡＮＤセ
ルストリング（CELL STRING）１０が配置されている。
このＮＡＮＤセルストリング１０は、チャネルが直列接
続され、各ゲート端子がそれぞれ対応するワード線ＷＬ
１〜ＷＬ８により制御される８つのメモリセルＭ１〜Ｍ
８で構成される。そして、１つのメモリブロックは、行
方向に配列され、８本のワード線ＷＬ１〜ＷＬ８で共通
に制御される同様の構成の第１〜第２５６ＮＡＮＤセル
ストリング（全部で２５６個のＮＡＮＤセルストリン
グ）を有している。これらセルストリングの各メモリセ
ルは、制御ゲート及びフローティングゲートを有した典
型的なＥＥＰＲＯＭセルである。
【０００５】デコーディング回路では、まず、ブロック
選択情報Ｘ、Ｙ、Ｚを受け、これらに応じてブロック選
択信号を出力するブロック選択回路（ブロック選択手
段）１１により、第１ストリング選択部１２及び第２ス
トリング選択部１４にブロック選択信号が供給される。
第１ストリング選択部１２は、ブロック選択信号及びス
トリング選択信号ＳＤ１を入力とするＮＡＮＤゲート
と、このＮＡＮＤゲートの出力を反転させるインバータ
と、から構成される。また、第２ストリング選択部１４
は、ブロック選択信号及び接地選択信号ＳＳ１を入力と
するＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反
転させるインバータと、から構成される。第１ストリン
グ選択部１２の出力は、ゲート端子に信号バーＰＲＯを
受けて動作するデプレッション形遮断トランジスタ１８
のチャネルを通じてストリング選択線ＳＳＬに印加され
る。そして、第２ストリング選択部１４の出力は、接地
選択線ＧＳＬに印加される。
選択情報Ｘ、Ｙ、Ｚを受け、これらに応じてブロック選
択信号を出力するブロック選択回路（ブロック選択手
段）１１により、第１ストリング選択部１２及び第２ス
トリング選択部１４にブロック選択信号が供給される。
第１ストリング選択部１２は、ブロック選択信号及びス
トリング選択信号ＳＤ１を入力とするＮＡＮＤゲート
と、このＮＡＮＤゲートの出力を反転させるインバータ
と、から構成される。また、第２ストリング選択部１４
は、ブロック選択信号及び接地選択信号ＳＳ１を入力と
するＮＡＮＤゲートと、このＮＡＮＤゲートの出力を反
転させるインバータと、から構成される。第１ストリン
グ選択部１２の出力は、ゲート端子に信号バーＰＲＯを
受けて動作するデプレッション形遮断トランジスタ１８
のチャネルを通じてストリング選択線ＳＳＬに印加され
る。そして、第２ストリング選択部１４の出力は、接地
選択線ＧＳＬに印加される。
【０００６】ストリング選択線ＳＳＬは、各ＮＡＮＤセ
ルストリングの第１ストリング選択トランジスタＳＴ１
のゲート端子に共通接続され、ＮＡＮＤセルストリング
とビット線との間の接続制御を行う制御信号の伝送路と
なる。このストリング選択線ＳＳＬには他方から、昇圧
電圧を出力するチャージポンプ回路２０の出力が印加さ
れるようになっている。チャージポンプ回路２０は、ス
トリング選択線ＳＳＬが論理“ハイ”のレベルとされる
ときに、クロックパルスとして信号ＯＳＣを受けてチャ
ージポンプ動作を行い、それによりストリング選択線Ｓ
ＳＬを昇圧電圧Ｖｐｐへ上昇させるものである。また、
接地選択線ＧＳＬは、各ＮＡＮＤセルストリングの第２
ストリング選択トランジスタＳＴ２のゲート端子に共通
接続され、ＮＡＮＤセルストリングの接地接続制御を行
う制御信号の伝送路となる。
ルストリングの第１ストリング選択トランジスタＳＴ１
のゲート端子に共通接続され、ＮＡＮＤセルストリング
とビット線との間の接続制御を行う制御信号の伝送路と
なる。このストリング選択線ＳＳＬには他方から、昇圧
電圧を出力するチャージポンプ回路２０の出力が印加さ
れるようになっている。チャージポンプ回路２０は、ス
トリング選択線ＳＳＬが論理“ハイ”のレベルとされる
ときに、クロックパルスとして信号ＯＳＣを受けてチャ
ージポンプ動作を行い、それによりストリング選択線Ｓ
ＳＬを昇圧電圧Ｖｐｐへ上昇させるものである。また、
接地選択線ＧＳＬは、各ＮＡＮＤセルストリングの第２
ストリング選択トランジスタＳＴ２のゲート端子に共通
接続され、ＮＡＮＤセルストリングの接地接続制御を行
う制御信号の伝送路となる。
【０００７】各ＮＡＮＤセルストリングを構成するメモ
リセルＭ１〜Ｍ８の制御ゲートは、それぞれ対応するワ
ード線ＷＬ１〜ＷＬ８に接続され、そして、各ワード線
ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ１
〜ＢＴ８を通じてワード線デコーディング信号から生成
されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。
伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子はポン
ピングノードＮ１に共通接続され、このポンピングノー
ドＮ１は、ゲート端子が電源電圧Ｖｃｃに制御されるＮ
チャネル遮断トランジスタ１６を通じて第１ストリング
選択部１２の出力を受け、さらに、ポンピングノードＮ
１には、電極の一方にポンピング信号ＰＵＳＨを受ける
ポンピングキャパシタＣｂが接続される。ポンピングキ
ャパシタＣｂは、第１ストリング選択部１２からＮチャ
ネル遮断トランジスタ１６を通じてポンピングノードＮ
１に送られる電荷をポンピングし、ポンピングノードＮ
１の電圧を上昇させる。
リセルＭ１〜Ｍ８の制御ゲートは、それぞれ対応するワ
ード線ＷＬ１〜ＷＬ８に接続され、そして、各ワード線
ＷＬ１〜ＷＬ８には、対応する伝達トランジスタＢＴ１
〜ＢＴ８を通じてワード線デコーディング信号から生成
されるワード線駆動信号ＣＧ１〜ＣＧ８が印加される。
伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子はポン
ピングノードＮ１に共通接続され、このポンピングノー
ドＮ１は、ゲート端子が電源電圧Ｖｃｃに制御されるＮ
チャネル遮断トランジスタ１６を通じて第１ストリング
選択部１２の出力を受け、さらに、ポンピングノードＮ
１には、電極の一方にポンピング信号ＰＵＳＨを受ける
ポンピングキャパシタＣｂが接続される。ポンピングキ
ャパシタＣｂは、第１ストリング選択部１２からＮチャ
ネル遮断トランジスタ１６を通じてポンピングノードＮ
１に送られる電荷をポンピングし、ポンピングノードＮ
１の電圧を上昇させる。
【０００８】図４に、このＥＥＰＲＯＭの読出時の動作
波形図を示す。以下、図４を参照して読出動作について
説明する。尚、以下の説明では、第１ＮＡＮＤセルスト
リング１０の１番目のメモリセルＭ１の読出を行う場合
を例として説明する。
波形図を示す。以下、図４を参照して読出動作について
説明する。尚、以下の説明では、第１ＮＡＮＤセルスト
リング１０の１番目のメモリセルＭ１の読出を行う場合
を例として説明する。
【０００９】まだブロック選択されない時点ｔ１より前
では、ブロック選択回路１１によるブロック選択信号
（BLOCK SELECTION SIGNAL）は、０Ｖの論理“ロウ”で
ある。したがって、第１ストリング選択部１２及び第２
ストリング選択部１４の出力は共に論理“ロウ”を維持
している。このとき、ポンピングキャパシタＣｂに入力
されるポンピング信号ＰＵＳＨ、ワード線駆動信号ＣＧ
１〜ＣＧ８、ストリング選択信号ＳＤ１、及び接地選択
信号ＳＳ１は、全て論理“ロウ”を維持する。したがっ
て、ポンピングノードＮ１は０Ｖとなり、伝達トランジ
スタＢＴ１〜ＢＴ８が全てＯＦＦでワード線ＷＬ１〜Ｗ
Ｌ８はフローティング（floating）状態となる。
では、ブロック選択回路１１によるブロック選択信号
（BLOCK SELECTION SIGNAL）は、０Ｖの論理“ロウ”で
ある。したがって、第１ストリング選択部１２及び第２
ストリング選択部１４の出力は共に論理“ロウ”を維持
している。このとき、ポンピングキャパシタＣｂに入力
されるポンピング信号ＰＵＳＨ、ワード線駆動信号ＣＧ
１〜ＣＧ８、ストリング選択信号ＳＤ１、及び接地選択
信号ＳＳ１は、全て論理“ロウ”を維持する。したがっ
て、ポンピングノードＮ１は０Ｖとなり、伝達トランジ
スタＢＴ１〜ＢＴ８が全てＯＦＦでワード線ＷＬ１〜Ｗ
Ｌ８はフローティング（floating）状態となる。
【００１０】時点ｔ１でブロック選択情報Ｘ、Ｙ、Ｚに
より当該メモリブロックが選択されると、ブロック選択
回路１１から電源電圧Ｖｃｃの論理“ハイ”でブロック
選択信号が出力され、同時に、ワード線駆動信号ＣＧ１
が０Ｖ、他のワード線駆動信号ＣＧ２〜ＣＧ８が電源電
圧Ｖｃｃで印加される。また、それに伴って、ストリン
グ選択信号ＳＤ１と接地選択信号ＳＳ１が電源電圧Ｖｃ
ｃで印加される。
より当該メモリブロックが選択されると、ブロック選択
回路１１から電源電圧Ｖｃｃの論理“ハイ”でブロック
選択信号が出力され、同時に、ワード線駆動信号ＣＧ１
が０Ｖ、他のワード線駆動信号ＣＧ２〜ＣＧ８が電源電
圧Ｖｃｃで印加される。また、それに伴って、ストリン
グ選択信号ＳＤ１と接地選択信号ＳＳ１が電源電圧Ｖｃ
ｃで印加される。
【００１１】ブロック選択信号及びストリング選択信号
ＳＤ１が論理“ハイ”で印加されることにより第１スト
リング選択部１２の出力が電源電圧Ｖｃｃとなる。そし
てポンピングノードＮ１には、電源電圧ＶｃｃからＮチ
ャネル遮断トランジスタ１６のしきい電圧Ｖｔｎ分下が
ったＶｃｃ−Ｖｔｎの電圧が印加され、これにより、伝
達トランジスタＢＴ１〜ＢＴ８の各ゲート端子には電圧
Ｖｃｃ−Ｖｔｎが印加される。このとき、選択対象のメ
モリセルＭ１に対応するワード線ＷＬ１にはＯＮとなっ
た伝達トランジスタＢＴ１を通じて０Ｖが印加され、残
りのワード線ＷＬ２〜ＷＬ８には、ＯＮとなった伝達ト
ランジスタＢＴ２〜ＢＴ８のゲート電圧Ｖｃｃ−Ｖｔｎ
の影響で、Ｖｃｃ−２Ｖｔｎの電圧が印加される。
ＳＤ１が論理“ハイ”で印加されることにより第１スト
リング選択部１２の出力が電源電圧Ｖｃｃとなる。そし
てポンピングノードＮ１には、電源電圧ＶｃｃからＮチ
ャネル遮断トランジスタ１６のしきい電圧Ｖｔｎ分下が
ったＶｃｃ−Ｖｔｎの電圧が印加され、これにより、伝
達トランジスタＢＴ１〜ＢＴ８の各ゲート端子には電圧
Ｖｃｃ−Ｖｔｎが印加される。このとき、選択対象のメ
モリセルＭ１に対応するワード線ＷＬ１にはＯＮとなっ
た伝達トランジスタＢＴ１を通じて０Ｖが印加され、残
りのワード線ＷＬ２〜ＷＬ８には、ＯＮとなった伝達ト
ランジスタＢＴ２〜ＢＴ８のゲート電圧Ｖｃｃ−Ｖｔｎ
の影響で、Ｖｃｃ−２Ｖｔｎの電圧が印加される。
【００１２】また、デプレッション形遮断トランジスタ
１８のゲート端子に論理“ハイ”の信号バーＰＲＯが入
力されるので、ストリング選択線ＳＳＬは電源電圧Ｖｃ
ｃとなり、同時に接地選択線ＧＳＬも電源電圧Ｖｃｃと
なる。
１８のゲート端子に論理“ハイ”の信号バーＰＲＯが入
力されるので、ストリング選択線ＳＳＬは電源電圧Ｖｃ
ｃとなり、同時に接地選択線ＧＳＬも電源電圧Ｖｃｃと
なる。
【００１３】次いで時点ｔ２で読出動作が始まると、ポ
ンピングノードＮ１の昇圧を行うためにポンピング信号
ＰＵＳＨが論理“ハイ”で印加され、それによりポンピ
ングキャパシタＣｂの電荷ポンピング動作が行われてポ
ンピングノードＮ１がＶｃｃ＋Ｖｔｎ＋αの電圧へ昇圧
される。そして、昇圧されたポンピングノードＮ１の電
圧が伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子に
供給されるので、ワード線ＷＬ２〜ＷＬ８はワード線駆
動信号ＣＧ２〜ＣＧ８の電電源電圧Ｖｃｃとなる。その
結果、メモリセルＭ２〜Ｍ８が導通してパストランジス
タとして動作可能となり、そして、０Ｖとされたワード
線駆動信号ＣＧ１が印加されるメモリセルＭ１のしきい
電圧に応じてビット線ＢＬ１にデータ“１”又は“０”
が読出される。
ンピングノードＮ１の昇圧を行うためにポンピング信号
ＰＵＳＨが論理“ハイ”で印加され、それによりポンピ
ングキャパシタＣｂの電荷ポンピング動作が行われてポ
ンピングノードＮ１がＶｃｃ＋Ｖｔｎ＋αの電圧へ昇圧
される。そして、昇圧されたポンピングノードＮ１の電
圧が伝達トランジスタＢＴ１〜ＢＴ８の各ゲート端子に
供給されるので、ワード線ＷＬ２〜ＷＬ８はワード線駆
動信号ＣＧ２〜ＣＧ８の電電源電圧Ｖｃｃとなる。その
結果、メモリセルＭ２〜Ｍ８が導通してパストランジス
タとして動作可能となり、そして、０Ｖとされたワード
線駆動信号ＣＧ１が印加されるメモリセルＭ１のしきい
電圧に応じてビット線ＢＬ１にデータ“１”又は“０”
が読出される。
【００１４】このＥＥＰＲＯＭでは、上記のように読出
動作においてポンピングキャパシタＣｂが必須とされる
が、このポンピングキャパシタＣｂは各ブロックごとに
それぞれ備えられるうえ、ポンピングキャパシタＣｂを
駆動するポンピング信号ＰＵＳＨを供給するため別途の
回路が更に必要となり、これが集積性に影響する。すな
わち、周辺回路の占有面積増加の一因となり得る。この
点はメモリ装置の大容量化でブロック数が増えるほど不
利に働くので、改善が望まれている。
動作においてポンピングキャパシタＣｂが必須とされる
が、このポンピングキャパシタＣｂは各ブロックごとに
それぞれ備えられるうえ、ポンピングキャパシタＣｂを
駆動するポンピング信号ＰＵＳＨを供給するため別途の
回路が更に必要となり、これが集積性に影響する。すな
わち、周辺回路の占有面積増加の一因となり得る。この
点はメモリ装置の大容量化でブロック数が増えるほど不
利に働くので、改善が望まれている。
【００１５】
【発明が解決しようとする課題】したがって本発明の目
的は、デコーディング回路の占める面積をより縮小して
集積性を向上させた不揮発性半導体メモリ装置を提供す
ることにある。より具体的には、ポンピングキャパシタ
を使用せずとも十分なワード線駆動電圧を得られるよう
なデコーディング回路を提供し、集積度を更に向上させ
ることを目的とするものである。
的は、デコーディング回路の占める面積をより縮小して
集積性を向上させた不揮発性半導体メモリ装置を提供す
ることにある。より具体的には、ポンピングキャパシタ
を使用せずとも十分なワード線駆動電圧を得られるよう
なデコーディング回路を提供し、集積度を更に向上させ
ることを目的とするものである。
【００１６】
【課題を解決するための手段】このような目的を達成す
るために本発明では、しきい電圧の調整によりデータを
記憶するメモリセルを有したメモリセルアレイをブロッ
ク化した構成をもち、ブロック内共通のワード線による
制御で選択対象外のメモリセルを導通状態としてデータ
を読出すようになった不揮発性メモリ装置の行デコーデ
ィングのためのデコーディング回路について、ワード線
へワード線駆動信号を伝送する伝達トランジスタのゲー
ト端子にブロック選択信号を利用して電源電圧を印加し
ておいてから電源電圧より高い電圧のワード線駆動信号
を発生し、伝達トランジスタの自己昇圧によりワード線
駆動信号をワード線へ伝送することを特徴とする。
るために本発明では、しきい電圧の調整によりデータを
記憶するメモリセルを有したメモリセルアレイをブロッ
ク化した構成をもち、ブロック内共通のワード線による
制御で選択対象外のメモリセルを導通状態としてデータ
を読出すようになった不揮発性メモリ装置の行デコーデ
ィングのためのデコーディング回路について、ワード線
へワード線駆動信号を伝送する伝達トランジスタのゲー
ト端子にブロック選択信号を利用して電源電圧を印加し
ておいてから電源電圧より高い電圧のワード線駆動信号
を発生し、伝達トランジスタの自己昇圧によりワード線
駆動信号をワード線へ伝送することを特徴とする。
【００１７】また特に、ストリング選択手段及び接地選
択手段を介してビット線及び接地電圧端とそれぞれ接続
され且つワード線を共有する少なくとも２つのＮＡＮＤ
セルストリングをもち、各ＮＡＮＤセルストリングは、
動作を制御する制御ゲート及び電荷を蓄積するフローテ
ィングゲートを有したメモリセルをもち、メモリセルの
各チャネルを直列接続し且つ制御ゲートを対応するワー
ド線で制御する構成とされ、そしてワード線に対応する
伝達トランジスタのチャネルを通じてワード線駆動信号
の印加を受ける少なくとも２つのメモリブロックと、メ
モリブロックのうちいずれか１つを選択するためのブロ
ック選択信号を出力するブロック選択手段と、メモリブ
ロックに共通にワード線駆動信号を出力するワード線駆
動手段と、を備えるＥＥＰＲＯＭについて、伝達トラン
ジスタの各ゲート端子を制御ノードに共通接続し、そし
て、制御ノードにブロック選択手段から出力されるブロ
ック選択信号を印加することによりメモリブロックを活
性化させることを特徴とする。
択手段を介してビット線及び接地電圧端とそれぞれ接続
され且つワード線を共有する少なくとも２つのＮＡＮＤ
セルストリングをもち、各ＮＡＮＤセルストリングは、
動作を制御する制御ゲート及び電荷を蓄積するフローテ
ィングゲートを有したメモリセルをもち、メモリセルの
各チャネルを直列接続し且つ制御ゲートを対応するワー
ド線で制御する構成とされ、そしてワード線に対応する
伝達トランジスタのチャネルを通じてワード線駆動信号
の印加を受ける少なくとも２つのメモリブロックと、メ
モリブロックのうちいずれか１つを選択するためのブロ
ック選択信号を出力するブロック選択手段と、メモリブ
ロックに共通にワード線駆動信号を出力するワード線駆
動手段と、を備えるＥＥＰＲＯＭについて、伝達トラン
ジスタの各ゲート端子を制御ノードに共通接続し、そし
て、制御ノードにブロック選択手段から出力されるブロ
ック選択信号を印加することによりメモリブロックを活
性化させることを特徴とする。
【００１８】すなわち、その読出方法は、伝達トランジ
スタの各ゲート端子を共通接続した制御ノードに第１電
圧を有するブロック選択信号を印加し、そしてワード線
駆動信号を基準電位として伝達トランジスタのチャネル
の一端から印加することにより、伝達トランジスタのゲ
ート端子とソース端子との間に存在するキャパシタンス
を第１電圧に充電する第１過程と、選択対象のワード線
に対応するワード線駆動信号以外のワード線駆動信号を
第１電圧より高い第２電圧として印加することにより、
選択対象外のワード線に対応する伝達トランジスタのゲ
ート端子電圧が第２電圧より高くなるように容量結合さ
せる第２過程と、を行うことになる。
スタの各ゲート端子を共通接続した制御ノードに第１電
圧を有するブロック選択信号を印加し、そしてワード線
駆動信号を基準電位として伝達トランジスタのチャネル
の一端から印加することにより、伝達トランジスタのゲ
ート端子とソース端子との間に存在するキャパシタンス
を第１電圧に充電する第１過程と、選択対象のワード線
に対応するワード線駆動信号以外のワード線駆動信号を
第１電圧より高い第２電圧として印加することにより、
選択対象外のワード線に対応する伝達トランジスタのゲ
ート端子電圧が第２電圧より高くなるように容量結合さ
せる第２過程と、を行うことになる。
【００１９】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。
参照して詳細に説明する。
【００２０】本発明に係るデコーディング回路を適用し
た一例としてＥＥＰＲＯＭについて、その１つのメモリ
ブロックを図１に示す。この例のＮＡＮＤセルストリン
グは、チャネルが直列接続され、各ゲート端子がそれぞ
れ対応するワード線ＷＬ１〜ＷＬ８に制御される８つの
メモリセルＭ１〜Ｍ８を有し、これらメモリセルＭ１〜
Ｍ８が、ビット線ＢＬに接続された第１ストリング選択
トランジスタ（ストリング選択手段）ＳＴ１と接地電圧
端に接続された第２ストリング選択トランジスタ（接地
選択手段）ＳＴ２との間に連結された構成とされてい
る。そして、メモリブロックは、８本のワード線ＷＬ１
〜ＷＬ８で共通制御される同様の構成の第１〜第２５６
ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセ
ルストリング）を備えている。また、各メモリセルＭ１
〜Ｍ８は、制御ゲート及びフローティングゲートを有し
たＥＥＰＲＯＭセルである。
た一例としてＥＥＰＲＯＭについて、その１つのメモリ
ブロックを図１に示す。この例のＮＡＮＤセルストリン
グは、チャネルが直列接続され、各ゲート端子がそれぞ
れ対応するワード線ＷＬ１〜ＷＬ８に制御される８つの
メモリセルＭ１〜Ｍ８を有し、これらメモリセルＭ１〜
Ｍ８が、ビット線ＢＬに接続された第１ストリング選択
トランジスタ（ストリング選択手段）ＳＴ１と接地電圧
端に接続された第２ストリング選択トランジスタ（接地
選択手段）ＳＴ２との間に連結された構成とされてい
る。そして、メモリブロックは、８本のワード線ＷＬ１
〜ＷＬ８で共通制御される同様の構成の第１〜第２５６
ＮＡＮＤセルストリング（全部で２５６個のＮＡＮＤセ
ルストリング）を備えている。また、各メモリセルＭ１
〜Ｍ８は、制御ゲート及びフローティングゲートを有し
たＥＥＰＲＯＭセルである。
【００２１】各ＮＡＮＤセルストリングを構成するメモ
リセルＭ１〜８の制御ゲートは、対応するワード線ＷＬ
１〜ＷＬ８に接続される。そして、各ワード線ＷＬ１〜
ＷＬ８には、対応する伝達トランジスタＢＴ２〜ＢＴ９
を通じてワード線デコーディング信号から生成されるワ
ード線駆動信号ＣＧ１〜ＣＧ８が印加される。
リセルＭ１〜８の制御ゲートは、対応するワード線ＷＬ
１〜ＷＬ８に接続される。そして、各ワード線ＷＬ１〜
ＷＬ８には、対応する伝達トランジスタＢＴ２〜ＢＴ９
を通じてワード線デコーディング信号から生成されるワ
ード線駆動信号ＣＧ１〜ＣＧ８が印加される。
【００２２】制御トランジスタＢＴ１〜ＢＴ１０の各ゲ
ート端子は制御ノードＮ２に共通接続されており、この
制御ノードＮ２は、ゲート端子が書込制御信号ＷＥによ
って制御されるデプレッション形遮断トランジスタ２６
を通じてブロック選択回路（ブロック選択手段）２１か
らブロック選択信号を受ける。ブロック選択信号を出力
するブロック選択回路２１は、ブロック選択情報Ｘ、
Ｙ、Ｚを入力とする３入力ＮＡＮＤゲート２２と、該Ｎ
ＡＮＤゲート２２の出力を反転させるインバータ２４
と、から構成される。
ート端子は制御ノードＮ２に共通接続されており、この
制御ノードＮ２は、ゲート端子が書込制御信号ＷＥによ
って制御されるデプレッション形遮断トランジスタ２６
を通じてブロック選択回路（ブロック選択手段）２１か
らブロック選択信号を受ける。ブロック選択信号を出力
するブロック選択回路２１は、ブロック選択情報Ｘ、
Ｙ、Ｚを入力とする３入力ＮＡＮＤゲート２２と、該Ｎ
ＡＮＤゲート２２の出力を反転させるインバータ２４
と、から構成される。
【００２３】ブロック選択回路２１のＮＡＮＤゲート２
２の出力は、ＮＡＮＤゲート２８の第１入力となる。こ
のＮＡＮＤゲート２８は消去信号バーＥＲＡを第２入力
として受けて論理演算し、その演算結果を、ゲート端子
が書込制御信号バーＷＥ（反転）によって制御されるデ
プレッション形遮断トランジスタ３０を通じてストリン
グ選択線ＳＳＬに出力する。
２の出力は、ＮＡＮＤゲート２８の第１入力となる。こ
のＮＡＮＤゲート２８は消去信号バーＥＲＡを第２入力
として受けて論理演算し、その演算結果を、ゲート端子
が書込制御信号バーＷＥ（反転）によって制御されるデ
プレッション形遮断トランジスタ３０を通じてストリン
グ選択線ＳＳＬに出力する。
【００２４】そして、ストリング選択線ＳＳＬには、Ｎ
ＡＮＤゲート２８の出力と、伝達トランジスタＢＴ１を
通じて入力されるストリング選択信号φＣＳＳと、が印
加され、また、接地選択線ＧＳＬには、伝達トランジス
タＢＴ１０を通じて接地選択信号φＧＳＳが印加され
る。
ＡＮＤゲート２８の出力と、伝達トランジスタＢＴ１を
通じて入力されるストリング選択信号φＣＳＳと、が印
加され、また、接地選択線ＧＳＬには、伝達トランジス
タＢＴ１０を通じて接地選択信号φＧＳＳが印加され
る。
【００２５】本実施例によれば、ワード線駆動信号ＣＧ
１〜ＣＧ８、ストリング選択信号φＣＳＳＷ、及び接地
選択信号φＧＳＳが全てのブロックに共通に印加され、
そして、伝達トランジスタＢＴ１〜ＢＴ１０が各ゲート
端子にブロック選択信号を受けて自己昇圧（self−boos
ting）を行うように構成されている。これについて、図
２に読出時の動作波形図を示して説明する。尚、同図に
は、ビット線ＢＬ１とワード線ＷＬ１によりメモリセル
Ｍ１を選択してデータを読出す場合のタイミングチャー
トを示している。
１〜ＣＧ８、ストリング選択信号φＣＳＳＷ、及び接地
選択信号φＧＳＳが全てのブロックに共通に印加され、
そして、伝達トランジスタＢＴ１〜ＢＴ１０が各ゲート
端子にブロック選択信号を受けて自己昇圧（self−boos
ting）を行うように構成されている。これについて、図
２に読出時の動作波形図を示して説明する。尚、同図に
は、ビット線ＢＬ１とワード線ＷＬ１によりメモリセル
Ｍ１を選択してデータを読出す場合のタイミングチャー
トを示している。
【００２６】当該メモリブロックが選択される前、すな
わち時点ｔ１より前には、ブロック選択信号は論理“ロ
ウ”の０Ｖ、書込制御信号ＷＥは論理“ハイ”の電源電
圧Ｖｃｃ、ワード線駆動信号ＣＧ１〜ＣＧ８は０Ｖで印
加される。したがって、制御ノードＮ２は０Ｖの電圧と
され、伝達トランジスタＢＴ１〜ＢＴ１０を全てＯＦＦ
とする。それにより、ワード線ＷＬ１〜ＷＬ８及び接地
選択線ＧＳＬはフローティング状態に置かれる。このと
き、ＮＡＮＤゲート２８の出力は論理“ロウ”であるの
で、ストリング選択線ＳＳＬは０Ｖを維持する。
わち時点ｔ１より前には、ブロック選択信号は論理“ロ
ウ”の０Ｖ、書込制御信号ＷＥは論理“ハイ”の電源電
圧Ｖｃｃ、ワード線駆動信号ＣＧ１〜ＣＧ８は０Ｖで印
加される。したがって、制御ノードＮ２は０Ｖの電圧と
され、伝達トランジスタＢＴ１〜ＢＴ１０を全てＯＦＦ
とする。それにより、ワード線ＷＬ１〜ＷＬ８及び接地
選択線ＧＳＬはフローティング状態に置かれる。このと
き、ＮＡＮＤゲート２８の出力は論理“ロウ”であるの
で、ストリング選択線ＳＳＬは０Ｖを維持する。
【００２７】次いで時点ｔ１で、ブロック選択情報Ｘ、
Ｙ、Ｚが全て論理“ハイ”で入力されてＮＡＮＤゲート
２２の出力が論理“ロウ”となると、インバータ２４か
ら出力されるブロック選択信号は論理“ハイ”、すなわ
ち電源電圧Ｖｃｃとなる。このとき、電源電圧Ｖｃｃの
書込制御信号ＷＥをゲート端子に受けるデプレッション
形遮断トランジスタ２６のしきい電圧は負の電圧（nega
tive voltage）なので、制御ノードＮ２は電源電圧Ｖｃ
ｃとされる。また、ワード線駆動回路（図示略）から、
接地選択信号φＧＳＳが０Ｖ、ストリング選択信号φＣ
ＳＳＷが電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、そして
ワード線駆動信号ＣＧ１〜ＣＧ８が０Ｖ（基準電位）で
出力される。
Ｙ、Ｚが全て論理“ハイ”で入力されてＮＡＮＤゲート
２２の出力が論理“ロウ”となると、インバータ２４か
ら出力されるブロック選択信号は論理“ハイ”、すなわ
ち電源電圧Ｖｃｃとなる。このとき、電源電圧Ｖｃｃの
書込制御信号ＷＥをゲート端子に受けるデプレッション
形遮断トランジスタ２６のしきい電圧は負の電圧（nega
tive voltage）なので、制御ノードＮ２は電源電圧Ｖｃ
ｃとされる。また、ワード線駆動回路（図示略）から、
接地選択信号φＧＳＳが０Ｖ、ストリング選択信号φＣ
ＳＳＷが電源電圧Ｖｃｃを昇圧した電圧Ｖｗｌ、そして
ワード線駆動信号ＣＧ１〜ＣＧ８が０Ｖ（基準電位）で
出力される。
【００２８】ここで、論理“ロウ”の書込制御信号バー
ＷＥを受けるデプレッション形遮断トランジスタ３０は
負のＶｔｄ（negative Vtd）のしきい電圧を有する。そ
れにより、ストリング選択線ＳＳＬは、伝達トランジス
タＢＴ１のしきい電圧Ｖｔｎの影響によるＶｃｃ−Ｖｔ
ｎあるいはＶｔｄのうちより大きい電圧とされる。
ＷＥを受けるデプレッション形遮断トランジスタ３０は
負のＶｔｄ（negative Vtd）のしきい電圧を有する。そ
れにより、ストリング選択線ＳＳＬは、伝達トランジス
タＢＴ１のしきい電圧Ｖｔｎの影響によるＶｃｃ−Ｖｔ
ｎあるいはＶｔｄのうちより大きい電圧とされる。
【００２９】また、全てのワード線ＷＬ１〜ＷＬ８は０
Ｖに放電され、そして、ワード線駆動信号ＣＧ１〜ＣＧ
８をチャネルの一端に受ける伝達トランジスタＢＴ２〜
ＢＴ１０のゲート端子とソース端子との間に存在するキ
ャパシタタンスは電源電圧Ｖｃｃに充電される。
Ｖに放電され、そして、ワード線駆動信号ＣＧ１〜ＣＧ
８をチャネルの一端に受ける伝達トランジスタＢＴ２〜
ＢＴ１０のゲート端子とソース端子との間に存在するキ
ャパシタタンスは電源電圧Ｖｃｃに充電される。
【００３０】読出動作が始まる時点ｔ２になると、書込
制御信号ＷＥが論理“ロウ”に遷移し、そしてワード線
駆動回路から、選択対象のワード線ＷＬ１に対応するワ
ード線駆動信号ＣＧ１は０Ｖ、選択対象外となるワード
線駆動信号ＣＧ２〜ＣＧ８は電源電圧Ｖｃｃを昇圧した
電圧Ｖｗｌ、さらに接地選択信号φＧＳＳは電圧Ｖｗｌ
でそれぞれ印加される。
制御信号ＷＥが論理“ロウ”に遷移し、そしてワード線
駆動回路から、選択対象のワード線ＷＬ１に対応するワ
ード線駆動信号ＣＧ１は０Ｖ、選択対象外となるワード
線駆動信号ＣＧ２〜ＣＧ８は電源電圧Ｖｃｃを昇圧した
電圧Ｖｗｌ、さらに接地選択信号φＧＳＳは電圧Ｖｗｌ
でそれぞれ印加される。
【００３１】すると、伝達トランジスタＢＴ３〜ＢＴ１
０でゲート端子とソース端子との間に存在するキャパシ
タンスによる自己昇圧作用が発生し、制御ノードＮ２
は、ワード線駆動信号ＣＧの電圧Ｖｗｌに伝達トランジ
スタＢＴのしきい電圧Ｖｔｎの大きさを加えたＶｗｌ＋
Ｖｔｎ＋αの電圧に昇圧される。それにより、選択対象
外のワード線ＷＬ２〜ＷＬ８が電圧Ｖｗｌとされる。し
たがって、導通に十分な大きさの電圧が制御ゲートに印
加されるため、メモリセルＭ２〜Ｍ８はパストランジス
タとして十分に動作可能となる。また、制御ノードＮ２
の電圧Ｖｗｌ＋Ｖｔｎ＋αや自己昇圧により伝達トラン
ジスタＢＴ１、ＢＴ１０も十分に導通し、データ読出に
十分な電圧Ｖｗｌを伝送できる。そして、選択対象のワ
ード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖ
を維持するので、メモリセルＭ１のしきい電圧に応じて
データ“１”又は“０”が読取られ、これがビット線Ｂ
Ｌ１に読出される。
０でゲート端子とソース端子との間に存在するキャパシ
タンスによる自己昇圧作用が発生し、制御ノードＮ２
は、ワード線駆動信号ＣＧの電圧Ｖｗｌに伝達トランジ
スタＢＴのしきい電圧Ｖｔｎの大きさを加えたＶｗｌ＋
Ｖｔｎ＋αの電圧に昇圧される。それにより、選択対象
外のワード線ＷＬ２〜ＷＬ８が電圧Ｖｗｌとされる。し
たがって、導通に十分な大きさの電圧が制御ゲートに印
加されるため、メモリセルＭ２〜Ｍ８はパストランジス
タとして十分に動作可能となる。また、制御ノードＮ２
の電圧Ｖｗｌ＋Ｖｔｎ＋αや自己昇圧により伝達トラン
ジスタＢＴ１、ＢＴ１０も十分に導通し、データ読出に
十分な電圧Ｖｗｌを伝送できる。そして、選択対象のワ
ード線ＷＬ１に対応するワード線駆動信号ＣＧ１は０Ｖ
を維持するので、メモリセルＭ１のしきい電圧に応じて
データ“１”又は“０”が読取られ、これがビット線Ｂ
Ｌ１に読出される。
【００３２】
【発明の効果】以上述べてきたように本発明によれば、
従来のようなポンピングキャパシタを使用せず、より簡
単な構成で昇圧電圧を伝達トランジスタのゲート端子に
印加することが可能となり、選択対象外のメモリセルを
十分にパストランジスタとして動作可能にする。したが
って、デコーディング回路を含めた周辺回路の集積性を
向上させられ、メモリの高密度大容量化に寄与するもの
である。
従来のようなポンピングキャパシタを使用せず、より簡
単な構成で昇圧電圧を伝達トランジスタのゲート端子に
印加することが可能となり、選択対象外のメモリセルを
十分にパストランジスタとして動作可能にする。したが
って、デコーディング回路を含めた周辺回路の集積性を
向上させられ、メモリの高密度大容量化に寄与するもの
である。
【図１】本発明に係るＥＥＰＲＯＭの要部構成を示す回
路図。
路図。
【図２】図１に示すＥＥＰＲＯＭの読出動作における動
作波形図。
作波形図。
【図３】従来のＥＥＰＲＯＭの要部構成を示す回路図。
【図４】図３に示すＥＥＰＲＯＭの読出動作における動
作波形図。
作波形図。
２１ ブロック選択信号出力部 ２６、３０ デプレッション形遮断トランジスタ ＳＳＬ ストリング選択線 ＧＳＬ 接地選択線 ＷＬ１〜ＷＬ８ ワード線 ＢＬ１〜ＢＬｍ ビット線 ＳＴ１ 第１ストリング選択トランジスタ ＳＴ２ 第２ストリング選択トランジスタ Ｍ１〜Ｍ８ メモリセル ＢＴ１〜ＢＴ１０ 伝達トランジスタ φＣＳＳＷ ストリング選択信号 φＧＳＳ 接地選択信号 ＣＧ１〜ＣＧ８ ワード線駆動信号
Claims (5)
- 【請求項１】 しきい電圧の調整によりデータを記憶す
るメモリセルを有したメモリセルアレイをブロック化し
た構成をもち、ブロック内共通のワード線による制御で
選択対象外のメモリセルを導通状態としてデータを読出
すようになった不揮発性メモリ装置の行デコーディング
のためのデコーディング回路において、 ワード線へワード線駆動信号を伝送する伝達トランジス
タのゲート端子にブロック選択信号を利用して電源電圧
を印加しておいてから電源電圧より高い電圧のワード線
駆動信号を発生し、伝達トランジスタの自己昇圧により
ワード線駆動信号をワード線へ伝送するようにしたこと
を特徴とするデコーディング回路。 - 【請求項２】 ストリング選択手段及び接地選択手段を
介してビット線及び接地電圧端とそれぞれ接続され且つ
ワード線を共有する少なくとも２つのＮＡＮＤセルスト
リングをもち、各ＮＡＮＤセルストリングは、動作を制
御する制御ゲート及び電荷を蓄積するフローティングゲ
ートを有したメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされ、そしてワード線に対応する伝達トラ
ンジスタのチャネルを通じてワード線駆動信号の印加を
受ける少なくとも２つのメモリブロックと、メモリブロ
ックのうちいずれか１つを選択するためのブロック選択
信号を出力するブロック選択手段と、メモリブロックに
共通にワード線駆動信号を出力するワード線駆動手段
と、を備えるＥＥＰＲＯＭにおいて、 伝達トランジスタの各ゲート端子を制御ノードに共通接
続し、そして制御ノードにブロック選択手段から出力さ
れるブロック選択信号を印加することによりメモリブロ
ックを活性化させるようにしたことを特徴とするＥＥＰ
ＲＯＭ。 - 【請求項３】 ストリング選択手段及び接地選択手段を
介してビット線及び接地電圧端とそれぞれ接続され且つ
ワード線を共有する少なくとも２つのＮＡＮＤセルスト
リングをもち、各ＮＡＮＤセルストリングは、動作を制
御する制御ゲート及び電荷を蓄積するフローティングゲ
ートを有したメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされ、そしてワード線に対応する伝達トラ
ンジスタのチャネルを通じてワード線駆動信号の印加を
受ける少なくとも２つのメモリブロックと、メモリブロ
ックのうちいずれか１つを選択するためのブロック選択
信号を出力するブロック選択手段と、メモリブロックに
共通にワード線駆動信号を出力するワード線駆動手段
と、を備えるＥＥＰＲＯＭにおいて、 ワード線駆動手段によりストリング選択信号及び接地選
択信号を各メモリブロックに共通に供給し、さらに、伝
達トランジスタの各ゲート端子を制御ノードに共通接続
し、そして制御ノードにブロック選択手段から出力され
るブロック選択信号を印加することによりメモリブロッ
クを活性化させるようにしたことを特徴とするＥＥＰＲ
ＯＭ。 - 【請求項４】 所定個数のＮＡＮＤセルストリングをも
ち、各ＮＡＮＤセルストリングは、動作を制御する制御
ゲート及び電荷を蓄積するフローティングゲートを有し
た所定個数のメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされたメモリブロックを備えており、ＮＡ
ＮＤセルストリングは、ストリング選択手段及び接地選
択手段を通じてビット線及び接地電圧端と接続され、ま
たワード線を共有し、さらに、ストリング選択手段と接
地選択手段は、それぞれストリング選択信号及び接地選
択信号を共通に受けて動作し、そして、ワード線は、対
応する伝達トランジスタのチャネルを通じてワード線駆
動信号を受けるようになったＥＥＰＲＯＭの読出方法に
おいて、 伝達トランジスタの各ゲート端子を共通接続した制御ノ
ードに第１電圧を有するブロック選択信号を印加し、そ
してワード線駆動信号を基準電位として伝達トランジス
タのチャネルの一端から印加することにより、伝達トラ
ンジスタのゲート端子とソース端子との間に存在するキ
ャパシタンスを第１電圧に充電する第１過程と、選択対
象のワード線に対応するワード線駆動信号以外のワード
線駆動信号を第１電圧より高い第２電圧として印加する
ことにより、選択対象外のワード線に対応する伝達トラ
ンジスタのゲート端子電圧が第２電圧より高くなるよう
に容量結合させる第２過程と、を行うことをことを特徴
とする読出方法。 - 【請求項５】 所定個数のＮＡＮＤセルストリングをも
ち、各ＮＡＮＤセルストリングは、動作を制御する制御
ゲート及び電荷を蓄積するフローティングゲートを有し
た所定個数のメモリセルをもち、メモリセルの各チャネ
ルを直列接続し且つ制御ゲートを対応するワード線で制
御する構成とされたメモリブロックを備えており、ＮＡ
ＮＤセルストリングは、ストリング選択手段及び接地選
択手段を通じてビット線及び接地電圧端と接続され、ま
たワード線を共有し、さらに、ストリング選択手段と接
地選択手段は、それぞれストリング選択信号及び接地選
択信号を共通に受けて動作し、そして、ワード線は、対
応する伝達トランジスタのチャネルを通じてワード線駆
動信号を受けるようになったＥＥＰＲＯＭの読出方法に
おいて、 ストリング選択信号及び接地選択信号をワード線駆動手
段により各メモリブロックに共通に印加すると共に、伝
達トランジスタの各ゲート端子を共通接続した制御ノー
ドに第１電圧を有するブロック選択信号を印加し、そし
てワード線駆動信号を基準電位として伝達トランジスタ
のチャネルの一端から印加することにより、伝達トラン
ジスタのゲート端子とソース端子との間に存在するキャ
パシタンスを第１電圧に充電する第１過程と、選択対象
のワード線に対応するワード線駆動信号以外のワード線
駆動信号を第１電圧より高い第２電圧として印加するこ
とにより、選択対象外のワード線に対応する伝達トラン
ジスタのゲート端子電圧が第２電圧より高くなるように
容量結合させる第２過程と、を行うことを特徴とする読
出方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR93025961A KR960008823B1 (en) | 1993-11-30 | 1993-11-30 | Non-volatile semiconductor memory device |
| KR1993P25961 | 1993-11-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192484A true JPH07192484A (ja) | 1995-07-28 |
| JP3741735B2 JP3741735B2 (ja) | 2006-02-01 |
Family
ID=19369488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29703194A Expired - Fee Related JP3741735B2 (ja) | 1993-11-30 | 1994-11-30 | 不揮発性メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5568420A (ja) |
| JP (1) | JP3741735B2 (ja) |
| KR (1) | KR960008823B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007109309A (ja) * | 2005-10-13 | 2007-04-26 | Sony Corp | 不揮発性半導体記憶装置 |
| JP2008532201A (ja) * | 2005-03-08 | 2008-08-14 | スパンジョン・リミテッド・ライアビリティ・カンパニー | メモリデバイス用デコーダ |
| JP2009021000A (ja) * | 2007-07-13 | 2009-01-29 | Samsung Electronics Co Ltd | 読み出しディスターブが防止される不揮発性半導体メモリ装置及びその読み出し方法 |
| JP2009245574A (ja) * | 2008-03-28 | 2009-10-22 | Hynix Semiconductor Inc | フラッシュメモリ素子及びそのブロック選択回路 |
| US9729149B2 (en) | 2013-04-19 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Low power storage device in which operation speed is maintained |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3544743B2 (ja) | 1995-04-17 | 2004-07-21 | 株式会社東芝 | 半導体記憶装置 |
| KR0145224B1 (ko) * | 1995-05-27 | 1998-08-17 | 김광호 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
| KR0172441B1 (ko) * | 1995-09-19 | 1999-03-30 | 김광호 | 불휘발성 반도체 메모리의 프로그램 방법 |
| KR0169412B1 (ko) * | 1995-10-16 | 1999-02-01 | 김광호 | 불휘발성 반도체 메모리 장치 |
| US5673224A (en) * | 1996-02-23 | 1997-09-30 | Micron Quantum Devices, Inc. | Segmented non-volatile memory array with multiple sources with improved word line control circuitry |
| KR100206709B1 (ko) * | 1996-09-21 | 1999-07-01 | 윤종용 | 멀티비트 불휘발성 반도체 메모리의 셀 어레이의 구조 및 그의 구동방법 |
| US5729491A (en) * | 1996-11-12 | 1998-03-17 | Samsung Electronics Co., Ltd. | Nonvolatile integrated circuit memory devices having ground interconnect lattices with reduced lateral dimensions |
| JP3557078B2 (ja) * | 1997-06-27 | 2004-08-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3486079B2 (ja) * | 1997-09-18 | 2004-01-13 | 株式会社東芝 | 半導体記憶装置 |
| US5949718A (en) * | 1997-12-17 | 1999-09-07 | Advanced Micro Devices, Inc. | Method and system for selected source during read and programming of flash memory |
| US6005804A (en) * | 1997-12-18 | 1999-12-21 | Advanced Micro Devices, Inc. | Split voltage for NAND flash |
| KR100496797B1 (ko) * | 1997-12-29 | 2005-09-05 | 삼성전자주식회사 | 반도체메모리장치의프로그램방법 |
| JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| KR100648289B1 (ko) * | 2005-07-25 | 2006-11-23 | 삼성전자주식회사 | 프로그램 속도를 향상시킬 수 있는 플래시 메모리 장치 및그것의 프로그램 방법 |
| KR100704021B1 (ko) * | 2005-11-08 | 2007-04-04 | 삼성전자주식회사 | 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법 |
| US7369437B2 (en) * | 2005-12-16 | 2008-05-06 | Sandisk Corporation | System for reading non-volatile storage with efficient setup |
| US7545675B2 (en) * | 2005-12-16 | 2009-06-09 | Sandisk Corporation | Reading non-volatile storage with efficient setup |
| KR100854914B1 (ko) | 2007-04-06 | 2008-08-27 | 주식회사 하이닉스반도체 | 플래시 메모리 장치 및 이의 동작 방법 |
| KR101407361B1 (ko) * | 2008-04-14 | 2014-06-13 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| JP5259242B2 (ja) * | 2008-04-23 | 2013-08-07 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
| JP5091788B2 (ja) * | 2008-07-15 | 2012-12-05 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| KR100967100B1 (ko) | 2008-09-08 | 2010-07-01 | 주식회사 하이닉스반도체 | 반도체 메모리장치 및 이의 워드라인 구동방법 |
| JP5491741B2 (ja) | 2009-01-30 | 2014-05-14 | 株式会社東芝 | 半導体記憶装置 |
| JP2011044222A (ja) * | 2009-07-22 | 2011-03-03 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| US8614918B2 (en) * | 2011-05-02 | 2013-12-24 | Micron Technology, Inc. | Memory apparatus and methods |
| US8982625B2 (en) * | 2012-08-31 | 2015-03-17 | Micron Technology, Inc. | Memory program disturb reduction |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
| JP2732601B2 (ja) * | 1987-11-18 | 1998-03-30 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5295096A (en) * | 1988-07-11 | 1994-03-15 | Mitsubishi Denki Kabushiki Kaisha | NAND type EEPROM and operating method therefor |
| US5088060A (en) * | 1989-03-08 | 1992-02-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND memory cell structure |
| US5075890A (en) * | 1989-05-02 | 1991-12-24 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with nand cell |
| JP2862584B2 (ja) * | 1989-08-31 | 1999-03-03 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| US5197027A (en) * | 1991-01-24 | 1993-03-23 | Nexcom Technology, Inc. | Single transistor eeprom architecture |
| KR960000616B1 (ko) * | 1993-01-13 | 1996-01-10 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 |
-
1993
- 1993-11-30 KR KR93025961A patent/KR960008823B1/ko not_active IP Right Cessation
-
1994
- 1994-11-30 JP JP29703194A patent/JP3741735B2/ja not_active Expired - Fee Related
- 1994-11-30 US US08/350,162 patent/US5568420A/en not_active Expired - Lifetime
-
1996
- 1996-06-05 US US08/658,438 patent/US5617353A/en not_active Expired - Lifetime
- 1996-06-05 US US08/658,455 patent/US5661682A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008532201A (ja) * | 2005-03-08 | 2008-08-14 | スパンジョン・リミテッド・ライアビリティ・カンパニー | メモリデバイス用デコーダ |
| JP2007109309A (ja) * | 2005-10-13 | 2007-04-26 | Sony Corp | 不揮発性半導体記憶装置 |
| JP2009021000A (ja) * | 2007-07-13 | 2009-01-29 | Samsung Electronics Co Ltd | 読み出しディスターブが防止される不揮発性半導体メモリ装置及びその読み出し方法 |
| JP2009245574A (ja) * | 2008-03-28 | 2009-10-22 | Hynix Semiconductor Inc | フラッシュメモリ素子及びそのブロック選択回路 |
| US9729149B2 (en) | 2013-04-19 | 2017-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Low power storage device in which operation speed is maintained |
| JP2018142393A (ja) * | 2013-04-19 | 2018-09-13 | 株式会社半導体エネルギー研究所 | 記憶装置及び半導体装置 |
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