JP2732601B2

JP2732601B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP2732601B2
Application number: JP20467088A
Authority: JP
Inventors: 正樹百冨; 晃一戸井田; 寧夫伊藤; 佳久岩田; 富士雄舛岡; 昌彦千葉; 哲郎遠藤; 理一郎白田; 亮平桐澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-11-18
Filing date: 1988-08-19
Publication date: 1998-03-30
Anticipated expiration: 2013-03-30
Also published as: KR890008846A; US5440509A; KR910007406B1; JPH0264995A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、電荷蓄積層と制御ゲートを有する書替え可
能なメモリセルを用いた不揮発性半導体メモリ装置に関
する。

（従来の技術） EPROMの分野で、浮遊ゲートをもつMOSFET構造のメモ
リセルを用いた紫外線消去型不揮発性メモリ装置が広く
知られている。EPROMの中で電気的書込みおよひ消去を
可能としたものはE²PROMとして知られる。この種のEPRO
Mのメモリアレイは、互いに交差する行線と列線の各交
点にメモリセルを配置して構成される。実際のパターン
上では、二つのメモリセルのドレインを共通にして、に
列線がコンタクトするようにしてセル占有面積をできる
だけ小さくしている。しかしこれでも、二つのメモリセ
ルの共通ドレイン毎に列線とのコンタクト部を必要と
し、このコンタクト部がセル占有面積の大きい部分を占
めている。

これに対して最近、メモリセルを直列接続してNANDセ
ルを構成し、コンタクト部を大幅に減らすことを可能と
したEPROMが提案されている。しかし従来提案されてい
るこの種のEPROMでは、浮遊ゲートを基板間の結合容量
が、浮遊ゲートと制御ゲート間のそれより大きく設定さ
れる。そして、紫外線照射により基板から電子を浮遊ゲ
ートに注入することにより、全面消去を行ない、データ
書込みは選択されたメモリセルで浮遊ゲートの電子を制
御ゲート側に放出することにより行う。

しかしこの様なNANDセルを用いたEPROMでは、信頼性
の点で問題がある。通常、浮遊ゲートと制御ゲートと判
断ゲートは２層的結晶シリコン膜の積層構造として形成
され、その間の絶縁膜には多結晶シリコン膜の熱酸化膜
が用いられる。この酸化膜は単結晶シリコンのそれに比
べると膜質が劣る。このため、制御ゲートと浮遊ゲート
間に電界をかけてここで電荷のやりとりを行うことは、
メモリセルの特性劣化をもたらすのである。

以上のように従来提案されているNANDセルを用いたEP
ROMは、電気的ストレスに対して信頼性が十分でない、
という問題があった。

一方、本発明者等は先にこのような問題を解決するこ
とのできる不揮発性半導体メモリを提案した（例えば特
願昭62−233944号）。

第16図はNANDセルアレイの一部を示す回路図であり、
ビット線BL12には選択ゲートS1を介して浮遊ゲートと制
御ゲートを備えたメモリセルM211〜M214が直列接続され
てNANDセルを構成し、一端はソース電位Vss（接地）が
与えられている。

E²PROMでは、先ず一括電子注入を行って消去をし、そ
の後に下方のセルからデータを書込んで行く。

即ち、消去はビット線BL21,BL22を“L"レベル電位の0
Vとし、選択ゲート線SD1、ワード線WL1〜WL4に“H"レベ
ル電位、例えば20Vを与えて浮遊ゲートに基板から電子
を注入する。

メモリセルM213に“1"を書込むには、ビット線BL21を
“H"レベルの電位、例えば20Vとし、選択ゲート線SD1、
ワード線WL1,WL2を20V、ワード線WL3,WL4を0Vとする。
これにより、メモリセルM213のドレインと浮遊ゲート間
に高電圧がかかり、浮遊ゲートから基板に電子が放出さ
れる。

（発明が解決しようとする課題）しかしながら、メモリセルM213にデータ“0"を書込む
場合、M211,M212は消去モードとするため、NANDセルの
ドレインから遠い例から書込みを行なうという制約が生
ずる。

またその際、ドレイン側のメモリセルM211,M212は電
子注入と同じ状態におかれるため、電子の注入のされ過
ぎ、つまりオーバークレーズされる危険にさらされるこ
とになる。このオーバークレーズは、BL21を20V、BL22
を0VとしてメモリセルM213に“1"書込みをする際、BL22
例のメモリセルM221,M222にも生じ得る。

また、他の問題として、第17図に示した様に、ビット
線BL21,BL22には書込み時、20Vの電位差を常に有するの
で、図示のフィールドの寄生トランジスタではソースに
0V、ゲートに20V、ドレインに20Vの電位が作用し、フィ
ールド下反転が起こりリーク電流が生ずる危険のあるこ
とがわかる。

本発明は以上の問題を解決することができる不揮発性
半導体メモリ装置を提供することを目的とするものであ
る。

［発明の構成］（課題を解決するための手段）本発明にかかるEPROMは、例えば電荷蓄積層と制御ゲ
ートを有するメモリセルが複数個直列接続されてNANDセ
ルを構成するが、そのメモリセルの動作原理として、書
込みおよび消去共に、基板と電荷蓄積層間でのトンネル
効果による電子のやりとりを利用する。具体的な書込み
動作は、NANDセルを構成するメモリセルのうち選択され
たものの制御ゲートに“L"レベル電位、ビット線との接
続部間の残りのメモリセルの制御ゲートに“H"レベル電
位を与えて、ビット線にデータに応じて“H"レベルまた
は“L"レベル電位を与える。このとき選択されたメモリ
セルのデータ“1"を書込むところでのみ電荷蓄積層から
基板へと電子のトンネリングが生じる。これにより、
“1"書込みのメモリセルではしきい値が負方向に移動す
る。消去動作は、NANDセルを構成する全てのメモリセル
の制御ゲートに“H"レベル電位を与え、チャネルを“L"
レベル電位として、全てのメモリセルでチャネル領域か
らの電子を電荷蓄積層にトンネリングにより注入する。
これにより、全てのメモリセルでしきい値が正方向に移
動した“0"状態となる。

第１の発明では、この様な動作原理のEPROMにおいて
更に、書込み時、非選択ビット線に中間電位を与えるよ
うにしたことを特徴とする。

第2,3の発明は、書込み動作時、選択されたワード線
に“H"レベルの電位を与え、選択されたビット線にデー
タに応じて“H"レベルまたは中間電位を与え、非選択ビ
ット線に中間電位を与える。

（作用）本発明では、膜質の優れた酸化膜が得られる電荷蓄積
層と基板間のトンネリングにより、書込みおよび消去が
行われる。従ってEPROMの信頼性が高いものとなる。書
込みモードでは、非選択ビット線を“L"レベルとすると
無用なメモリセルが消去モードになってしまうが、第1,
第２の発明ではこのとき非選択ビット線を中間電位とす
ることにより、これを防止している。

また、第２の発明によれば、書込み動作時に選択ビッ
ト線、非選択ビット線のNANDセルにおいて、非選択メモ
リセルが消去モードにさらされることがなくなり、書込
みの順序制約をなくすことができる。また、第1,第２の
発明によれば選択ビット線や非選択ビット線におけるオ
ーバークレーズを解消でき、データの書込み回数の伸
長、誤出し時のマージンの改善を図ることができる。ま
た、第１乃至第３の発明によればビット線間の電位差が
小さくなるため、フィールドトランジスタによるリーク
電流の危険がなくなる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

実施例１第１図は一実施例のEPROMの要部構成を示し、第２図
および第３図はその動作を説明するための図であり、第
４図および第５図は実施例のメモリアレイのより詳しく
構成を示す。

第４図に示すようにこの実施例では、４個のメモリセ
ルで一つのNANDセルを構成し、これがマトリクス配列さ
れている。第５図（ａ）は、一つのNANDセルをチャネル
方向に切断した断面図である。各メモリセルはＰ型Si基
板１上にソース，ドレインとなるn⁺型層２を隣接するも
の同士で共用し、２層多結晶シリコン膜により自己整合
的にFAMOS構造をもって浮遊ゲート33と制御ゲート４を
積層して構成されている。即ち基板１上に熱酸化膜から
なる第１ゲート絶縁膜を介して浮遊ゲート３が形成さ
れ、この上に熱酸化膜からなる第２ゲート絶縁膜を介し
て制御ゲート４が形成される。第５図（ｂ）はチャネル
方向に直交する方向に見たメモリセル部の断面図であ
り、浮遊ゲート３は素子分離領域上にまで延在させてい
る。これにより、浮遊ゲート３と基板１間の結合容量に
比べて浮遊ゲート３と制御ゲート４間結合容量を大きく
設定し、浮遊ゲート３と基板１間のトンネル効果による
電子のやりとりのみで書込み、消去ができるようになっ
ている。

NANDセルは、第４図に示すようにマトリクス配列され
る。ビット線BL₁に沿う一つのNANDセルについて見る
と、そのなかの一端部のメモリセルM₁₁のドレインが選
択MOSトランジスタS₃₁を介してビット線BL₁に接続さ
れ、他端のメモリセルM₁₄のソースが選択MOSトランジス
タS₄₁を介して接地電位を接続される。他のビット線に
ついても同様である。そしてビット線と直交する方向に
メモリセルの制御ゲートを共通接続するワード線WL₁，W
L₂，…が配設される。各ワード線WLは選択MOSトランジ
スタS₁₁，S₁₂，…を介して制御端子CG₁，CG₂，…に接続
される。ビット線側の選択MOSトランジスタS₃₁，S₃₂，
…のゲートは選択MOSトランジスタS₂₁を介して制御端子
SD₁に接続され、ソース側の選択MOSトランジスタS₄₁，S
₄₂，…のゲートは直接制御端子SS₁に接続されている。
選択MOSトランジスタS₁₁〜S₁₄およびS₂₁のゲートは共通
に制御信号PROで制御される。

この実施例のEPROMの要部構成と動作を、次に第１
図、第２図を用いて説明する。第１図は、第４図のメモ
リアレイのなかの、ビット線BL₁に沿うメモリセルM₁₁〜
M₁₄からなるNANDセル、およびビット線BL₂に沿うメモリ
セルM₂₁〜M₂₄からなるNANDセルの部分と、これらの周辺
制御回路を示している。

NANDセルのソース側選択MOSトランジスタやワード線
選択MOSトランジスタは省略してある。V_PP1は第１の昇
圧電位（例えば10V）であり、V_PP2は第２の昇圧電位
（例えば20V）である。各ビット線BLには、ゲート・ド
レインを接続した充電用MOSトランジスタQ₁が中間電位
供給回路11₁，11₂，…として設けられ、これを介して第
１の昇圧電位V_PP1が供給される。ビット線BLには、放電
用MOSトランジスタQ₂が接続され、これにより選択的に
放電されるようになっている。また各ビット線BLは、読
み出し時のみオンになるMOSトランジスタQ₅を介してセ
ンスアンプSAに接続され、センスアンプSAの出力端子は
やはり読み出し時のみオンになるMOSトランジスタQ₆を
介し、更にMOSトランジスタQ₇を介して入出力線I/O₁,I/
O₂に接続されている。ビット線BLには更に、データ書込
み時、選択的に“H"レベルまたは中間電位を与えるため
の書込み制御回路が設けられている。即ち、ダイオード
接続されたMOSトランジスタQ₄とキャパシタＣはポンピ
ング回路を構成する。NORゲートＧはデータ判別回路1
3₁，13₂，…を構成している。MOSトランジスタQ₃，Q
₄は、データ判別回路の出力に応じて第２の昇圧電位V
_PP2を選択的にビット線BLに供給する“H"レベル電位供
給回路12₁，12₂…を構成している。

まず第１図において、EPROMの全面消去動作を説明す
ると、すべてのワード線WL₁〜WL₄に“H"レベル電位を与
える。同時に、端子SD₁およびE₁₂にも“H"レベル電位を
与える。これにより全てのメモリセルでチャネルが形成
されてそのチャネルが接地電位となり、制御ゲートが
“H"レベルとなる。この結果、全てのメモリセルでFowl
er−Nordheim（Ｆ−Ｎ）トンネリングによって基板から
浮遊ゲートにトンネル電流で電子が注入される。即ちし
きい値が正方向に変化し、例えばしきい値約2Vの“0"状
態となる。こうして全面消去がなされる。

次に書込みは、選択されたワード線に“L"レベル電
位、残りのワード線に“H"レベル電位を与え、選択され
たビット線にデータに応じて“H"レベルまたは“L"レベ
ル電位を与える。このとき、非選択ビット線には、過消
去防止のために中間電位を与える。具体的に例えば、第
１図のメモリセルM₁₄に書込みを行う場合の動作波形
は、第２図のようになる。選択されたワード線WL₄（C
G₄）は“L"レベル（＝0V）となり、他のワード線WL₁〜W
L₃（CG₁〜CG₃）およびSD₁は“H"レベル（＝20V）とな
る。

書込み動作が開始すると第１の昇圧電位V_PP1は10Vに
昇圧される。読み出し時のみオンであるMOSトランジス
タQ₅，Q₆のゲート端子C,B,消去時のみオンであるMOSト
ランジスタQ₂のゲート端子Ｅはこの間，“L"レベルであ
る。従ってビット線BL₁，BL₂にはまず、第１の昇圧電位
V_PP1からMOSトランジスタQ₁のしきい値分だけ下がった
電位約8Vが供給される。一方、入出力線I/O₁は0V、I/O₂
は5Vとなり、書込み用のMOSトランジスタQ₇が、ゲート
端子Ｄに5Vが与えられてオンする。NORゲートＧには、I
/O₁,I/O₂のデータとともに、リングオシレータの出力Ａ
が供給される。このとき、ビット線BL₁側のNORゲートＧ
では信号Ａが伝達されてノードN₁の電位が上昇してMOS
トランジスタQ₄がオン、従ってMOSトランジスタQ₃がオ
ンになって、ビット線BL₁に第２の昇圧電位V_PP2＝20Vが
与えられる。従って、ビット線BL₁側のNANDセルについ
てみると、メモリセルM₁₁〜M₁₃までは制御ゲートが20V
であり、チャネルは導通してビット線BL₁に“H"レベル
電位20Vが与えられるから、これらメモリセルM₁₁〜M₁₃
では変化がない。そしてメモリセルM₁₄では、制御ゲー
トが0Vでドレインが約20V（実際にはメモリセルM₁₁〜M
₁₃のチャネルにより電位降下がある）であるため、浮遊
ゲートの電子がＦ−Ｎトンネリングにより基板に放出さ
れ、しきい値が負方向に移動して例えば、−3Vとなる。
即ち、“1"書込みが行われる。

この書込み動作の間、ビット線BL₂はMOSトランジスタ
Q₃がオフに保たれ、従ってビット線BL₂は中間電位8Vと
なっている。非選択ビット線BL₂に沿うメモリセルM₂₁〜
M₂₃に着目すると、もしビット線BL₂が“L"レベル＝0Vで
あったとすると、ワード線WL₁〜WL₃が“H"レベルである
ために消去モードになる。この結果例えば、もともとし
きい値2Vの“0"状態にあったものがしきい値がより正方
向に変化し、例えば6Vになってしまう。これは過消去の
状態であって、しきい値2Vの“0"としきい値−3Vの“1"
を読み出すのに、選択されたワード線に沿うメモリセル
以外の全てのメモリセルをオン状態にする際に障害とな
る。しかしこの実施例では、非選択のビット線BL₂は中
間電位8Vに設定されるから、この様な過消去は生じな
い。

第３図は、以上の選択書込み動作説明での第１図の各
メモリセルの電位関係をまとめて示している。

読み出し動作は、例えばメモリセルM₁₄を読み出す場
合を例にとると、ワード線WL₄を0V,他のワード線WL₁〜W
L₃を5Vとする。これによりメモリセルM₁₁〜M₁₃を全てオ
ンさせた状態で、メモリセルM₁₄がオンするか（“1"）
またはオフのままか（“0"）を検出する。前述のような
過消去があると、そのメモリセルはしきい値が高くな
り、この読み出し条件では、読み出すべきメモリセルが
直列接続されるメモリセルをオンさせることができなく
なる。この実施例ではこの様な不都合は回避される。ま
たこの実施例の回路では、第１の昇圧電位V_PP1の供給用
MOSトランジスタQ₁はゲート・ドレインを共通して用い
ている。従って、第１の昇圧電位V_PP1より高い第２の昇
圧電位V_PP2がビット線上に供給される場合に、第１の昇
圧電位V_PP1側に直流パスが形成されることがない。

本発明は上記実施例に限られない。例えば上記実施例
では、データ判別回路としてNORゲートＧを用いたが、
第６図に示すようにNANDゲートとインバータＩに置換え
ることができる。また非選択ビット線に中間電位を与え
るために第１の昇圧電位V_PP1を用いたが、これは書込み
に用いる“H"レベル電位と“L"レベル電位の中間であれ
ばよく、例えば電源電圧V_CC＝5Vを用いることもでき
る。

実施例２第７図は、NAND E²PROMの回路図、第８図は動作タイ
ミング図である。5V単一電源で動作可能である。

先ず、第９図を用いてNANDセルの説明を行なう。
（ａ）は平面図、（ｂ）はＡ−Ａ′断面図、（ｃ）はＢ
−Ｂ′断面図である。

Ｐ′型シリコン基板１の素子分離絶縁膜２で区画され
た領域に、この実施例では８個のメモリセルM₁〜M₈と２
個の選択トランジスタS₁，S₃が形成されている。各メモ
リセルは、基板１上に熱酸化膜からなる第１ゲート絶縁
膜３を介して第１層多結晶シリコンにより浮遊ゲート４
（4₁〜4₈）が形成され、この上に熱酸化膜からなる第２
ゲート絶縁膜５を介して第２層多結晶シリコン膜により
制御ゲート６（6₁〜6₈）が形成されて構成されている。
各メモリセルの制御ゲート６（6₁〜6₈）はそれぞれワー
ド線WL₁〜WL₈を構成している。メモリセルのソース，ド
レインとなるn⁺型層９は隣接するもの同志で共用する形
で８個のメモリセルが直列接続されている。そしてこの
実施例では、ドレイン側、ソース側に選択トランジスタ
S₁，S₃が接続されて１つのNANDセルを構成している。選
択トランジスタS₁，S₃のゲート電極、4₉及び6₉，4₁₀及
び6₁₀は、第１層，第２層多結晶シリコン膜を同時にパ
ターニングして得られ、S₁，S₃の第１層，第２層多結晶
シリコン膜間は、ワード線方向の所定間隔でコンタクト
している。全体はCVD絶縁膜７で覆われ、セルに対して
選択トランジスタS₁のドレインであるn₊型層にコンタク
トするビット線であるAl配線８が配設されている。

この様な構成において、各メモリセルでの浮遊ゲート
４と基板１間の結合容量C₁は、浮遊ゲー制御ゲート６間
の結合容量C₂に比べて小さく設定されている。即ち、C₁
＜C₂となっている。具体的には、浮遊ゲートおよび制御
ゲートとともにパターン幅１μｍ、チャネル幅が１μｍ
であり、また浮遊ゲート４はフィールド領域上に両側１
μｍずつ延在させている。第１ゲート絶縁膜（SiO₂）例
えば200Å，第２ゲート絶縁膜（SiO₂）は350Å厚の熱酸
化膜である。

また、ドレイン側の選択ゲートS₁のチャネル表は、パ
ンチスルーを防ぐためソース側の選択ゲートS₃のチャネ
ル長さより長く設定した。

また、接地電位が印加されるソース拡散層は、ワード
線方向に共通に設けられている。

第９図（ａ）から判る様に、このNANDセルは、ビット
線コンタクト、ソース拡散層を共有しながらビット線方
向に折り返しつつ配列されている。

第７図は一実施例の回路図を示している。図中、メモ
リセルM₂₁₁〜M₂₁₈及び選択ゲートS₁，S₃で示されたのが
上述したNANDセルの１単位である。同図は、ビット線BL
₂₂〜BL₂₄，BL₃₁〜BL₃₄に設けられた16個のNANDセルを示
している。

各ワード線WL₁〜WL₈，…及び選択ゲートS₁，…の制御
線SD₁，…は制御信号▲▼で制御されるＤタイプ
のｎチャネル選択MOSトランジスタを介してアレイ領域
から導出されており、選択ゲートS₃，…の制御線SS₁，
…は直接導出されている。

各ビット線BLには、Ｗ（write）信号で制御されるｎ
チャネルMOSトランジスタQ₁とＥ（Erase）信号で制御さ
れるｎチャネルMOSトランジスタQ₂からなる中間電位供
給回路11₁，11₂，…が設けられている。Q₁のドレインは
内部昇圧電位V_M（10V）が与えられ、Q₂のソースはV
_SS（0V）が与えられている。

またビット線BLは、アドレス信号（この例ではCS₁〜C
S₄）で制御されるＮチャネルMOSトランジスタを介して
その端部でグループ毎に共通接続されている。各ビット
線グループは、読出し時のみオンとなるｎチャネルMOS
トランジスタQ₅を介してセンスアンプSAに接続され、セ
ンスアンプの出力端子はやはり読出し時のみオンとなる
ｎチャネルMOSトランジスタQ₆を介し、さらにｎチャネ
ルMOSトランジスタQ₇を介して入出力線I/O₁,I/O₂，…に
接続されている。

ビット線グループには更にアドレス信号CS₁〜CS₄で選
ばれた選択ビットに、データに応じて“H"レベル電位を
供給する書込み制御回路が夫々設けられている。即ちダ
イオード接続されたｎチャネルMOSトランジスタQ₄とキ
ャパシタC₃はポンピング回路を構成する。NORゲートＧ
はデータ判別回路13₁，13₂，…を構成している。ｎチャ
ネルMOSトランジスタQ₃，Q₄は、内部昇圧された“H"レ
ベル電位（20V）をビット線BLに供給する“H"レベル
電位供給回路12₁，12₂，…を構成している。

まず、第７図において、全面消去動作を説明すると、
全てのワード線WL₁〜WL₈，…に“H"レベル電位20Vを与
える。同時に制御線S₁〜S₄にも20Vを与える。このと
き、Ｅには5Vを与える。CS₁〜CS₄は0Vとする。

これにより全てのメモリセルでチャネルが形成されて
そのチャネルが接地電位となり、制御ゲートが“H"レベ
ルとなる。この結果、全てのメモリセルでＦ−Ｎトンネ
リングによって基板から浮遊ゲートにトンネル電流で電
子が注入される。即ちしきい値が正方向に変化し、例え
ばしきい値約2Vの“0"状態となる。こうして全面消去が
なされる。

次に書込みは、選択されたワード線に“L"レベル電
位，ドレイン間のワード線に“H"レベル電位を与え、選
択されたビット線にデータに応じて“H"レベルまたは
“H"レベルと接地電位との間の中間電位を与える。この
とき、非選択ビット線には、中間電位を与える。具体的
に例えば、第７図のメモリセルM₂₁₇に書込みを行う場合
の動作波形は第８図のようになる。

書込み動作が開始するとＷはV_M＋V_THとなる。読出し
時のみオンであるMOSトランジスタQ₅，Q₆のゲート端子
C,B,消去時のみオンであるMOSトランジスタQ₂のゲート
端子Ｅはこの間、“L"レベルである。従ってビット線BL
₂₁〜BL₂₄，BL₃₁〜BL₃₄にはV_M電位が供給される。一方、
アドレスに応じてCS₁〜CS₄の一つ、例えばCS₁が選ばれ
てV_PP（20V）＋V_THになると共に、入出力線I/O₁は0V、I
/O₂は5Vとなり、書込み用のMOSトランジスタQ₇がゲート
端子Ｄに5Vが与えられてオンする。NORゲートＧには、I
/O₁,I/O₂のデータとともに、リングオシレータの出力Ａ
が供給される。このとき、ビット線BL₂₁〜BL₂₄側のNOR
ゲートＧでは信号Ａが伝達されてノードN₁の電位が上昇
してMOSトランジスタQ₄がオン、従ってMOSトランジスタ
Q₃がオンになってビット線BL₂₁にV_PPが与えられる。こ
れにより中間電位供給回路11₁のMOSトランジスタQ₁はオ
フする。

選択ワード線WL₇が“L"レベル（0V）、WL₁〜WL₆及び
選択ゲートSD₁，SD₂が“H"レベル（V_PP＋V_TH，約23
V）、選択ゲートSS₁，SS₂が“L"レベル（0V）、WL₈が中
間電位V_M（10V）とすると、ビット線BL₂₁側のNANDセル
についてみると、メモリセルM₂₁₁〜M₂₁₆までは制御ゲー
トが23Vであり、チャネルは導通してビット線BL₂₁に
“H"レベル電位20Vが与えられるから、これらメモリセ
ルM₂₁₁〜M₂₁₆では変化がない。そしてメモリセルM₂₁₇で
は、制御ゲートが0Vでドレインが約20Vであるためオフ
し、浮遊ゲートの電子がＦ−Ｎトンネリングによりトン
ネル電流で基板側に放出され、しきい値が負方向に移動
して例えば、−3Vとなる。即ち、“1"書込みが行われ
る。

この時、ビット線BL₃₁〜BL₃₄側の書込み制御回路では
I/O₂が5Vであるので不変であり、選択ビット線BL₃₁は中
間電位V_Mとなる。従ってメモリセルM₃₁₁〜M₃₁₈は“0"の
ままであり、メモリセルM₃₁₇に“0"が書込まれたことに
なる。言うまでもなくビット線BL₃₁はアドレスCS₁で同
時に選ばれたものである。

一方、非選択ビット線、例えばBL₂₂はV_Mであるからメ
モリセルにデータの変更は生じない。

以下、任意のワード線で選ばれるメモリセルについ
て、そのワード線を0V、ドレイン側ワード線を“H"レベ
ル電位、ソース側ワード線をV_M電位にして同様に書込み
動作を行なう事ができる。

この様に、この実施例によれば、書込みをドレインか
ら遠い側のメモリセルから行なう事もできるし、任意に
行なう事もできる。また、書込み時に消去モードとなる
ことがなくなり、オーバークレーズの危険を防ぐことが
できる。また、ビット線間の電位差を半減することがで
きるため、フィードトランジスタによるリークの危険が
なくなる。

なお、この例では、書込み時、選択メモリセルよりソ
ース側のワード線をV_M電位にしたが、書込み時に、ソー
ス側の選択ゲートS₃，S₄，…を開けるようにしソース電
位を上記ビット線に与える中間電位をV_Mとすれば、制御
ゲートに与える電位をV_Mに限らず、ワード線WL₁〜WL₆に
与えた“H"レベル電位とすることもできるし、“L"レベ
ル電位とする事も可能である。

あるいは、ソース側の選択ゲートS₃，S₄，…を開け
ず、所望により選択メモリセルよりソース側のワード線
を上記したV_M＝10Vに代えて“L"レベル（0V）または数
ボルトの電位としても良い。

尚、上期例では、データ“0"をメモリセルM₃₁₁に書込
むようにしたが、この“0"書込みはデータ不変の操作で
もある。勿論、メモリセルM₃₁₁にM₂₁₁と同時に“1"書込
みをしても良い。

読出し動作は、例えばメモリセルM₂₁₇を読出す場合を
例にとると、ワード線WL₇を0V、他のワード線WL₁〜W
L₆，WL₈を5V、選択ゲートの制御線SD₁，SS₁を5Vにして
非選択のメモリセルM₂₁₁〜M₂₁₆，M₂₁₈，選択ゲートS₁，
S₃をオンさせる。この状態で、メモリセルM₂₁₇がオンす
るか（“1"）またはオフのままか（“0"）を検出する。
前述のような過消去があると、そのメモリセルはしきい
値が高くなり、この読出し条件では、読出すべきメモリ
セルに直列接続されるメモリセルをオンさせることがで
きなくなる。この実施例ではこの様な不都合は回避され
る。またこの実施例では、“H"レベルの電位がビット線
に供給される場合に、中間電位供給回路のMOSトランジ
スタQ₁がオフしV_M側に直流パスが形成される事がない。

メモリセルチップ内部で電源電圧を昇圧してデータ書
込み、消去のための高電圧V_H（V_PPやV_M）を得るために
は、例えば第10図（ａ）のような電圧昇圧回路を用い
る。この回路は、例えば5Vの電源電圧V_CCから負荷MOSト
ランジスタQRを介してキャパシタC₁に蓄積した電荷を、
第10図（ｂ）に示すようなクロック信号φ₁，φ₂を用
い、MOSトランジスタQ₁を介して次のキャパシタC₂に転
送し、このキャパシタC₂に蓄積した電荷を次のMOSトラ
ンジスタQ₂を介してキャパシタC₃に転送する、という動
作を順次繰り返すことにより、出力端に高電圧V_Hを得る
ものである。

上記実施例では、中間電位供給回路として図示のもの
を用いたが、第11図に示すようにMOSトランジスタQ₁の
ゲートとドレインを共通接続してV_Mを与えるようにして
もよい。また、データ判別回路としてNORゲートを用い
たが、第12図に示すようにNANDゲートとインバータＩに
置換えることができる。また非選択ビット線に中間電位
を与えるためにV_M＝10Vを用いたが、これは電源電圧V_CC
＝5Vを用いることもできる。

また上記実施例のソース側の選択ゲートS₃を省くなど
種々変更が可能である。

第13図は、本発明を通常のE²PROMに適用した場合の実
施例の回路図である第14図に動作波形図を示す。

信号Ｅは一括消去を行う時のみONとなり、信号Ｒは読
出し時のみON、信号Ｗは書込み時のみONとなり、これら
３つの信号のうち同時に２つの信号がONとなることはな
い。

先ずＥをV_PP＋V_THにしてオン、選択ゲート線SG₁₁，SG
₁₂にV_PP＋V_TH（23V）を与え浮遊ゲートへの一括電子注
入を行う。

書込み動作を行う場合ＷがV_M＋V_THとなって中間電位
供給回路11₁，…11₅，…のMOSトランジスタQ₁がオン
し、ビット線BL₁₁〜BL₁₄，BL₂₁〜BL₂₄にVMが供給され
る。ビット線の選択はCS₁₁〜CS₁₄によって行なわれ、CS
がオフならそのビット線は非選択であり、非選択ビット
線の電位を常にV_Mである。

この図ではビット線BL₁₂〜BL₁₄，BL₂₂〜BL₂₄のメモリ
セル及び中間電位供給回路は簡便のため省いているが、
ビット線BL₁₁，BL₂₁に於けると同様、選択ゲート線S
G₁₁，SG₁₂との交点にメモリセルを、その端部に中間電
位供給回路を有している。

メモリセルM₁₁₁に“1"、M₁₁₅に“0"を書込む場合、CS
₁₁を選択し（V_PP＋V_TH）,I/O₁が0V、I/O₂が5Vであるの
でビット線BL₁₁はV_PP，BL₂₁はV_Mとなる。ワード線WL₁₁
は0Vでメモリセルへの電子注入が選択的にメモリセル内
の選択トランジスタを介して行なわれる。

第15図にNANDメモリセルのしきい値の変化を種々のビ
ット線電位に対して示す。

図中、セル１のしきい値変動をストレス時間（電圧印
加時間）に対して示したのが（ａ）図で、半選択注入モ
ードを表わしている。ビット線電位V_Mが小さくなるにつ
れ変動が大きくなる。一方、（ｂ）図はセル２の変動を
示したものでV_Mが大きくなるにつれ半選択放出モードに
よるしきい値変動が大きくなる。

これから、選択メモリセルのドレイン、選択メモリセ
ルよりビット線コンタクト側のメモリセルのソース・ド
レインに書込む動作時に印加される実効的な“H"レベル
電位、中間電位を夫々V_PP，V_Mとしたとき、V_Mは８〜12V
が好ましく、V_PPは20Vであるので一般にであれば実用上充分であると言える。従って選択ビット
線や非選択ビット線に与えられる実効的な中間電位は、
この様な範囲で使用するのが好ましい。

その他、本発明はその種々を逸脱しない範囲で種々変
形して実施することができる。例えばMNOS構造のメモリ
セルに適用してもよい。

［発明の効果］以上述べたように本発明によれば、基板と電荷蓄積層
間でのトンネリングのみを利用しても書込みおよび消去
を可能とし、特に書込み時に非選択メモリセルでの過消
去を防止して信頼性向上を図った、高感度のEPROMを提
供することができる。

また、本発明によればNANDセルへの書込みの順序制約
をなくすことができ、またオーバークレーズの危険にさ
らされる不都合がない。また、メモリセル間のフィール
ドトランジスタによるリークの心配が解消され、取扱い
容易で高信頼性の不揮発性半導体メモリ装置が提供され
る。

【図面の簡単な説明】

第１図は、本発明の一実施例のEPROMの要部構成を示す
等価回路図、第２図はその書込み動作を説明するための
信号波形図、第３図は同じく書込み時の各メモリセルの
電位関係を示す図、第４図は同じくメモリアレイの構成
を示す等価回路図、第５図は同じくNANDセルの構造を示
す断面図、第６図は他の実施例のデータ判別回路の構成
を示す等価回路図、第７図は実施例の回路図、第８図は
タイミング動作図、第９図はNANDセルの図、第10図は内
部昇圧回路の例を示す図、第11図、第12図は変形例を示
す図、第13図，第14図は他の実施例の図、第15図は特性
図、第16図，第17図は従来技術を説明する図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩田佳久神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者舛岡富士雄神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者千葉昌彦神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者遠藤哲郎神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者白田理一郎神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (72)発明者桐澤亮平神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (56)参考文献特開昭62−219296（ＪＰ，Ａ) 特開昭62−155568（ＪＰ，Ａ) 特開昭57−71587（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電気的に書込み消去が可能なメモリセルが複
数個ずつ直列接続接続されたNANDセルを構成してマトリ
クス状に配列され、各NANDセルの一端部のドレインがビ
ット線に接続され、各メモリセルのゲートがワード線に
接続されて構成される不揮発性半導体メモリ装置であっ
て、書込み動作時、選択されたワード線に“L"レベル電
位、ビット線との接続部間のワード線に“H"レベルの電
位を与え、選択されたビット線にデータに応じて“H"レ
ベルまたは“L"レベル電位を与え、非選択のビット線は
中間電位を与えることにより、前記選択されたワード線
および選択されたビット線により決定されるメモリセル
の前記電荷蓄積層と前記半導体基板間でトンネル電流に
より電荷のやりとりをして書込み消去を行うことを特徴
とする不揮発性半導体メモリ装置。
【請求項２】各ビット線に、書込み時に中間電位を与え
る中間電位供給回路と、書込み時に“H"レベル電位を与
える“H"レベル電位供給回路とを備え、“H"レベル電位
供給回路はデータを判別する回路により制御されて選択
時にビット線に“H"レベル電位を供給する請求項１記載
の不揮発性半導体メモリ装置。
【請求項３】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電気的に書込み消去が可能なメモリセルが複
数個ずつ直列接続接続されたNANDセルを構成してマトリ
クス上に配列され、各NANDセルの一端部のドレインがビ
ット線に接続され、各メモリセルのゲートがワード線に
接続されて構成される不揮発性半導体メモリ装置であっ
て、書込み動作時、NANDブロック内の選択されたワード
線に“L"レベルの電位、ビット線との接続部間の残りの
ワード線に“H"レベルの電位を与え、選択されたビット
線にデータに応じて“H"レベルまたは中間電位を与え、
非選択のビット線には中間電位を与えることにより、前
記選択されたワード線および選択されたビット線により
決定されるメモリセルの前記電荷蓄積層と前記半導体基
板間の電荷のやりとりにより書込み消去を行うことを特
徴とする不揮発性半導体メモリ装置。
【請求項４】各ビット線に中間電位供給手段が設けら
れ、各ビット線は選択ゲートを介してビット線グループ
毎に書込み制御手段に接続され、各書込み制御手段は各
ビット線グループから前記選択ゲートで選ばれた選択ビ
ット線に、データに応じて“H"レベル電位を供給するこ
とを特徴とする請求項３記載の不揮発性半導体メモリ装
置。
【請求項５】半導体基板上に電荷蓄積層と制御ゲートが
積層され、電気的に書込み消去が可能な少なくとも１以
上のメモリ素子と前記少なくとも１以上のメモリ素子と
直列に接続された選択素子を含んだメモリセルがマトリ
クス状に配置され、各選択素子の一端部のドレインがビ
ット線に接続され、各メモリ素子のゲートがワード線に
接続され、各選択素子のゲートが選択ゲート線に接続さ
れて構成される不揮発性半導体メモリ装置であって、書
込み動作時、選択ゲート線に“H"レベルの電位、選択ワ
ード線に“L"レベルの電位を与え、選択されたビット線
にデータに応じて“H"レベルまたは中間電位を与え、非
選択ビット線に中間電位を与えることにより、前記選択
されたワード線および選択されたビット線により決定さ
れるメモリセルの前記電荷蓄積層と前記半導体基板間の
電荷のやりとりにより書込み消去を行うことをしたこと
を特徴とする不揮発性半導体メモリ装置。
【請求項６】半導体基板上に形成される複数の電荷蓄積
部と制御ゲートを有する電気的に書込み可能なメモリセ
ルがマトリクス状に配列されたメモリセルアレイと、前
記メモリセルに接続される複数のビット線とを備え、デ
ータの書込みは、選択された前記制御ゲートに書込み電
圧を印加し、対応する前記ビット線にデータに応じて第
１あるいは第２の書込み制御電圧を印加して、メモリセ
ルの前記電荷蓄積層と前記半導体基板間の電荷のやりと
りにより書込み消去を行い、前記書込み電圧は前記第１
及び第２の書込み制御電圧より低く、第１の書込み制御
電圧は第２の書込み制御電圧より高いことを特徴とする
不揮発性半導体メモリ装置。
【請求項７】半導体基板上に形成され、電荷蓄積部と制
御ゲートを有する電気的に書込み可能な所定個のメモリ
セルから構成されるメモリセル群と、前記メモリセル群
と直列に接続され前記メモリセル群ビット線とを選択的
に接続する選択ゲートを有する選択トランジスタとでメ
モリセルユニットを構成し、複数個の前記メモリセルユ
ニットがマトリクス状に配列されメモリセルアレイを構
成する半導体メモリ装置において、データの書込みは、
選択された前記制御ゲートに書込み電圧を印加し、対応
する前記ビット線にデータに応じて第１あるいは第２の
書込み制御電圧を印加し、選択された前記選択ゲートに
前記第１及び第２の書込み制御電圧を前記メモリセル群
に転送するための第３の書込み制御電圧を印加して、メ
モリセルの前記電荷蓄積層と前記半導体基板間の電荷の
やりとりにより書込み消去を行い、前記書込み電圧は前
記第１及び第２の書込み書込み制御電圧より低く、第１
の書込み制御電圧は第２の書込み制御電圧より高いこと
を特徴とする不揮発性半導体メモリ装置。
【請求項８】半導体基板上に形成され、電荷蓄積部と制
御ゲートを有する電気的に書込み可能な２個以上の所定
個のメモリセルから構成されるメモリセル群と、前記メ
モリセル群とビット線とを選択的に接続する選択ゲート
を有する選択トランジスタとで、メモリセルユニットを
構成し、複数個の前記メモリセルユニットがマトリクス
状に配列されてメモリセルアレイを構成する半導体メモ
リ装置において、データの書込みは、選択されたメモリ
セルユニット中の選択された前記制御ゲートに書込み電
圧を印加し、選択されたメモリセルユニット中の非選択
の前記制御ゲートに書込み電圧以上の電圧を印加し、対
応する前記ビット線にデータに応じて第１あるいは第２
の書込み制御電圧を印加し、選択された前記選択ゲート
に前記第１及び第２の書込み制御電圧を前記メモリセル
群に転送するための第３の書込み制御電圧を印加して行
われ、前記書込み電圧は前記第１及び第２の書込み制御
電圧より低く、第１の書込み制御電圧は第２の書込み制
御電圧より高いことを特徴とする不揮発性半導体メモリ
装置。