JPH11224495A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH11224495A
JPH11224495A JP3972298A JP3972298A JPH11224495A JP H11224495 A JPH11224495 A JP H11224495A JP 3972298 A JP3972298 A JP 3972298A JP 3972298 A JP3972298 A JP 3972298A JP H11224495 A JPH11224495 A JP H11224495A
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gate
bit line
selection
voltage
sub
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JP3972298A
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Kazuyoshi Shiba
和佳 志波
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 動作の高速化を実現した階層ビット線構造の
不揮発性メモリ、製造工程を増加させることなく、読み
出し動作の高速化を可能にした階層ビット線構造の不揮
発性メモリを備えた半導体集積回路装置を提供する。 【解決手段】 階層ビット線構造の一括消去型不揮発性
メモリにおいて、階層ビット線を構成する複数の副ビッ
ト線の各々をゲート絶縁膜が薄く形成されて読み出し動
作のみに用いられる第１の選択ＭＯＳＦＥＴと、ゲート
絶縁膜を厚く形成されて少なくとも書き込み動作に用い
られる第２の選択ＭＯＳＦＥＴを介して対応する主ビッ
ト線に接続するとともに、書き込み動作のときに上記第
１の選択ＭＯＳＦＥＴのゲート絶縁膜にはその耐圧を超
えるような高電圧が印加されないようにドレイン又はゲ
ートに所定のバイアス電圧を供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、一括消去型不揮発性メモリを備えた１チッ
プマイクロコンピュータ等のような半導体集積回路装置
に利用して有効な技術に関するものである。
【０００２】
【従来の技術】ビット線を分割して階層構造にし、共通
のロウデコーダにより上記分割されたビット線（副ビッ
ト線）に対応されたワード線を選択するようにしてワー
ド線の高密度化を実現し、合わせて小ブロックでの一消
去を可能にした一括消去型ＥＥＰＲＯＭ（フラッシュ・
エレクトリカリ・イレーザブル＆プログラマブル・リー
ド・オンリー・メモリ）の例として特開平４−２０８５
６６号公報がある。
【０００３】
【発明が解決しようとする課題】上記分割された副ビッ
ト線は、選択ＭＯＳＦＥＴを介して主ビット線に接続さ
れる。上記選択ＭＯＳＦＥＴは、書き込み動作のときや
消去動作のときに印加されるビット線に高電圧を伝える
ために高耐圧化される必要がある。このような高耐圧化
に伴い必然的にゲート絶縁膜を厚く形成することが必要
とされる。しかしながら、上記ゲート絶縁膜を厚く形成
すると、そのオン抵抗は必然的に大きくなってしまう。
この結果、読み出し動作の準備としての副ビット線のプ
リチャージやディスチャージ及びメモリセルに流れる電
流の有無による読み出し動作において、比較的大きな寄
生容量を持つようにされた上記副ビット線及び主ビット
線の電位変化の速度が上記選択ＭＯＳＦＥＴの大きなオ
ン抵抗値によって制限されてしまうという問題が生じ
る。
【０００４】この発明の目的は、動作の高速化を実現し
た階層ビット線構造の不揮発性メモリを備えた半導体集
積回路装置を提供する。この発明の他の目的は、製造工
程を増加させることなく、読み出し動作の高速化を可能
にした階層ビット線構造の不揮発性メモリを備えた半導
体集積回路装置を提供する。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、階層ビット線構成の一括消
去型不揮発性メモリにおいて、階層ビット線を構成する
複数の副ビット線の各々をゲート絶縁膜が薄く形成され
て読み出し動作のみに用いられる第１の選択ＭＯＳＦＥ
Ｔと、ゲート絶縁膜を厚く形成されて少なくとも書き込
み動作に用いられる第２の選択ＭＯＳＦＥＴを介して対
応する主ビット線に接続するとともに、書き込み動作の
ときに上記第１の選択ＭＯＳＦＥＴのゲート絶縁膜には
その耐圧を超えるような高電圧が印加されないようにド
レイン又はゲートに所定のバイアス電圧を供給する。
【０００６】
【発明の実施の形態】図１には、この発明に係る一括消
去型ＥＥＰＲＯＭ（以下、単にＦＥＥＰＲＯＭという）
の一実施例の概略ブロック図が示されている。Ｘアドレ
ス信号ＸＡは、Ｘアドレスバッファ（X Add Latch)４に
供給され、ここに取り込まれたアドレス信号はアドレス
バッファ４に含まれるラッチ回路にラッチされる。Ｙア
ドレス信号ＹＡは、Ｙアドレスバッファ（Y Add Counte
r)５に供給される。特に制限されないが、上記Ｙアドレ
スバッファ５は、カウンタを含んでおりクロック信号に
同期して最大１ワード線分の記憶情報の読み出しが可能
にされる。制御信号入力回路（Control Signal Input)
６は、クロック信号ＣＫＭと制御信号により指定される
書き込み、読み出し及び一括消去等の動作モードの判定
とそれに必要なタイミング信号を発生させる。以下の説
明において、ＭＯＳＦＥＴは、金属−酸化膜−半導体電
界効果トランジスタの他に金属−絶縁膜−半導体（ＭＩ
Ｓ）ＦＥＴも含む意味で用いている。そして、ＭＯＳＦ
ＥＴ、ＭＩＳＦＥＴのゲート電極は、当然に金属ばかり
でなく導電性多結晶シリコンなども含むものである。
【０００７】メモリアレイ１は、１つのメモリブロック
に対応した２本のワード線ＷＬ００、ＷＬ３１、１本の
主ビット線ＧＢＬ、及び１本の副ビット線ＳＢＬ及び上
記副ビット線ＳＢＬを選択する一対の選択線（メインワ
ード線）ＳＥ００，ＳＥ０１とソース選択線ＳＳ００が
代表として例示的に示されている。上記ワード線ＷＬ０
０〜ＷＬ３１と副ビット線ＳＢＬとの交点にコントロー
ルゲート（電極）ＣＧとフローティングゲート（電極）
ＦＧがスタックド構造にされた不揮発性の記憶ＭＯＳＦ
ＥＴ（以下、メモリセルという）ＭＣが設けられる。つ
まり、１つのメモリブロックに対応した複数、例えば３
２個のメモリセルＭＣのコントールゲートは、３２本の
ワード線ＷＬ００〜ＷＬ３１に接続され、上記メモリセ
ルＭＣのドレイン（領域）はそれと直交するよう延長さ
れる１本の副ビット線ＳＢＬに共通に接続され、上記メ
モリセルＭＣのソース（領域）は上記副ビット線ＳＢＬ
に対応したものが共通に接続される。上記１のメモリブ
ロックを構成する複数のメモリセルＭＣのドレイン（領
域）が接続される１本の副ビット線ＳＢＬは、一対の選
択ＭＯＳＦＥＴＱｄを通して主ビット線ＧＢＬに接続さ
れる。これら１つのブロックを構成する複数のメモリセ
ルＭＣの共通化されたソース（領域）は選択ＭＯＳＦＥ
ＴＱｓを介して共通ソース線ＣＳ００に接続される。
【０００８】上記Ｘアドレスバッファ４に取り込まれた
Ｘアドレス信号は、Ｘデコーダ（XDecoder)２に供給さ
れ、ここで解読されてメモリアレイ１の１つのワード線
を選択する。特に制限されないが、Ｘデコーダ２は、書
込み動作、消去動作及び読み出し動作のそれぞれにおい
て、選択ＭＯＳＦＥＴＱｄのゲートに接続される一対の
選択線（メインワード線）ＳＥ００及びＳＥ０１と、メ
モリセルＭＣのコントロールゲートに接続されるワード
線ＷＬ００〜ＷＬ３１及び上記選択線ＳＥ００，ＳＥ０
１に対応したソース選択線ＳＳ００の選択信号を形成す
る。これらの選択信号の電位は、後述するようにそれぞ
れのモードに応じて区々になるものである。したがっ
て、上記Ｘデコーダ２は、それぞれの動作モードに対応
した電圧の選択／非選択レベルを出力する出力回路を持
つものである。これらの動作モードに必要な電圧は、内
部電圧発生回路（Internal Voltage) ８により形成され
る。
【０００９】上記主ビット線ＧＢＬは、カラムスイッチ
（Y Gate) により選択されたものがセンスアンプの入力
端子に接続される。特に制限されないが、センスアンプ
は、後述するように選択されたメモリセルＭＣが接続さ
れる主ビット線ＧＢＬに読み出されたハイレベル／ロウ
レベルを、メモリセルＭＣが接続されない非選択の主ビ
ット線ＧＢＬのプリチャージ電位を基準電圧としてセン
スするものである。このセンスアンプの出力にはラッチ
回路が設けられて、センス出力はラッチ回路に保持され
る。上記主ビット線には、後述するように読み出し動作
のためのプリチャージ回路、ディスチャージ回路等が設
けられるが、同図では省略されている。
【００１０】カラムスイッチ（Y Gate) ３は、Ｙアドレ
スバッファ５により形成されたアドレス信号をデコード
して形成された選択信号により２つの主ビット線ＧＢＬ
をセンスアンプの入出端子に接続させる。上記選択信号
を形成するＹデコーダは、上記カラムスイッチ３に含ま
れる。上記Ｙアドレスバッファ５は、指定されたアドレ
ス信号を先頭値として取り込み、カウンタによりクロッ
ク信号ＣＫＭに同期したアドレス信号を生成して連続読
み出し動作を行うこともできる。データ端子Ｄは、複数
ビットからなるデータの入力と出力を行うために用いら
れる。上記制御信号入力回路６に含まれる制御論理回路
により解読されて、かかる制御論理回路により動作に必
要なタイミング信号や電位設定が行われる。
【００１１】図２には、この発明に係るＦＥＥＰＲＯＭ
の一実施例のメモリアレイ部の回路図が示されている。
同図には、２つのメモリブロックが代表として例示的に
示され、２つのメモリブロックは、それぞれが４本のワ
ード線ＷＬ、４本の主ビット線ＧＢＬ及び４本の副ビッ
ト線ＳＢＬを持ち、上記２つのメモリブロックの４本の
主ビット線ＧＢＬはそれぞれ共通にされる。つまり、上
記２つのメモリブロックは、主ビット線ＧＢＬの延長方
向に配置されるものである。
【００１２】特に制限されないが、上記２つのメモリブ
ロックのワード線ＷＬは、それぞれ対応するものが、共
通化されてＸデコーダから選択信号が供給される。この
ような構成とすることにより、メモリセルＭＣのピッチ
に合わせて高密度にワード線を形成しつつ、書き込み／
消去及び読み出しの各動作において後述するような複数
通りの選択／非選択の電位を出力させるために比較的大
きな回路規模とされるＸデコーダを上記ワード線に対応
させて形成することができる。
【００１３】この実施例では、副ビット線ＳＢＬに対し
て一対の選択ＭＯＳＦＥＴ（トランジスタ）１と２（Ｑ
ｄ１とＱｄ２）が設けられる。選択トランジスタ１（Ｑ
ｄ１）は、読み出し動作のときにのみ用いられ、そのた
めにゲート酸化膜の膜厚がメモリセルと同様に比較的薄
く形成される。これに対して、選択トランジスタ２（Ｑ
ｄ２）は、書き込み動作や消去動作のときに用いられ、
主ビット線ＧＢＬに伝えられる比較的高い電圧を副ビッ
ト線ＳＢＬに選択的に伝えるようにするために高耐圧で
あることが必要なため、そのゲート酸化膜が厚く形成さ
れる。特に制限されないが、メモリセルＭＣのソースは
ソース線ＳＳＬにより共通に接続され、ブロック単位で
前記のようなソース選択スイッチＭＯＳＦＥＴを介して
共通ソース線に接続される。そして、これらのブロック
単位での一括消去を行うようにするため、上記ブロック
内に形成される各回路素子は、ブロック単位毎に電気的
に独立にされたウェル領域に形成される。
【００１４】図３には、上記図２の実施例における１つ
の副ビット線に対応した素子構造概略断面図が示されて
いる。Ｐ型半導体基板ＰＳＵＢ上に深くＮ型ウェル領域
ＮＷＥＬＬが形成される。このＮ型ウェル領域内に上記
メモリブロック単位で浅くＰ型ウェル領域ＰＷＥＬＬが
形成されることにより、ブロック毎でのウェル領域の電
気的な分離が行われる。
【００１５】上記Ｐ型ウェル領域には、選択トランジス
タ１と２（Ｑｄ１とＱｄ２）及びメモリセルＭＣを構成
する記憶トランジスタのソース，ドレイン領域を構成す
るＮ型の拡散層（Ｎ型半導体領域）が形成される。選択
トランジスタ１と２（Ｑｄ1とＱｄ２）の一方のドレイ
ンには主ビット線ＧＢＬが接続される。これら選択トラ
ンジスタ１と２（Ｑｄ１とＱｄ２）の他方のソースは、
メモリセルＭＣを構成する記憶トランジスタのドレイン
が接続される副ビット線ＳＢＬに接続される。特に制限
されないが、上記選択トランジスタ１と２（Ｑｄ１とＱ
ｄ２）及びメモリセルＭＣを構成する記憶トランジスタ
のソース，ドレインを構成する拡散層は、一列に並んで
形成される。上記選択トランジスタ１（Ｑｄ１）のソー
スは、メモリセルＭＣを構成する記憶トランジスタのド
レインと共通の半導体領域で構成される。以下、他のメ
モリセルＭＣにおいても、隣接するもののソース領域が
共通のＮ＋拡散層で構成され、隣接するもののドレイン
領域も共通のＮ＋拡散層により構成される。つまり、メ
モリセルＭＣの１つお置きにソースとドレインが形成さ
れる。
【００１６】上記メモリセルＭＣを構成する記憶トラン
ジスタのゲート絶縁膜と選択トランジスタ１（Ｑｄ１）
のゲート絶縁膜とは、後述するように同じプロセスによ
り膜厚Ｔｏｘ＝１０ｎｍのように薄く形成される。これ
に対して、選択トランジスタ２（Ｑｄ２）のゲート絶縁
膜は、書き込みや消去動作のための高電圧がゲート絶縁
膜に印加されても絶縁破壊しないようにするため、言い
換えるならば、高耐圧とするために上記とは異なるプロ
セスにより膜厚Ｔｏｘ＝２０〜５０ｎｍのように厚く形
成される。
【００１７】図４には、上記図２の実施例における１つ
のブロックに対応した素子パターン図が示されている。
同図において、縦方向（ビット線方向）に延長されるよ
うに第２層目の金属配線層Ｍ２により４本の主ビット線
ＧＢＬが設けられる。この主ビット線ＧＢＬに沿ってそ
の下層に形成される第１層目の金属配線層Ｍ１により副
ビット線ＳＢＬが形成されている。これらの主ビット線
ＧＢＬと副ビット線ＳＢＬとに直交するように横方向
（ワード線方向）に延長されるよう副ビット線の選択線
（主ワード線）ＳＥ０１，ＳＥ００、ワード線ＷＬ、及
びソース線ＳＳＬが形成される。
【００１８】メモリセル部では、上記コントロールゲー
トＣＧと一体的に形成されて横方向のメモリセルＭＣに
対して共通にされるワード線ＷＬの下層に黒で示したフ
ローティングゲートＦＧがメモリセル毎に設けられる。
上記主ワード線ＳＥ０１，ＳＥ００及び上記フローティ
ングゲートＦＧを挟むようにソース，ドレイン領域とし
ての拡散層が形成されて上記選択トランジスタＱｄ１，
Ｑｄ２及びメモリセルＭＣが形成される。メモリセルＭ
Ｃのソース拡散層は、特に制限されないが、横方向に延
長されて隣接する副ビット線のソースと共通にされる。
すなわち、メモリセルＭＣのソース拡散層、横方向に隣
接して配置されるメモリセルＭＣのソース拡散層とは、
ソース線ＳＳＬを介して電気的に接続される。メモリセ
ルＭＣのドレインは、コンタクトホールＣＯＮＴを介し
て１層目の金属配線層Ｍ１で構成された副ビット線ＳＢ
Ｌに接続される。
【００１９】上記副ビット線ＳＢＬの上下両端に配置さ
れた選択トランジスタＱｄ１，Ｑｄ２のドレインは、コ
ンタクトホール、第１層目の転属配線層Ｍ１、スルーホ
ールＴＣを介して上記主ビット線ＧＢＬを構成する第２
層目の金属配線層Ｍ２に接続される。上記選択トランジ
スタＱｄ１，Ｑｄ２のソースは、コンタクトホールＣＯ
ＮＴを介して上記副ビット線ＳＢＬを構成する第１層目
の金属配線層Ｍ１に接続される。上記上下の両端に配置
される選択トランジスタの一方のソース，ドレインと他
方のソース，ドレインは、メモリセル部に対して対称的
に配置されるものである。なお、後述するメモリセルＭ
ＣのフローティングゲートＦＧは、基板ＰＳＵＢ上にゲ
ート絶縁膜２４を介して形成される。メモリセルＭＣの
コントロールゲートＣＧは、上記フローティングゲート
ＦＧ上に層間絶縁膜２８を介して形成される。ワード線
ＷＬ、主ワード線ＳＥ０１，ＳＥ００及びソース線ＳＳ
Ｌ上に層間絶縁膜を介して第１層目の金属配線層Ｍ１が
形成される。
【００２０】図５には、この発明に係るＦＥＥＰＲＯＭ
の消去動作を説明するための構成図が示されている。同
図には、素子概略断面図と各部位の電位が例示的に示さ
れている。この実施例の半導体集積回路装置では、基板
ＰＳＵＢには回路の接地電位０Ｖが与えられ、深いＮ型
ウェル領域ＮＷＥＬＬには電源電圧Ｖccが印加される。
そして、消去が行われるメモリブロックのＰ型ウェル領
域には−９Ｖが印加され、コントロールゲートＣＧが接
続されるワード線には＋１０Ｖが印加される。このと
き、ソースにはＰ型ウェルＰＷＥＬＬと同じく−９Ｖが
印加され、選択トランジスタ１と２（Ｑｄ１，Ｑｄ２）
をオフ状態にするためにゲートには−９Ｖが印加され、
主ビット線ＧＢＬはオープン（ＯＰＥＮ）状態にされ
る。
【００２１】このように消去動作では、上記選択ＭＯＳ
ＦＥＴにより分割されるブロック単位で行われ、ブロッ
ク内のワード線ＷＬに１０Ｖ程度の高電圧を印加し、メ
モリセルＭＣが形成されたＰ型ウェル電位とソースに−
９Ｖのような負電圧を印加することにより、メモリセル
ＭＣのチャンネル領域がＮ型に反転して反転層が形成さ
れ、Ｐ型ウェル（反転層）からフローティングゲートＦ
Ｇにゲート絶縁膜を通して電子のトンネリングによりＦ
Ｎ（Fowler-Nordheim)トンネル電流を流して電荷を注入
してしきい値電圧を高くする。このとき、メモリセルＭ
Ｃは上記ワード線ＷＬ１の１０Ｖによりオン状態にされ
ており、ソースの負電圧−９Ｖが主ビット線ＧＢＬに伝
えられてしまうのを防ぐために選択ＭＯＳＦＥＴＱｄ
１，Ｑｄ２のゲートには上記のように−９Ｖが印加され
てオフ状態にされ、上記消去されるブロックのメモリセ
ルＭＣにのみに上記負電圧が印加されるようにするもの
である。これにより、非消去ブロックのメモリセルＭＣ
に加わる不所望なストレスを排除する。
【００２２】このとき、主ビット線ＧＢＬはカラムスイ
ッチのソースに接続されており、従来ではカラムスイッ
チを構成するＭＯＳＦＥＴが形成されるＰウェルには０
Ｖが印加され、結果として上記カラムスイッチがオフ状
態にされてオープン状態にされた主ビット線ＧＢＬには
０Ｖ程度の電位になるため、選択トランジスタ２（Ｑｄ
２）のように高耐圧化する必要がある。しかし、この実
施例では、上記のように選択トランジスタ１（Ｑｄ１）
のゲート絶縁膜を薄く形成しているので、カラムスイッ
チを構成するＭＯＳＦＥＴは、ウェル分離を行って消去
動作のときに−３Ｖを印加し、かつ、ゲートにも−３Ｖ
を印加する。これにより、主ビット線ＧＢＬの電位は、
−３Ｖ程度のような電位とされて、選択トランジスタ１
（Ｑｄ１）のゲート絶縁膜に印加される電圧は−６Ｖ程
度に緩和される。このようなバイアスのもとでは、ドレ
インが空乏化されて１Ｖ程度の電圧降下もあるので、実
際のゲート酸化膜に印加される電圧は５Ｖ程度となりゲ
ート絶縁膜の耐圧破壊を十分に防止することができる。
この場合、主ビット線ＧＢＬの電位が上記のように−３
Ｖ程度となり、消去を行わないブロックのＰウェルに−
３Ｖ程度の電圧が印加されてしまうが、この程度の電圧
では誤消去は生じないので問題ない。
【００２３】図６には、この発明に係るＦＥＥＰＲＯＭ
の書き込み動作を説明するための構成図が示されてい
る。同図には、素子概略断面図と各部位の電位が例示的
に示されている。同図（Ａ）では、前記のように基板Ｐ
ＳＵＢには回路の接地電位０Ｖが与えられ、深いＮ型ウ
ェル領域ＮＷＥＬＬには電源電圧Ｖccが印加される。そ
して、メモリブロックのＰ型ウェル領域には０Ｖが印加
され、書き込みが行われるメモリセルＭＣのコントロー
ルゲートＣＧが接続されるワード線ＷＬには−９Ｖが印
加され、書き込みが行われない非選択のワード線ＷＬに
は０Ｖが印加される。このとき、ソースにはオープン
（ＯＰＥＮ）状態にされ、選択トランジスタ２（Ｑｄ
２）のゲートには１０Ｖの選択電圧が印加され、主ビッ
ト線ＧＢＬには６Ｖが印加される。そして、選択トラン
ジスタ１（Ｑｄ１）のゲートには０Ｖが印加されてオフ
状態にされる。
【００２４】上記のように書き込み動作では、選択され
たワード線ＷＬに−９Ｖのような負電圧を印加し、非選
択ワード線ＷＬの電位は０Ｖにする。書き込みを行うメ
モリセルＭＣが接続される副ビット線ＳＢＬには上記選
択トランジスタ２（Ｑｄ２）を通して主ビット線ＧＢＬ
の６Ｖを印加し、フローティングゲートＦＧからドレイ
ン拡散層へ、ゲート絶縁膜を通した電子のトンネリング
により、上記フローティングゲートＦＧに蓄積された電
荷をトンネル電流によってドレイン拡散層に放出させて
しきい値電圧を低くする。上記ワード線ＷＬが選択さ
れ、非選択にされた副ビット線ＳＢＬはオープン又は接
地電位（０Ｖ）にして上記トンネル電流が発生しないよ
うにする。この書き込み動作では、上記選択トランジス
タ１（Ｑｄ１）のゲートとＰ型ウェルＰＷＥＬＬとは同
じ電位であり、主ビット線ＧＢＬに接続されるソース，
ドレインには６Ｖしか印加されないから、選択トランジ
スタ１（Ｑｄ１）のゲート絶縁膜に印加される電圧も６
Ｖにできゲート絶縁膜の耐圧破壊を防止することができ
る。
【００２５】同図（Ｂ）では、前記のように基板ＰＳＵ
Ｂには回路の接地電位０Ｖが与えられ、深いＮ型ウェル
領域ＮＷＥＬＬには電源電圧Ｖccが印加される。そし
て、メモリブロックのＰ型ウェル領域には０Ｖが印加さ
れ、書き込みが行われるメモリセルのコントロールゲー
トＣＧが接続されるワード線ＷＬには１０Ｖが印加さ
れ、書き込みが行われない非選択のワード線ＷＬには０
Ｖが印加される。このとき、ソースには０Ｖを印加し、
選択トランジスタ２（Ｑｄ２）のゲートには１０Ｖの選
択電圧が印加され、主ビット線ＧＢＬには６Ｖを印加さ
せる。そして、選択トランジスタ１（Ｑｄ１）のゲート
には０Ｖが印加されてオフ状態にされる。この構成で
は、上記メモリセルＭＣにチャンネル電流が流れてドレ
イン近傍にホットエレクトロンを発生させてフローティ
ンクゲートＦＧに注入させてしきい値電圧を高くする。
【００２６】図７には、この発明に係るＦＥＥＰＲＯＭ
の他の消去動作を説明するための構成図が示されてい
る。この実施例の消去動作では、上記図６（Ｂ）に示し
たようにホットエレクトロンを利用した書き込み動作に
よってフローティングゲートＦＧに蓄積された電荷を放
出させて、そのしきい値電圧を低くするという消去動作
を行わせるものである。
【００２７】同図（Ａ）では、前記同様に素子概略断面
図と各部位の電位が例示的に示されている。同図におい
は、前記のように基板ＰＳＵＢには回路の接地電位０Ｖ
が与えられ、深いＮ型ウェル領域ＮＷＥＬＬには電源電
圧Ｖccが印加される。そして、消去の対象とされたメモ
リブロックのＰ型ウェル領域には０Ｖが印加され、ワー
ド線ＷＬには−１０Ｖのような負電圧が印加され、ソー
スには６Ｖが印加される。選択トランジスタ１と２（Ｑ
ｄ１とＱｄ２）のゲートには０Ｖの非選択電圧が印加さ
れ、主ビット線ＧＢＬはオープン状態にされる。
【００２８】このように消去動作では、上記のようにワ
ード線ＷＬに−１０Ｖ程度の負電圧を印加し、メモリセ
ルＭＣのソース拡散層に６Ｖを印加することにより、フ
ローティングゲートＦＧの電荷をＦＮトンネル電流を流
してソース側に引き抜いてしきい値電圧を低くする。こ
のとき、選択トランジスタ１と２（Ｑｄ１とＱｄ２）に
は、上記のようにゲートに０Ｖしか印加されないから、
従来のカラムスイッチと同様にＭＯＳＦＥＴが形成され
るＰウェルには０Ｖを印加し、上記カラムスイッチがオ
フ状態にされてオープン状態にされた主ビット線ＧＢＬ
には０Ｖ程度の電位しかならないために、選択トランジ
スタ１（Ｑｄ１）においてもゲート絶縁膜の耐圧破壊を
防止することができる。
【００２９】同図（Ｂ）では、前記同様に素子概略断面
図と各部位の電位が例示的に示されている。同図におい
は、前記のように基板ＰＳＵＢには回路の接地電位０Ｖ
が与えられ、深いＮ型ウェル領域ＮＷＥＬＬには６Ｖが
印加される。そして、消去の対象とされたメモリブロッ
クのＰ型ウェル領域とソースには６Ｖが印加され、ワー
ド線ＷＬには−１０Ｖのような負電圧が印加されされ
る。選択トランジスタ１と２（Ｑｄ１とＱｄ２）のゲー
トには０Ｖの非選択電圧が印加され、主ビット線ＧＢＬ
はオープン状態にされる。
【００３０】このように消去動作では、上記のようにワ
ード線ＷＬに−１０Ｖ程度の負電圧を印加し、メモリセ
ルＭＣのソースとウェル領域ＰＷＥＬＬに６Ｖを印加す
ることにより、フローティングゲートＦＧの電荷をＦＮ
トンネル電流を流してＰウェル側に引き抜いてしきい値
電圧を低くする。このとき、選択トランジスタ１（Ｑｄ
１）のゲートには、３Ｖのような中間電圧を印加し、選
択トランジスタ１（Ｑｄ１）のゲートには０Ｖを印加す
る。したがって、従来のカラムスイッチと同様にＭＯＳ
ＦＥＴが形成されるＰウェルには０Ｖを印加し、上記カ
ラムスイッチがオフ状態にされてオープン状態にされた
主ビット線ＧＢＬには０Ｖ程度の電位しかならないため
に、選択トランジスタ１（Ｑｄ１）においてもゲート絶
縁膜に３Ｖ程度しか印加されないから耐圧破壊を防止す
ることができる。
【００３１】図８には、上記ＦＥＥＰＲＯＭの読み出し
動作を説明するための構成図が示されている。同図
（Ａ）には、一対のビット線Ｄと／Ｄ、ワード線ＷＬ
１，ＷＬ２及びメモリセルＭＣ１とＭＣ２及びセンスア
ンプが代表として例示的に示されている。したがって、
図２に示したような主ビット線ＧＢＬや副ビット線ＳＢ
Ｌ及びそれを選択するための選択ＭＯＳＦＥＴやカラム
スイッチ等を省略して示している。
【００３２】メモリセルＭＣ１等は、フローティングゲ
ートＦＧの電荷の注入又は放出を行わせることにより、
書き込みや消去を行ってワード線ＷＬの選択レベルに対
して大きなしきい値電圧を持つものと、小さなしきい値
電圧を持つようにされる。例えば、ワード線ＷＬ１を選
択レベルにしてメモリセルＭＣ１からビット線Ｄに読み
出し信号を得る場合、それと対にされたビット線／Ｄも
カラムスイッチにより選択する。そして、上記選択され
たビット線Ｄに対応した読み出し電流源を信号Ｒ１によ
り動作状態にして読み出し電流を注入する。この結果、
もしも上記メモリセルＭＣ１のしきい値電圧がワード線
ＷＬ１の選択レベルに対して小さいためにオン状態な
ら、ビット線Ｄの電位は上記読み出し電流の供給にもか
からわずプリチャージ電圧に対してロウレベルに変化す
る。
【００３３】これに対して、上記メモリセルＭＣ１のし
きい値電圧がワード線ＷＬ１の選択レベルに対して大き
いためにオフ状態なら、上記信号Ｒ１により動作状態に
された読み出し電流源の電流の供給によってビット線Ｄ
の電位が上記プリチャージ電圧に対してハイレベルに変
化する。このとき、ビット線／Ｄに信号Ｒ２により読み
出し電流源を非動作状態にし、ビット線／Ｄをプリチャ
ージ電位に維持させる。この結果、上記選択されたデー
タ線Ｄのハイレベルは、上記データ線／Ｄのプリチャー
ジ電圧を基準にして変化するととなる。このようなビッ
ト線Ｄのハイレベルとロウレベルは、センスアンプアク
ティブ信号（ＣＴ２）により動作状態にされる２つのシ
ングルエンド差動増幅回路により増幅される。
【００３４】上記データ線Ｄと／ＤにはプリチャージＭ
ＯＳＦＥＴＱ１とＱ２が設けられ、プリチャージ信号
（ＣＴ１）によってデータ線Ｄと／Ｄを電源電圧ＶＣＣ
側にプリチャージさせる。上記データ線Ｄと／Ｄにはデ
ィスチャージＭＯＳＦＥＴＱ３とＱ４が設けられ、ディ
スチャージ信号（ＣＴ３）によってデータ線Ｄと／Ｄを
回路の接地電位にディスチャージさせる。
【００３５】同図（Ｂ）に示すように、ディスチャージ
信号ＣＴ３がハイレベルからロウレベルに変化して上記
ＭＯＳＦＥＴＱ３とＱ４がオフ状態にされてディスチャ
ージ動作が終了するとともに、プリチャージ信号ＣＴ１
がロウレベルからハイレベルに変化して上記ＭＯＳＦＥ
ＴＱ１とＱ２をオン状態にさせる。これにより、データ
線Ｄと／Ｄは、回路の接地電位のようなディスチャージ
レベルから上記電源電圧ＶＣＣに向かって変化する同一
レベルのプリチャージ電圧に設定される。もしも、上記
プリチャージ信号ＣＴ１の期間を長くしたら電源電圧Ｖ
ＣＣ−Ｖｔｈ（ＶｔｈはプリチャージＭＯＳＦＥＴのし
きい値電圧）に設定される。
【００３６】プリチャージ信号ＣＴ１がハイレベルから
ロウレベルに変化して上記プリチャージ動作が終了し
て、センスアンプアクティブ信号ＣＴ２がロウレベルか
らハイレベルに変化してセンスアンプが活性化される。
これと同時に上記読み出し電流が選択されたデータ線Ｄ
に電流を流すので、データ線Ｄと／Ｄには、メモリセル
のＭＣ１の前記のような記憶情報に対応した電位差が発
生し、それをセンスアンプが増幅する。
【００３７】上記センスアンプの増幅動作においては、
電流Ｉｄが流れ続けるためにセンスアンプの動作期間を
長くすると、その間に２×Ｉｄの直流電流が流れ続けて
消費電力を増大させる。そこで、この実施例では、上記
センスアンプの動作期間を、出力側のラッチ回路ＬＣＨ
の動作に必要な増幅信号が得られた時点で動作を終了さ
せるようにセンスアンプアクティブ信号ＣＴ２のハイレ
ベルの期間を制御する。上記センスアンプアクティブ信
号ＣＴ２がロウレベルにされた後、ディチャージ信号Ｃ
Ｔ３がハイレベルにされてデータ線Ｄと／Ｄを回路の接
地電位のようなロウレベルにディスチャージさせる。上
記ラッチ回路ＬＣＨは、タイミング信号ＣＴ３に先行し
て発生されるタイミングのハイレベルにされたタイミン
グで上記センスアンプの出力を取り込んで保持する。
【００３８】一般にメモリアレイ内は、各プロセス世代
の最小加工寸法でレイアウトされるものであるため、主
ビット線ＧＢＬ及び副ビット線ＳＢＬの寄生容量の面積
成分を小さくすることは難しい。上記寄生容量を小さく
するためには、配線と基板間の膜厚を厚くするか、イオ
ン打ち込み工程を追加するなどしてＭＯＳＦＥＴの接合
容量を低減させる必要がある。しかし、膜厚を厚くする
とコンタクトのアスペクト比が大きくなり、プロセスが
難しくなる。また、上記イオン打ち込み工程を増やせば
プロセス工程が増加してしまう。そして、仮に上記のよ
うな対策をしても寄生容量の容量値の低減はせいぜい１
０〜２０％程度にしかならない。
【００３９】一方、上記主ビット線ＧＢＬ及び副ビット
線ＳＢＬの放電時間を決定する選択トランジスタ１（Ｑ
ｄ１）のオン抵抗値は、選択トランジスタ２（Ｑｄ２）
のオン抵抗値に対してその半分程度に低減させることが
できる。選択トランジスタ１（Ｑｄ１）は、線形領域で
動作させるものであるので、ドレイン電流Ｉｄｓは、次
式（１）により表すことができる。 Ids ＝(1/2) ・(W/L) ・μ・Cox ・(2(Vg-Vth)・ Vd-Vd2 ）・・・・・（１） ここで、Ｗはチャンネル幅、Ｌはチャンネル長、μは電
子の移動度、Ｃｏｘは単位面積当たりのゲート容量であ
り、Ｃｏｘ＝εｒ・εｏｘ／Ｔｏｘと表される。εｒは
酸化膜の比誘電率、εｏｘは真空中の誘電率、Ｔｏｘは
ゲート酸化膜厚である。そして、Ｖｔｈはしきい値電
圧、Ｖｇはゲート電圧、Ｖｄはドレイン電圧である。
【００４０】したがって、ソース電位が０ＶのときのＭ
ＯＳＦＥＴのオン抵抗値Ｒは、次式（２）により表され
る。 R=Vd/Ids=Vd/((1/2)・(W/L) ・μ・Cox ・(2(Vg-Vth)・ Vd-Vd2 ))・・（２） ここで、簡単にＶｄ＝１Ｖ、Ｖｇ＝３Ｖ（Ｖcc）とする
と、ＭＯＳＦＥＴのオン抵抗Ｒの抵抗値は、次式（３）
のように表される。 R=2/((W/L)・μ・( εｒ・εｏｘ/Tox) ・(2(3-Vth)-1)) ・・・・・・（３）
【００４１】したがって、選択トランジスタ１（Ｑｄ
１）のオン抵抗値を小さくするには、Ｗを大きくし、Ｌ
を小さくし、Ｔｏｘを小さくし、Ｖｔｈを小さくすれば
よい。μやεｏｘは材料に固有な値であり、εｏは物理
定数である。しかし、Ｗは図４のようにメモリセルの横
方向サイズで決定され、ＬとＶｔｈは消去時のパンチス
ルー耐圧で決定されてしまう。また、Ｔｏｘは消去又は
書き込み時のゲート酸化膜に印加される電圧で決定され
る。
【００４２】この実施例のように選択トランジスタを一
対とし、その一方の選択トランジスタ２（Ｑｄ２）を消
去及び書き込み用に従来と同様にゲート酸化膜を厚く形
成し、他方の選択トランジスタ１（Ｑｄ１）を読み出し
専用に使用するようにしてゲート酸化膜を薄く形成し、
それぞれのオン抵抗値はＲ２とＲ１を求めると次式
（４）と（５）のようになる。 R2=2/((W/L) ・μ・( εｒ・εｏｘ/Tox2)・(2(3-Vth2)-1))・・・・・（４） R1=2/((W/L) ・μ・( εｒ・εｏｘ/Tox1)・(2(3-Vth1)-1))・・・・・（５）
【００４３】上記抵抗Ｒ１とＲ２の比を求めると、次式
（６）のようになる。 R1/R2=(L1/L2) ・(Tox1/Tox2) ・(3-Vth2)/(3-Vth1) ・・・・・（６） ここで、Ｌ１、Ｖｔｈ１は書き込みのパンチスルー電圧
で決定され、Ｌ２とＶｔｈ２は消去のパンチスルー耐圧
で決定される。一般には、書き込みのパンチスルー耐圧
は、消去のパンチスルー耐圧より低くなる。一般には前
者は６Ｖ、後者は９Ｖとなる。したがって、Ｌ１＜Ｌ
２、Ｖｔｈ１＜Ｖｔｈ２にすることができる。また、Ｔ
ｏｘ１は書き込み又は消去時に、ゲート酸化膜に高電圧
が印加されないようにドレイン又はゲートを前記実施例
のようにバイアスすることにより、Ｔｏｘ１＜Ｔｏｘ２
にすることができる。
【００４４】例えば、０．３５μｍプロセス世代の場
合、Ｔｏｘ１＝１０ｎｍ、Ｌ１＝０．７μｍ、Ｖｔｈ１
＝０．４Ｖ、Ｔｏｘ２＝２０ｎｍ、Ｌ２＝０．９μｍ、
Ｖｔｈ２＝０．５Ｖとなる。これを上記式（６）に代入
すると、Ｒ１／Ｒ２＝０．３７４となる。したがって、
選択トランジスタを２個用い、両方とも高耐圧にするも
のと、本実施例のように一方のみを高耐圧として、他方
の読み出し用のものとすると、Ｒ１とＲ２の合成抵抗と
Ｒ１とＲ１の合成抵抗との比は、０．５４にほぼ半分に
低減させることができる。もしも、選択トランジスタと
して１個の高耐圧のみとした場合に対して１／４程度に
も低減させることができる。
【００４５】このため、上記のような読み出し動作にお
いて、信号ＣＴ１による副ビット線のプリチャージ期間
を短くでき、センスアンプの読み出し時には主ビット線
に現れる信号変化を早くでき、かつ、信号ＣＴ３による
副ビット線のディスチャージ期間を短くすることができ
る。このため、クロックＣＫＭの周期を短くすることか
できくために動作の高速化を可能になる。
【００４６】図９には、この発明が適用されるシングル
チップのマイクロコンピュータの一実施例のブロック図
が示されている。同図の各回路ブロックは、公知の半導
体集積回路の製造技術により、単結晶シリコンのような
１個の半導体基板上において形成される。
【００４７】この実施例のシングルチップのマイクロコ
ンピュータは、中央処理装置ＣＰＵ、クロック発生回路
ＣＰＧ、データトランスファコントローラ（データ転送
装置）ＤＴＣ、割り込みコントローラＩＮＴ、プログラ
ム等が格納されたリード・オンリー・メモリＲＯＭ、一
時記憶等に用いられるランダム・アクセス・メモリＲＡ
Ｍ、不揮発性が要求されるデータ等の記憶に用いられる
前記の実施例に示したようなＦＥＥＲＯＭ、タイマ（Ｉ
ＴＵ）、シリアルコミュニケーションインターフェイス
ＳＣＩ、Ａ／Ｄ（アナログ／ディジタル）変換器、第１
ないし第９からなる入出力ポートＩＯＰ１〜ＩＯＰ９の
各機能ブロック又は機能モジュールから構成される。
【００４８】上記の各機能ブロック又は機能モジュール
は、内部バスによって相互に接続される。内部バスは、
アドレスバス、データバスの他、リード信号、ライト信
号を伝達するための制御バスを含み、さらにバスサイズ
信号（WORD) あるいはシステムクロックなどを含んでよ
い。上記機能ブロック又は機能モジュールは、内部バス
を介して中央処理装置ＣＰＵ又はデータトランスファコ
ントローラＤＴＣによってリード／ライトされる。特に
制限されないが、内部バスのバス幅は１６ビットから構
成される
【００４９】この実施例のシングルチップのマイクロコ
ンピュータにおいては、特に制限されないが、電源端子
として接地電位Ｖss、電源電圧Ｖcc、アナログ接地電位
ＡＶss、アナログ電源電圧ＡＶcc、アナログ基準電圧Ｖ
ref 、その他専用制御端子としてリセットＲＥＳ、スタ
イバイＳＴＢＹ、モード制御ＭＤ０，ＭＤ１、クロック
入力ＥＸＴＡＬ、ＸＴＡＬ等が設けられる。
【００５０】各入出力ポートは、アドレスバス、データ
バス、バス制御信号あるいはタイマ、シリアルコミュニ
ケーションインターフェイスＳＣＩ、Ａ／Ｄ変換器の入
出力端子と兼用される。すなわち、タイマ、シリアルコ
ミュニケーションインターフェイスＳＣＩ、Ａ／Ｄ変換
器は、それぞれ入出力信号を有し、入出力ポートと兼用
された端子を介して外部と入出力されるものである。
【００５１】タイマのコンペアマッチ信号、オーバーフ
ロー信号、アンダーフロー信号は、起動信号（Ａ／Ｄ変
換開始トリガ）としてＡ／Ｄ変換器に与えられる。割り
込み信号は、Ａ／Ｄ変換器、タイマ及びシリアルコミュ
ニケーションインターフェイスＳＣＩが出力し、割り込
みコントローラＩＮＴがこれを受けて、所定のレジスタ
などの指定に基づいて、中央処理装置ＣＰＵに割込要求
信号を与えるか、データトランスファコントローラＤＴ
Ｃに起動要求信号を与えるかを制御する。かかる切り換
えは、割り込みコントローラの所定ビットによって行わ
れる。
【００５２】データ転送装置ＤＴＣは、（株）日立製作
所から発行されている「Ｈ８／３００３ ハードウェア
マニュアル」又は特願平４−１３７９５４号に記載され
ているように、１回の起動によって、複数単位のデータ
を転送すること、いわゆるブロック転送モードが可能と
される。これらは、ソースアドレスレジスタ、ディステ
ィネーションアドレスレジスタ、ブロックサイズカウン
タ、ブロックサイズ保持レジスタ、ブロック転送カウン
タを持ち、ブロック単位でのデータ転送を行うことがで
きるようにされる。
【００５３】上記のような１チップのマイクロコンピュ
ータの動作周波数は、前記のように０．３５μｍプロセ
ス世代では、６０ＭＨｚであり、次世代の０．２５μｍ
プロセスでは１００ＭＨｚになると予測される。したが
って、内蔵されるＦＥＥＰＲＯＭの読み出しを１サイク
ルで行うには、読み出し速度は１／ｆ（ｆは上記動作周
波数）以下にする必要がある。例えば、上記６０ＭＨｚ
では１６．７ｎｓ以下、１００ＭＨｚでは１０ｎｓ以下
にする必要がある。このような高速動作が要求されるＦ
ＥＥＰＲＯＭにおいては、前記のようなプリチャージ期
間、ディスチャージ期間を短くすることが必須であり、
前記実施例のような選択トランジスタ１と２の組み合わ
せることにより、プロセスステップを増加させたり、あ
るいは集積度を低下させることなく、これらの要求に満
足させたＦＥＥＰＲＯＭを得ることができるものとな
る。
【００５４】図１０から図１３には、この発明に係る半
導体集積回路装置に用いられる主要素子の製造方法を説
明するための断面図が示されている。図１０〜図１３に
おいて、（ａ）は、アドレスデコーダ等の論理回路部を
構成するロジックＭＯＳＦＥＴ、（ｂ）は、周辺高耐圧
ＭＯＳＦＥＴ、（ｃ）はワード線方向のメモリセルＭ
Ｃ、（ｄ）はビット線方向のメモリセルＭＣ、（ｅ）は
薄いゲート酸化膜を持つ選択トランジスタ（ＭＯＳＦＥ
Ｔ）１（Ｑｄ１）、（ｆ）は厚いゲート酸化膜を持つ選
択トランジスタ（ＭＯＳＦＥＴ）２（Ｑｄ２）が形成さ
れる領域をそれぞれ示している。
【００５５】上記選択ＭＯＳＦＥＴ（ｆ）（ｅ）、メモ
リセル（ｄ）（ｃ）及び周辺高耐圧ＭＯＳＦＥＴ（ｂ）
は深いＮ型ウェル領域ＮＷＥＬＬに形成されたＰ型ウェ
ル領域ＰＷＥＬＬに形成される。ロジックＭＯＳＦＥＴ
（ａ）は、Ｐ基板ＰＳＵＢ上に形成されたＰ型ウェル領
域ＰＷＥＬＬに形成される。また、選択ＭＯＳＦＥＴ
（ｆ）（ｅ）、メモリセル（ｄ）（ｃ）、周辺高耐圧Ｍ
ＯＳＦＥＴ（ｂ）は、２層ゲート構造で形成し、選択Ｍ
ＯＳＦＥＴと高耐圧ＭＯＳＦＥＴの１層目と２層目のゲ
ートは後に説明する図１４のように金属配線層により接
続される。
【００５６】図１０（Ａ）は、フィールド酸化膜２０、
ウェル形成後の断面図である。同図を除いた以後の図面
では、上記半導体基板側のＮ型ウェル領域ＮＷＥＬＬと
Ｐ型ウェル領域ＰＷＥＬＬとは省略されて示されてい
る。
【００５７】図１０（Ｂ）に示すように、犠牲酸化を行
い、選択ＭＯＳＦＥＴ（ｆ）（ｅ）、メモリセル（ｄ）
（ｃ）、周辺高耐圧ＭＯＳＦＥＴ（ｂ）のチャンネルド
ープを行い、ゲート酸化（例えば２０〜５０ｎｍ）を行
い、シリコン酸化膜からなる膜厚２０〜５０ｎｍのゲー
ト絶縁膜２２を形成する。
【００５８】図１０（Ｃ）に示すように、ゲートホト・
エッチング工程により、薄いゲート酸化膜を持つ選択Ｍ
ＯＳＦＥＴ（ｅ）とメモリセル（ｄ）（ｃ）の形成領域
に形成されたゲート酸化膜２２を除去する
【００５９】図１１（Ｄ）に示すように、トンネル酸化
（例えば１０ｎｍ）を行い、シリコン酸化膜からなる膜
厚１０ｎｍ程度のゲート絶縁膜２４を形成し、その後に
例えばＣＶＤ法によりポリシリコン膜２６をデポジショ
ンさせる。
【００６０】図１１（Ｅ）に示すように、メモリセル
（ｄ）（ｃ）のフローティングゲートＦＧのパターニン
グを行う。
【００６１】図１２（Ｆ）に示すように、熱酸化又はＣ
ＶＤ法によりシリコン酸化膜をデポジションさせた後、
ＣＶＤ法によりシリコン窒化（Ｓｉ3 Ｎ4 ）膜をデポジ
ションさせ、熱酸化又はＣＶＤ法により酸化膜をデポジ
ションさせ、更にＣＶＤ法によりＳｉ3 Ｎ4 膜をデポジ
ションすることによりＯＮＯＮ膜２８を形成する。
【００６２】図１２（Ｇ）に示すように、ホト／エッチ
ング工程により、ロジックＭＯＳＦＥＴ（ａ）のＯＮＯ
Ｎ膜２８とポリシリコン２６をドライエッチにより除去
後、ゲート絶縁膜２２をウェットエッチングにより除去
する。
【００６３】図１２（Ｈ）に示すように、ロジックＭＯ
ＳＦＥＴ（ａ）のゲート酸化膜３０（例えば４〜８ｎ
ｍ）を形成した後、ポリシリコン膜、ＷＳｉ2 膜、シリ
コン酸化（ＳｉＯ2 ）膜３２をデポジションさせる。ポ
リシリコン膜及びＷＳｉ2 膜は、２層目ゲート３０を構
成する。
【００６４】図１３（Ｉ）に示すように、ホト／エッチ
ング工程により選択ＭＯＳＦＥＴ（ｆ）（ｅ）、メモリ
セル（ｄ）（ｃ）、高耐圧ＭＯＳＦＥＴ（ｂ）ゲートと
ロジックＭＯＳＦＥＴ（ａ）ゲート上のＳｉＯ2 膜３２
をパターニング後、レジストを除去する。
【００６５】図１３（Ｊ）に示すように、ＳｉＯ2 膜３
２をマスクして、選択ＭＯＳＦＥＴ（ｆ）（ｅ）、メモ
リセル（ｄ）（ｃ）、高耐圧ＭＯＳＦＥＴ（ｂ）の２層
目ゲートとロジックＭＯＳＦＥＴ（ａ）の２層目ゲート
３０（ゲートのＷＳｉ2 膜とポリシリコン膜）をエッチ
ングする。
【００６６】図１３（Ｋ）に示すように、ホト／エッチ
ング工程によりロジックＭＯＳＦＥＴ（ａ）のゲート上
にレジストを残した状態で、選択ＭＯＳＦＥＴ（ｆ）
（ｅ）、メモリセル（ｄ）（ｃ）と高耐圧ＭＯＳＦＥＴ
（ｂ）のＯＮＯＮ膜と１層目ゲートのポリシリコン２６
をパターニングする。これにより、メモリセル（ｄ）
（ｃ）において、１層目ゲートからなるフローティング
ゲートＦＧ、２層目ゲートからなるコントロールゲート
ＣＧ、ワード線ＷＬが形成される。
【００６７】後は、ＭＯＳＦＥＴのソース，ドレイン拡
散層、サイドウォールスペーサ，ソース線ＳＳＬ（第３
層目のポリシリコン）、層間絶縁膜、コンタクト、メタ
ル配線（１層目及び第２層目の金属配線層）、最終パッ
シベーションなど通常の製造工程により回路を構成する
ものである。このメタル配線工程において、図１４に示
すうよに、選択ＭＯＳＦＥＴ（ｆ）（ｅ）及び高耐圧Ｍ
ＯＳＦＥＴ（ｂ）は、１層目のゲートＦＧと２層目のゲ
ートＣＧが金属配線層により短絡されて、実質的に１層
目のゲートＦＧをゲート電極とするＭＯＳＦＥＴとして
動作させられる。なお、この短絡は、例えばメモリブロ
ックの端部のフィールド酸化膜上で形成してもよい。
【００６８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 階層ビット線構成の一括消去型不揮発性メモリ
において、階層ビット線を構成する複数の副ビット線の
各々をゲート絶縁膜が薄く形成されて読み出し動作のみ
に用いられる第１の選択ＭＯＳＦＥＴと、ゲート絶縁膜
を厚く形成されて少なくとも書き込み動作に用いられる
第２の選択ＭＯＳＦＥＴを介して対応する主ビット線に
接続するとともに、書き込み動作のときに上記第１の選
択ＭＯＳＦＥＴのゲート絶縁膜にはその耐圧を超えるよ
うな高電圧が印加されないようにドレイン又はゲートに
所定のバイアス電圧を供給することにより、書き込み・
消去時のゲート絶縁膜破壊を防止しつつ、読み出し動作
の高速化を図ることができるという効果が得られる。
【００６９】（２） 上記コントロールゲートとフロー
ティングゲートとを持つ不揮発性メモリセルを用い、上
記コントロールゲートに正の高電圧を印加し、それが形
成されるウェル領域に負の高電圧を印加してウェル領域
からＦＮトンネル電流によってフローティングゲートに
電荷を注入して一括消去動作を行い、上記コントロール
ゲートに負の高電圧を印加し、副ビット線に接続される
ドレインに上記第２の選択ＭＯＳＦＥＴを通して正の電
圧を印加してＦＮトンネル電流によってフローティング
ゲートの電荷を放出させて書き込み動作を行い、上記一
括消去動作のときに上記第１と第２の選択ＭＯＳＦＥＴ
のゲートには上記ウェル領域に印加される負の高電圧を
供給するとともに、主ビット線に設けられるカラム選択
ＭＯＳＦＥＴが形成されるウェル領域及びゲートに負の
中間電圧を印加し、上記書き込み動作のときには、上記
第１の選択ＭＯＳＦＥＴのゲートには回路の接地電位を
供給することにより、書き込み・消去時のゲート絶縁膜
破壊を防止しつつ、読み出し動作の高速化を図ることが
できるという効果が得られる。
【００７０】（３） コントロールゲートとフローティ
ングゲートとを持つ不揮発性メモリセルを用い、上記コ
ントロールゲートに負の高電圧を印加し、ソースが接続
されるソース線に正の高電圧を印加してフローティング
ゲートの電荷をＦＮトンネル電流によってソース側に放
出させて一括消去動作を行い、上記コントロールゲート
に正の高電圧を印加し、副ビット線に接続されるドレイ
ンに上記第２の選択ＭＯＳＦＥＴを通して正の電圧を印
加して書き込みメモリセルにチャンネル電流を流してホ
ットキャリアを発生させてフローティングゲートの電荷
を注入して書き込み動作を行い、上記一括消去動作のと
きに上記第１と第２の選択ＭＯＳＦＥＴのゲートには上
記ウェル領域と同じ回路の接地電位を供給し、上記書き
込み動作のときには、上記第１の選択ＭＯＳＦＥＴのゲ
ートには回路の接地電位を供給することにより、書き込
み・消去時のゲート絶縁膜破壊を防止しつつ、書き込み
及び読み出し動作の高速化を図ることができるという効
果が得られる。
【００７１】（４） コントロールゲートとフローティ
ングゲートとを持つ上記不揮発性メモリセルを用い、上
記コントロールゲートに負の高電圧を印加し、それが形
成されるウェル領域に正の高電圧を印加してフローティ
ングゲートの電荷をＦＮトンネル電流によってウェル領
域側に放出させて一括消去動作を行い、上記コントロー
ルゲートに正の高電圧を印加し、副ビット線に接続され
るドレインに上記第２の選択ＭＯＳＦＥＴを通して正の
電圧を印加して書き込みメモリセルにチャンネル電流を
流してホットキャリアを発生させてフローティングゲー
トの電荷を注入して書き込み動作を行い、上記一括消去
動作のときに上記第１の選択ＭＯＳＦＥＴのゲートには
正の中間電圧が印加され、第２の選択ＭＯＳＦＥＴのゲ
ートには回路の接地電位を供給し、上記書き込み動作の
ときには、上記第１の選択ＭＯＳＦＥＴのゲートには回
路の接地電位を供給することにより、書き込み・消去時
のゲート絶縁膜破壊を防止しつつ、書き込み及び読み出
し動作の高速化を図ることができるという効果が得られ
る。
【００７２】（５） 上記異なる主ビット線に対応して
設けられ、複数からなる共通のワード線に接続される複
数の副ビット線によりメモリブロックの複数によってメ
モリアレイを構成し、各メモリブロック単位での一括消
去を行うようにすることにより、上記書き込み・消去時
のゲート絶縁膜破壊を防止しつつ、動作の高速化を図り
つつ、使い勝手を良くすることができるという効果が得
られる。
【００７３】（６） 上記各メモリブロックメモリブロ
ックに対応したウェル領域を、それより深く、かつ反対
導電型のウェル領域内に形成して電気的に分離すること
より、上記書き込み・消去時のゲート絶縁膜破壊を防止
しつつ、動作の高速化を図りつつ、上記のような使い勝
手のよいブロック単位での一括消去を実現できるという
効果が得られる。
【００７４】（７） 上記副ビット線を第１層目の金属
配線層により構成し、上記主ビット線を上記副ビット線
上に層間絶縁膜を介して同一方向に延長されるように形
成された第２層目の金属配線層により構成し、上記副ビ
ット線の両端部にワード線と平行に延長される選択線と
一体的に形成されたゲート電極と、かかるゲート電極を
挟んで上記副ビット線方向に形成された一対のソース，
ドレイン拡散層とにより上記第１と第２の選択ＭＯＳＦ
ＥＴを構成し、そのドレイン領域をコンタクトホール、
第１層目の金属配線層とスルーホールを介して主ビット
線に接続し、ソース領域をコンタクトホールを介して副
ビット線に接続し、上記副ビット線とは直交する方向に
延長され、コントロールゲートと一体的に形成されるワ
ード線と、上記コントロールゲート下に絶縁膜を介して
形成されるフローティングゲート及び上記副ビット線方
向に上記フローティングゲートを挟んで形成される一対
のソース，ドレイン拡散層とにより不揮発性メモリセル
を構成し、第１のワード線に隣接する第２のワード線に
挟まれた拡散層を２つ記憶素子の共通のソース領域とし
ソース線に接続し、上記第２のワード線と隣接する第３
のワード線に挟まれた拡散層を２つの記憶素子のドレイ
ン領域として共通のコンタクトホールを介して上記副ビ
ット線に接続することにより、上記書き込み・消去時の
ゲート絶縁膜破壊を防止しつつ、動作の高速化を図りつ
つ、高密度にメモリアレイを構成することができるとい
う効果が得られる。
【００７５】（８） 上記第１の選択ＭＯＳＦＥＴをゲ
ート絶縁膜が上記メモリセルのゲート絶縁膜と同一工程
で形成されたものを用いるようにすることにより製造プ
ロセスの増加させることなく、上記書き込み・消去時の
ゲート絶縁膜破壊を防止しつつ、動作の高速化を図りつ
つ、高速読み出し用の選択ＭＯＳＦＥＴを形成すること
ができるという効果が得られる。
【００７６】（９） 上記第１の選択ＭＯＳＦＥＴは、
上記メモリセルと同一製造工程で形成されたフローティ
ンクゲートとコントロールゲートとを電気的に接続した
ものを用いることにより、上記書き込み・消去時のゲー
ト絶縁膜破壊を防止しつつ、動作の高速化を図りつつ、
高速読み出し用の選択ＭＯＳＦＥＴを形成することがで
きるという効果が得られる。
【００７７】（１０） マイクロコンピュータに搭載さ
れるＦＥＥＰＲＯＭに適用することにより、上記書き込
み・消去時のゲート絶縁膜破壊を防止しつつ、動作の高
速化を図りつつ、その動作周波数に対応した高速のＦＥ
ＥＰＲＯＭを搭載した１チップのマイクロコンピュータ
を得ることができるという効果が得られる。
【００７８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、高耐
圧の選択トランジスタ２は、書き込み動作や消去動作の
ときに用い、低耐圧の選択トランジスタ１は読み出し動
作のときにのみ用いるよう使い分けたものであってもよ
い。ＦＥＥＰＲＯＭは、のアドレス端子を省略してデー
タ端子から時系列的にアドレス信号、動作モードを指示
するコマンド及び書き込みデータと読み出しデータとを
時系列的に入力し、あるいは出力させるものであっても
よい。不揮発性メモリセルの構造は、少なくともトンネ
ル電流によって一括消去可能なものであれば何であって
もよい。
【００７９】副ビット線と主ビット線及びワード線や選
択線のレイアウトパターンは、前記の実施例に限定され
ず種々の実施形態をとることができる。ＦＥＥＰＲＯＭ
は、前記のような１チップのマイクロコンピュータに搭
載されるもの他、各種ディジタル集積回路に内蔵される
もの、あるいはそれ自体で１つの半導体記憶装置を構成
するものであってもよい。この発明は、ＦＥＰＲＯＭを
含む半導体集積回路装置に広く利用できる。
【００８０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、階層ビット線構成の一括消
去型不揮発性メモリにおいて、階層ビット線を構成する
複数の副ビット線の各々をゲート絶縁膜が薄く形成され
て読み出し動作のみに用いられる第１の選択ＭＯＳＦＥ
Ｔと、ゲート絶縁膜を厚く形成されて少なくとも書き込
み動作に用いられる第２の選択ＭＯＳＦＥＴを介して対
応する主ビット線に接続するとともに、書き込み動作の
ときに上記第１の選択ＭＯＳＦＥＴのゲート絶縁膜には
その耐圧を超えるような高電圧が印加されないようにド
レイン又はゲートに所定のバイアス電圧を供給すること
により、書き込み・消去時のゲート絶縁膜破壊を防止し
つつ、読み出し動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】図１のＦＥＥＰＲＯＭの一実施例を示す概略ブ
ロック図である。
【図２】この発明に係るＦＥＥＰＲＯＭの一実施例を示
すメモリアレイ部の回路図である。
【図３】図２の実施例における１つの副ビット線に対応
した素子構造概略断面図である。
【図４】図２の実施例における１つのブロックに対応し
た素子パターン図である。
【図５】この発明に係るＦＥＥＰＲＯＭの消去動作を説
明するための構成図である。
【図６】この発明に係るＦＥＥＰＲＯＭの書き込み動作
を説明するための構成図である。
【図７】この発明に係るＦＥＥＰＲＯＭの他の消去動作
を説明するための構成図である。
【図８】図２のＦＥＥＰＲＯＭの読み出し動作を説明す
るための構成図である。
【図９】この発明が適用されるシングルチップのマイク
ロコンピュータの一実施例を示すブロック図である。
【図１０】この発明に係る半導体集積回路装置に用いら
れる主要素子の製造方法を説明するための一部断面図で
ある。
【図１１】この発明に係る半導体集積回路装置に用いら
れる主要素子の製造方法を説明するための他の一部断面
図である。
【図１２】この発明に係る半導体集積回路装置に用いら
れる主要素子の製造方法を説明するための更に他の一部
断面図である。
【図１３】この発明に係る半導体集積回路装置に用いら
れる主要素子の製造方法を説明するための残りの一部断
面図である。
【図１４】この発明に用いられるＭＯＳＦＥＴを説明す
るための概略素子構造断面図である。
【符号の説明】
１…メモリアレイ、２…Ｘデコーダ、３…カラムスイッ
チ（センス＆ラッチ）、４…Ｘアドレスバッファ、５…
Ｙアドレスバッファ、６…制御信号入力回路、７…入出
力バッファ、８…内部電圧発生回路。ＧＢＬ…主ビット
線、ＳＢＬ…副ビット線、ＷＬ００〜ＷＬ３１…ワード
線、ＳＥ００，ＳＥ０１…選択線（主ワード線）、ＳＳ
Ｌ…ソース線、Ｍ１，Ｍ２…金属配線層、ＦＧ…フロー
ティングゲート、ＣＧ…コントロールゲート（ワード
線）、ＴＣ…スルーホール、ＣＯＮＴ…コンタクトホー
ル、ＭＣ１，ＭＣ２…メモリセル、Ｑ１〜Ｑ９…ＭＯＳ
ＦＥＴ、ＣＰＵ…中央処理装置、ＣＰＧ…クロック発生
回路、ＤＴＣ…データ転送装置、ＲＡＭ…ランダム・ア
クセス・メモリ、ＲＯＭ…リード・オンリー・メモリ、
ＦＥＥＰＲＯＭ…フラッシュ・エレクトリカリ・イレー
ザブル＆プログラマブル・リード・オンリー・メモリ、
ＩＯＰ１〜ＩＯＰ９…入出力ポート、ＩＮＴ…割り込み
コントローラ、ＳＣＩ…シリアルコミュニケーションイ
ンターフェイス、ＰＳＵＢ…Ｐ型基板、ＮＷＥＬＬ…Ｎ
型ウェル領域、ＰＷＥＬＬ…Ｐ型ウェル領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 分割されてなる複数の副ビット線と複数
    のワード線との交点に複数の不揮発性メモリセルが配置
    され、かつ上記副ビット線の各々が第１と第２の選択Ｍ
    ＯＳＦＥＴを介してそれに対応された主ビット線に共通
    に接続されてなるメモリアレイを含み、 上記第１の選択ＭＯＳＦＥＴのゲート絶縁膜を薄く形成
    して読み出し動作のみに用い、第２の選択ＭＯＳＦＥＴ
    のゲート絶縁膜を厚く形成して少なくとも書き込み動作
    に用い、かつ、かかる書き込み動作のときに上記第１の
    選択ＭＯＳＦＥＴのゲート絶縁膜にはその耐圧を超える
    ような高電圧が印加されないようにドレイン又はゲート
    に所定のバイアス電圧を供給するようにしてなる一括消
    去型不揮発性メモリを備えてなることを特徴とする半導
    体集積回路装置。
  2. 【請求項２】 上記不揮発性メモリセルは、コントロー
    ルゲートとフローティングゲートとを持ち、上記コント
    ロールゲートに正の高電圧を印加し、それが形成される
    ウェル領域に負の高電圧を印加してウェル領域からＦＮ
    トンネル電流によってフローティングゲートに電荷を注
    入して一括消去動作が行われ、 上記コントロールゲートに負の高電圧を印加し、副ビッ
    ト線に接続されるドレインに上記第２の選択ＭＯＳＦＥ
    Ｔを通して正の電圧を印加してＦＮトンネル電流によっ
    てフローティングゲートの電荷を放出させて書き込み動
    作を行い、 上記一括消去動作のときに上記第１と第２の選択ＭＯＳ
    ＦＥＴのゲートには上記ウェル領域に印加される負の高
    電圧が供給されるとともに、主ビット線に設けられるカ
    ラム選択ＭＯＳＦＥＴが形成されるウェル領域及びゲー
    トに負の中間電圧を印加し、 上記書き込み動作のときには、上記第１の選択ＭＯＳＦ
    ＥＴのゲートには回路の接地電位を供給してなることを
    特徴とする請求項１の半導体集積回路装置。
  3. 【請求項３】 上記不揮発性メモリセルは、コントロー
    ルゲートとフローティングゲートとを持ち、上記コント
    ロールゲートに負の高電圧を印加し、ソースが接続され
    るソース線に正の高電圧を印加してフローティングゲー
    トの電荷をＦＮトンネル電流によってソース側に放出さ
    せて一括消去動作が行われ、 上記コントロールゲートに正の高電圧を印加し、副ビッ
    ト線に接続されるドレインに上記第２の選択ＭＯＳＦＥ
    Ｔを通して正の電圧を印加して書き込みメモリセルにチ
    ャンネル電流を流してホットキャリアを発生させてフロ
    ーティングゲートの電荷を注入して書き込み動作を行
    い、 上記一括消去動作のときに上記第１と第２の選択ＭＯＳ
    ＦＥＴのゲートには上記ウェル領域と同じ回路の接地電
    位が供給され、 上記書き込み動作のときには、上記第１の選択ＭＯＳＦ
    ＥＴのゲートには回路の接地電位を供給してなることを
    特徴とする請求項１の半導体集積回路装置。
  4. 【請求項４】 上記不揮発性メモリセルは、コントロー
    ルゲートとフローティングゲートとを持ち、上記コント
    ロールゲートに負の高電圧を印加し、それが形成される
    ウェル領域に正の高電圧を印加してフローティングゲー
    トの電荷をＦＮトンネル電流によってウェル領域側に放
    出させて一括消去動作が行われ、 上記コントロールゲートに正の高電圧を印加し、副ビッ
    ト線に接続されるドレインに上記第２の選択ＭＯＳＦＥ
    Ｔを通して正の電圧を印加して書き込みメモリセルにチ
    ャンネル電流を流してホットキャリアを発生させてフロ
    ーティングゲートの電荷を注入して書き込み動作を行
    い、 上記一括消去動作のときに上記第１の選択ＭＯＳＦＥＴ
    のゲートには正の中間電圧が印加され、第２の選択ＭＯ
    ＳＦＥＴのゲートには回路の接地電位が供給され、 上記書き込み動作のときには、上記第１の選択ＭＯＳＦ
    ＥＴのゲートには回路の接地電位を供給してなることを
    特徴とする請求項１の半導体集積回路装置。
  5. 【請求項５】 上記メモリアレイは、上記異なる主ビッ
    ト線に対応して設けられ、複数からなる共通のワード線
    に接続される複数の副ビット線により複数のメモリブロ
    ックが構成され、 各メモリブロック単位での一括消去が行われるものであ
    ることを特徴とする請求項１、請求項２、請求項３又は
    請求項４の半導体集積回路装置。
  6. 【請求項６】 上記各メモリブロックは、それぞれが対
    応したウェル領域に形成され、 上記各メモリブロックに対応したウェル領域は、それよ
    り深く、かつ反対導電型のウェル領域内に形成されるこ
    とによって電気的に分離されるものであることを特徴と
    する請求項５の半導体集積回路装置。
  7. 【請求項７】 上記副ビット線は、第１層目の金属配線
    層により構成され、 上記主ビット線は、上記副ビット線上に層間絶縁膜を介
    して同一方向に延長されるように形成された第２層目の
    金属配線層により構成され、 上記副ビット線の両端部にワード線と平行に延長される
    選択線と一体的に形成されたゲート電極と、かかるゲー
    ト電極を挟んで上記副ビット線方向に形成された一対の
    ソース，ドレイン拡散層とにより上記第１と第２の選択
    ＭＯＳＦＥＴが構成されるとともに、そのドレイン領域
    がコンタクトホール、第１層目の金属配線層、スルーホ
    ールを介して主ビット線に接続され、ソース領域がコン
    タクトホールを介して副ビット線に接続され、 上記不揮発性メモリセルは、 上記副ビット線とは直交する方向に延長され、コントロ
    ールゲートと一体的に形成されるワード線と、 上記コントロールゲート下に絶縁膜を介して形成される
    フローティングゲートと、 上記副ビット線方向に上記フローティングゲートを挟ん
    で形成される一対のソース，ドレイン拡散層からなり、 第１のワード線に隣接する第２のワード線に挟まれた拡
    散層を２つ記憶素子の共通のソース領域としソース線に
    接続され、 上記第２のワード線と隣接する第３のワード線に挟まれ
    た拡散層を２つの記憶素子のドレイン領域として共通の
    コンタクトホールを介して上記副ビット線に接続される
    ものであることを特徴とする請求項１の半導体集積回路
    装置。
  8. 【請求項８】 上記第１の選択ＭＯＳＦＥＴは、そのゲ
    ート絶縁膜が上記メモリセルのゲート絶縁膜と同一工程
    で形成されたものを用いるものであることを特徴とする
    請求項７の半導体集積回路装置。
  9. 【請求項９】 上記第１の選択ＭＯＳＦＥＴは、上記メ
    モリセルと同一製造工程で形成されたフローティンクゲ
    ートとコントロールゲートとを電気的に接続したものを
    用いるものであることを特徴とする請求項８の半導体集
    積回路装置。
  10. 【請求項１０】 マイクロコンピュータを構成する中央
    処理装置及びその周辺回路とが更に設けられるものであ
    ることを特徴とする請求項１乃至請求項９のうちいずれ
    か１に記載の半導体集積回路装置。
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