JPH0462966A - Ｍｏｓｆｅｔマスクｒｏｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 高速で読み取りできる、高集積化されたＭＯＳＦＥＴマ
スクＲＯＭに関し、 ＭＯＳＦＥＴマスクＲＯＭを高集積化した場合でも、デ
ータ記憶部を構成するＭＯＳＦＥＴの電流吸収能力、す
なわち、オンの時の電流量が低下することを防ぎ、ＭＯ
ＳＦＥＴマスクＲＯＭの高速読出し動作を可能にするこ
とを目的とし、エンハンスメント型ＭＯＳＦＥＴとディ
プレッション型ＭＯＳＦＥＴを複数個接続したデータ記
憶部と、このデータ記憶部の電位の変化を感知するセン
ス増幅器等のＭＯＳ　Ｆ　ＥＴを使用した周辺回路部と
を具えるＭＯＳＦＥＴマスクＲＯＭにおいて、上記デー
タ記憶部のＭＯＳＦＥＴのゲート酸化膜の厚さを、上記
周辺回路部のＭＯＳＦＥＴのゲート酸化膜の厚さよりも
薄く構成した。

〔産業上の利用分野〕

本発明は、高速で読み取りできる、高集積化されたＭＯ
Ｓ　Ｆ　ＥＴマスクＲＯＭに関する。

近年、ＭＯ５ＦＥＴマスクＲＯＭの大容量化および高速
化が強く要望されている。

そして、ＭＯＳＦＥＴマスクＲＯＭの大容量化を実現す
るためには、データ記憶部を高集積化することになり、
単位記憶セルであるＭＯＳＦＥＴの面積が著しく縮小さ
れる。

〔従来の技術〕

第３図は、従来の電流吸収型ＭＯＳＦＥＴマスクＲＯＭ
の一例の概略説明図である。

第３図において、１−１〜１−１６はワード線、Ｍは、
１個のディプレッション型ＭＯＳＦＥＴ２１１と、１５
個のエンハンスメント型ＭＯＳＦＥＴ２−１〜２−１０
．２−１２〜２−１６を直列接続してなる１６段のＮＡ
ＮＤデータ記憶部、３はビット線、Ｐは、ビット線の選
択、非選択を制奢卸するＭＯＳＦＥＴ４、ＭＯＳＦＥＴ
からなり、このＮＡＮＤデータ記憶部の電位の変化を感
知するセンス増幅器５等からなる周辺回路部、６はデー
タ信号出力端子を示している。

なお、上記のディプレッション型ＭＯ３ＦＥ７２−１１
は、エンハンスメント型ＭＯＳ　Ｆ　ＥＴのゲート領域
に不純物を注入して固定的に情報を書き込んだものであ
る。

そして、このＭＯＳＦＥＴマスクＲＯＭを製造する場合
、ＮＡＮＤデータ記憶部を構成するＭＯＳＦＥＴと、周
辺回路部を構成するＭＯＳＦＥＴを、公知の同一の集積
回路技術を適用して効率よく一挙に製造していた。

第３図に基づいて、このＭＯＳＦＥＴマスクＲＯＭの読
出し動作を説明する。

まず、このＭＯＳＦＥＴマスクＲＯＭの動作説明は下記
の２点を前提とする。

（１）ワード線によって特定のＭＯＳＦＥＴを選択する
場合、選択するワード線には°Ｉ　Ｌ　＋＋、その他の
非選択ワード線１５本にはすべて“Ｈ＋＋となるような
電位を与える。

（２）この説明においては図示されたこのビット線が選
択されているものとする。

まず、エンハンスメント型ＭＯＳ　Ｆ　ＥＴが選択され
た場合を考える。

ワード線がエンハンスメント型ＭＯＳ　Ｆ　ＥＴ（例え
ば、ｌ−１２）を選択した場合は、このＭＯＳＦＥＴの
ゲートに１１　Ｌ　＋＋がかかることになるから、直列
接続されている他のＭＯＳ　Ｆ　ＥＴのゲートに“′Ｈ
゛がかかっていても直列回路としては導通が絶たれ、オ
フとなる。

したがって、センス増幅器５からのチャージによって、
このビット線の電位は上昇し、この電位の上昇をセンス
増幅器５が感知して出力端子６にそのデータ（例えば、
“０゛）を出力する。

つぎに、ディプレッション型ＭＯ８ＦＥＴが選択された
場合を考える。

ワード線がディプレッション型ＭＯＳＦＥＴ（２−１１
）を選択した場合は、このＭＯＳＦＥＴのゲートにＬが
かかることになるが、ディプレッション型であるから、
常にオンであり、このとき、直列接続されている他の１
５個のＭＯＳＦＥＴのゲートにはＨがかかるから、直列
回路としては導通状態となり、オンとなる。

したがって、ビット線の電荷はディスチャージされ、ビ
ット線の電位は下がり、これをセンス増幅器５が感知し
て出力端子６にそのデータ（例えば、“１”）を出力す
る。

上記の従来の電流吸収型ＭＯＳＦＥＴマスクＲＯＭでは
、ＮＡＮＤデータ記憶部を構成するＭＯＳＦＥＴのゲー
ト酸化膜の厚さを、静電気による障害に対処するために
比較的厚く設計されるセンス増幅器等の周辺回路部を構
成するＭＯＳＦＥＴのゲート酸化膜の厚さと等しくして
いる。

第４図は、従来の電流吸収型ＭＯＳＦＥＴマスクＲＯＭ
の断面図である。

この図において、ＭはＮＡＮＤデータ記憶部であり、７
はｐ−型半導体基板、８はｎ゛型ソース、９はｎ＋型ト
ドレイン１０はフィールド酸化膜、１１はゲート酸化膜
、１２はゲート電極、Ｐはセンス増幅器等の周辺回路部
であり、１３はｎ゛ソース１４はｎ＋　ドレイン、１５
はゲート酸化膜、１６はゲート電極である。

この図に表現されているように、ＮＡＮＤデータ記憶部
記憶部域のゲート酸化膜１１と、周辺回路部Ｐのゲート
酸化膜１５の厚さは等しく形成されている。

〔発明が解決しようとする課題〕

前記従来の電流吸収型ＭＯＳＦＥＴマスクＲＯＭにおけ
る記憶データの“１゛と“０”の判定は、ビット線での
わずか数ｍＶの電位の変化を感知し、“１”をビット線
のディスチャージ、“′０パをビット線のチャージに対
応させているが、上記のように、データ記憶部の高集積
化によってＭＯＳＦＥＴのチャネルの断面積が縮小され
る結果、ＭＯＳＦＥＴがオンの時の電流が小さくなるた
め“１“°と“０°°の判定が困難になっている。

チャージに対応する“１°”の判定については、センス
増幅器でのチャージアップの強化、例えば、電流供給回
路を並列接続することによって対処することができるが
、ディスチャージに対応する′“Ｏ゛の判定については
、判定すべき電位差が微小であることと、その電位の変
動速度がもっばらデータ記憶部のＭＯＳＦＥＴの電流吸
収能力で決定されるため、有効な対処の方法がなく、こ
の傾向は、高集積化がさらに進むにともなって悪化して
いる。

そのため、高集積化によって記憶部のＭＯＳＦＥＴのチ
ャネルの断面積が縮小されても、充分な電流吸収能力を
もたせる手段の開発が必要となっている。

本発明は、上記の従来技術の欠点を除去して、ＭＯＳＦ
ＥＴマスク・ＲＯＭを高集積化した場合でも、データ記
憶部を構成するＭＯＳＦＥＴの電流吸収能力、すなわち
、オンの時の電流量が低下することを防ぎ、ＭＯＳ　Ｆ
　ＥＴマスクＲＯＭの高速読出し動作を可能にすること
を目的とするものである。

〔課題を解決するための手段〕

本発明にかかるＭＯＳＦＥＴマスクＲＯＭにおいては、
エンハンスメント型ＭＯＳＦＥＴとディプレッション型
ＭＯＳ　Ｆ　ＥＴを複数個接続したデータ記憶部と、こ
のデータ記憶部の電位の変化を感知するセンス増幅器等
のＭＯＳＦＥＴを使用した周辺回路部とを具えるＭＯＳ
ＦＥＴマスクＲＯＭにおいて、上記データ記憶部のＭＯ
ＳＦＥＴのゲート酸化膜の厚さを、上記周辺回路部のＭ
ＯＳＦＥＴのゲート酸化膜の厚さよりも薄くすることと
した。

〔作用〕

ＭＯＳＦＥＴのゲート酸化膜の厚さと電流に関する関係
は、 １、＝ε／ｄ・μ・Ｗ／Ｌ・　［（Ｖｃ　　ＶＴＨ）■
ゎ一１／２・ＶＤ２］ ただし、ε・−酸化物の誘電率、ｄ　−酸化物膜厚、μ
−電子の移動度、Ｗ−チャネル幅、Ｌ−・チャネル長、
■。−・ゲート電位、Ｖ　ｔ　Ｈ−−−シきい値、ＶＤ
ドレイン電位 で表され、電流は酸化膜の厚さに反比例するから、本発
明のように、データ記憶部を構成するＭＯＳＦＥＴのゲ
ート酸化膜を薄くすると、電流吸収能力が大きくなり、
ディスチャージにおける高速動作を可能にする。

例えば、厚さが２５０人であったゲート膜を、１００人
に薄くすることによって、２．５倍の電流を流すことが
可能になり、ＭＯＳＦＥＴの電流吸収能力を高めること
になる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例の電流吸収型ＭＯＳＦＥＴ
マスクＲＯＭの断面図である。

その全体の構成は、第３図について説明したとおりであ
り、この図における符号は、ＮＡＮＤデータ記憶部Ｍの
ＭＯＳＦＥＴのゲート酸化膜１１の厚さ以外は第４図に
ついて同符号を付して説明したものと同じである。

本発明においては、この図に示されているように、静電
気の影響を受けやすい周辺回路部ＰのＭＯＳＦＥＴのゲ
ート酸化膜の厚さは、その対策上第４図に示した従来例
と同等の厚さに形成されているが、ＮＡＮＤデータ記憶
部を構成するＭＯＳＦＥＴのゲート酸化膜は、前記周辺
回路部ＰのＭＯＳＦＥＴのゲート酸化膜の厚さよりは薄
く形成されている。

第２図は、本発明によるＭＯＳＦＥＴマスクＲＯＭの一
例の平面図である。

この図にみられるように、ＮＡＮＤデータ記憶部を構成
するＭＯＳ　Ｆ　ＥＴはチップの中央部に４つの領域に
分けて配置され、アドレスバッファ部、ローデコーダ部
、コラムセレクト部、センス増幅部、出カバソファ部は
その周辺にまとめて配置されている。

したがって、ＮＡＮＤデータ記憶部を構成するＭＯＳ　
Ｆ　ＥＴと周辺回路部を構成するＭＯ３Ｆ’ＥＴについ
て、各別の酸化膜形成工程を適用することによって、そ
れぞれの領域のＭＯＳＦＥＴについて所望の厚さのゲー
ト酸化膜を容易に形成することができる。

上記の実施例において、データ記憶部にＮＡＮＤ回路を
使用した場合について説明したが、本発明は、ＮＯＲ回
路等他０論理回路を使用した場合についても上記と同様
の効果を奏する。

〔発明の効果〕

本発明によると、現在高速化の障害となっているビット
線のディスチャージ能力を高めることができ、高速動作
可能な大容量マスクＲＯＭの開発に寄与するところが大
きい。

【図面の簡単な説明】

第１図は本発明の一実施例の電流吸収型ＭＯＳＦＥＴマ
スクＲＯＭの断面図、第２図は本発明によるＭＯＳＦＥ
ＴマスクＲＯＭの一例の平面図、第３図は従来の電流吸
収型ＭＯ５ＦＥＴマスクＲＯＭの一例の概略説明図、第
４図は従来の電流吸収型ＭＯＳＦＥＴマスクＲＯＭの断
面図である。 Ｍ−データ記憶部、Ｐ−周辺回路部、７−・−ｐ−型半
導体基板、８−ｎ゛型ソース、９−ｎ　”型ドレイン、
１０−フィールド酸化膜、１１−ゲート酸化膜、１２−
ゲート電極、１３−−ｎ＋ソース、１４−−　ｎ　”　
　ドレイン、１５−ゲート酸化膜、１６ゲート電極

Claims (1)

【特許請求の範囲】
1. エンハンスメント型ＭＯＳＦＥＴとディプレッション型
   ＭＯＳＦＥＴを複数個接続したデータ記憶部と、このデ
   ータ記憶部の電位の変化を感知するセンス増幅器等のＭ
   ＯＳＦＥＴを使用した周辺回路部とを具えるＭＯＳＦＥ
   ＴマスクＲＯＭにおいて、上記データ記憶部のＭＯＳＦ
   ＥＴのゲート酸化膜の厚さを、上記周辺回路部のＭＯＳ
   ＦＥＴのゲート酸化膜の厚さよりも薄くしたことを特徴
   とするＭＯＳＦＥＴマスクＲＯＭ。