JPH0762960B2 - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH0762960B2 JPH0762960B2 JP29693185A JP29693185A JPH0762960B2 JP H0762960 B2 JPH0762960 B2 JP H0762960B2 JP 29693185 A JP29693185 A JP 29693185A JP 29693185 A JP29693185 A JP 29693185A JP H0762960 B2 JPH0762960 B2 JP H0762960B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- switching means
- circuit
- address
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体回路に関し、特にデータを電気的に書込
み可能な不揮発性半導体メモリ（以下、EPROMとい
う。）回路において、メモリセル用MISFET（絶縁ゲート
型電界効果トランジスタ）にデータを書き込む場合にそ
のワード線（メモリセルのコントロールゲート）に書込
用高電圧を印加するための書込回路に関する。
み可能な不揮発性半導体メモリ（以下、EPROMとい
う。）回路において、メモリセル用MISFET（絶縁ゲート
型電界効果トランジスタ）にデータを書き込む場合にそ
のワード線（メモリセルのコントロールゲート）に書込
用高電圧を印加するための書込回路に関する。
従来、EPROMは複数のワード線を有し、各ワード線には
複数のディジット線が直交するように配設されている。
EPROMにデータを書込む場合には、データが書込まれる
べき１個のメモリセルを指定するアドレスによりそのセ
ルが接続されたディジット線とワード線とが夫々選択さ
れる。データ書込時には、メモリセルのコントロールゲ
ートに高電圧を印加しなければならないため、選択され
た１本のワード線のみが基準電位（例えば接地電位）か
ら切り離され、他のすべてのワード線には基準電位（例
えば接地電位）が与えられる。これは、書込用高電圧が
印加される端子が１本であるからであり、この１本の書
込端子にすべてのワード線が負荷を介して共通に接続さ
れているからである。
複数のディジット線が直交するように配設されている。
EPROMにデータを書込む場合には、データが書込まれる
べき１個のメモリセルを指定するアドレスによりそのセ
ルが接続されたディジット線とワード線とが夫々選択さ
れる。データ書込時には、メモリセルのコントロールゲ
ートに高電圧を印加しなければならないため、選択され
た１本のワード線のみが基準電位（例えば接地電位）か
ら切り離され、他のすべてのワード線には基準電位（例
えば接地電位）が与えられる。これは、書込用高電圧が
印加される端子が１本であるからであり、この１本の書
込端子にすべてのワード線が負荷を介して共通に接続さ
れているからである。
この場合、選択されたワード線はアドレスによって基準
電位とが切り離されているため、そのワード線には高電
圧が印加され、一方他のすべてのワード線は基準電位レ
ベルになる。しかしながら、書込端子が１本であるた
め、非選択であるワード線を介して基準電位端へ貫通電
流が流れ、書込時に非常に大きな電力が消費されるとい
う欠点があった。
電位とが切り離されているため、そのワード線には高電
圧が印加され、一方他のすべてのワード線は基準電位レ
ベルになる。しかしながら、書込端子が１本であるた
め、非選択であるワード線を介して基準電位端へ貫通電
流が流れ、書込時に非常に大きな電力が消費されるとい
う欠点があった。
さらに、負荷および非選択のワード線を通して基準電位
端へ流れる貫通電流により、書込電圧が低下するという
欠点がある。一方、メモリセルは製造上のバラツキによ
り要求される書込電圧を一定に定めることができない。
従って、上述の書込電圧の低下により、要求される書込
電圧が高いメモリセルに対して十分な電圧を印加するこ
とができず、正しい情報が書き込めないという重大が欠
点がある。なお、ワード線毎に独立した書込電圧端子を
設ければ、上記の欠点は回避できるが、そのためには非
常に多くの端子が書込端子として必要になり、非現実的
である。
端へ流れる貫通電流により、書込電圧が低下するという
欠点がある。一方、メモリセルは製造上のバラツキによ
り要求される書込電圧を一定に定めることができない。
従って、上述の書込電圧の低下により、要求される書込
電圧が高いメモリセルに対して十分な電圧を印加するこ
とができず、正しい情報が書き込めないという重大が欠
点がある。なお、ワード線毎に独立した書込電圧端子を
設ければ、上記の欠点は回避できるが、そのためには非
常に多くの端子が書込端子として必要になり、非現実的
である。
従って、本発明の目的は書込電圧印加端子を増加せず
に、非選択ワード線を通して流れる貫通電流を抑制した
半導体回路を提供することである。
に、非選択ワード線を通して流れる貫通電流を抑制した
半導体回路を提供することである。
本発明の他の目的は、書込電圧の低下を防止し、選択さ
れたワード線に十分高い書込電圧を与えることができる
半導体メモリ回路を提供することである。
れたワード線に十分高い書込電圧を与えることができる
半導体メモリ回路を提供することである。
本発明の半導体回路は、メモリセルが接続されたワード
線と、書込時にこのワード線に供給される書込電圧が印
加される書込電圧印加端子と、該書込電圧印加端子とワ
ード線との間に設けられ、当該ワード線が選択された時
のみ導通状態となるスイッチング手段とを有することを
特徴とする。
線と、書込時にこのワード線に供給される書込電圧が印
加される書込電圧印加端子と、該書込電圧印加端子とワ
ード線との間に設けられ、当該ワード線が選択された時
のみ導通状態となるスイッチング手段とを有することを
特徴とする。
さらに、本発明は複数のワード線を含み、それらが１本
の書込電圧印加端子に共通に接続されたメモリ回路に対
して特に有効で、その場合、前記スイッチ手段は各ワー
ド線毎に設けられ、その一端がワード線へ、他端が書込
電圧印加端子へ接続される。
の書込電圧印加端子に共通に接続されたメモリ回路に対
して特に有効で、その場合、前記スイッチ手段は各ワー
ド線毎に設けられ、その一端がワード線へ、他端が書込
電圧印加端子へ接続される。
前記スイッチング手段はワード線を選択するアドレスに
応答可能とし、選択されたワード線のみと書込電圧印加
端子とを電気的に結合し、非選択ワード線のすべてを書
込電圧印加端子から電気的に切り離す機能を具備する。
かかるスイッチング手段の好適な実施例としては、ワー
ド線セレクト用アドレスをＮビットとした場合、その２
倍の数のトランジスタが直列に接続されたものであっ
て、各ビット毎にエンハンスメント型電界効果トランジ
スタとディプレッション型電界効果トランジスタとの対
を含む。これらエンハンスメント型およびディプレッシ
ョン型電界効果トランジスタは選択されたワード線に対
応するスイッチング手段のすべての電界効果トランジス
タがオンするように配列される。すなわち、入力される
アドレスの真補出力に応答して、対応する１つのスイッ
チング手段を構成する直列接続された全トランジスタが
すべてオンするようなデコーダ回路で実現できる。なお
ディプレッション型電界効果トランジスタのかわりに、
ソースとドレインが短絡されたエンハンスメント型トラ
ンジスタを用いてもよい。
応答可能とし、選択されたワード線のみと書込電圧印加
端子とを電気的に結合し、非選択ワード線のすべてを書
込電圧印加端子から電気的に切り離す機能を具備する。
かかるスイッチング手段の好適な実施例としては、ワー
ド線セレクト用アドレスをＮビットとした場合、その２
倍の数のトランジスタが直列に接続されたものであっ
て、各ビット毎にエンハンスメント型電界効果トランジ
スタとディプレッション型電界効果トランジスタとの対
を含む。これらエンハンスメント型およびディプレッシ
ョン型電界効果トランジスタは選択されたワード線に対
応するスイッチング手段のすべての電界効果トランジス
タがオンするように配列される。すなわち、入力される
アドレスの真補出力に応答して、対応する１つのスイッ
チング手段を構成する直列接続された全トランジスタが
すべてオンするようなデコーダ回路で実現できる。なお
ディプレッション型電界効果トランジスタのかわりに、
ソースとドレインが短絡されたエンハンスメント型トラ
ンジスタを用いてもよい。
さらに、ワード線とスイッチング手段との間にコントロ
ールゲートを介在せしめ、読み出し時このコントロール
ゲートをオフするように制御し、これによって読み出し
時にワード線に結合されるスイッチング手段の付加容量
を電気的に切り離すようにしてもよい。この結果、読み
出しスピードの低下を防止することができる。
ールゲートを介在せしめ、読み出し時このコントロール
ゲートをオフするように制御し、これによって読み出し
時にワード線に結合されるスイッチング手段の付加容量
を電気的に切り離すようにしてもよい。この結果、読み
出しスピードの低下を防止することができる。
さらに、スイッチング手段をトランジスタの直列回路で
構成することにより、メモリセルピッチ内でスイッチン
グ手段を形成することができるので、メモリ容量を低下
させずに消費電力の低下および書込特性の向上が計れる
ことは本発明によってえられる重要な効果である。
構成することにより、メモリセルピッチ内でスイッチン
グ手段を形成することができるので、メモリ容量を低下
させずに消費電力の低下および書込特性の向上が計れる
ことは本発明によってえられる重要な効果である。
まず、第10図を参照して従来のEPROMを説明する。入力
されるアドレスの一部（ADX）および他部（ADY）は夫々
Ｘデコーダ２およびＹデコーダ１で解読される。Ｘデコ
ーダ２の出力端はメモリセルアレイ３の各リード線W1〜
Wmに接続され、解読結果に応じて１本のワード線Wiを選
択する。選択されたワード線Wiにコントロールゲートが
接続されているすべてのメモリセルMi1〜Mimから記憶さ
れているデータが同時に各ディジット線D1〜Dnを通して
読み出される。読み出されたデータはＹデコーダ１の出
力によってセレクタ４でセレクトされ、１つのデータが
センスアンプ６を介してデータ出力端子７から読み出さ
れる。なお、トランジスタQP5はプリチャージ信号φＰ
によってオンされ、センス接点10をプリチャージするプ
リチャージトランジスタである。各ワード線W1〜Wmは高
抵抗値を有するディプレッション型Ｎチャンネル負荷ト
ランジスタQ1〜Qmを介して１本の書込電圧印加端子VW9
に共通に接続される。
されるアドレスの一部（ADX）および他部（ADY）は夫々
Ｘデコーダ２およびＹデコーダ１で解読される。Ｘデコ
ーダ２の出力端はメモリセルアレイ３の各リード線W1〜
Wmに接続され、解読結果に応じて１本のワード線Wiを選
択する。選択されたワード線Wiにコントロールゲートが
接続されているすべてのメモリセルMi1〜Mimから記憶さ
れているデータが同時に各ディジット線D1〜Dnを通して
読み出される。読み出されたデータはＹデコーダ１の出
力によってセレクタ４でセレクトされ、１つのデータが
センスアンプ６を介してデータ出力端子７から読み出さ
れる。なお、トランジスタQP5はプリチャージ信号φＰ
によってオンされ、センス接点10をプリチャージするプ
リチャージトランジスタである。各ワード線W1〜Wmは高
抵抗値を有するディプレッション型Ｎチャンネル負荷ト
ランジスタQ1〜Qmを介して１本の書込電圧印加端子VW9
に共通に接続される。
かかる構成において、任意のメモリセルMijにデータを
書込む場合、当該メモリセルMijを選択するアドレスが
ＸおよびＹデコーダに入力される。Ｘデコーダ２はメモ
リセルMijが接続されているワード線Miを接地から切り
離し、他のすべてのワード線を接地（GND）に接続す
る。この結果、周知の書込方式によって選択されたワー
ド線Wiにのみ負荷トランジスタQiを介して高電圧が印加
される。一方、Ｙデコーダ１でセレクトされたトランジ
スタYiがオンし、メモリセルMijのコントロールゲート
にはワード線から高電圧が、ドレインにはディジット線
Djから所定の電圧が印加され、データが書込まれる。
書込む場合、当該メモリセルMijを選択するアドレスが
ＸおよびＹデコーダに入力される。Ｘデコーダ２はメモ
リセルMijが接続されているワード線Miを接地から切り
離し、他のすべてのワード線を接地（GND）に接続す
る。この結果、周知の書込方式によって選択されたワー
ド線Wiにのみ負荷トランジスタQiを介して高電圧が印加
される。一方、Ｙデコーダ１でセレクトされたトランジ
スタYiがオンし、メモリセルMijのコントロールゲート
にはワード線から高電圧が、ドレインにはディジット線
Djから所定の電圧が印加され、データが書込まれる。
なお、データの消去は紫外線をあてて行なわれるものと
する。
する。
かかる従来のEPROMは、非選択ワード線のすべてがGNDに
接続されるため、書込電圧印加端子VW9からGNDへ多数の
電気的通路（ワード線が512本の場合は511個の通路）が
形成され、非常に多くの電力が消費される。さらに、そ
の結果、書込電圧が低下し、メモリセルによっては正し
い書込ができないという重大な欠点がある。
接続されるため、書込電圧印加端子VW9からGNDへ多数の
電気的通路（ワード線が512本の場合は511個の通路）が
形成され、非常に多くの電力が消費される。さらに、そ
の結果、書込電圧が低下し、メモリセルによっては正し
い書込ができないという重大な欠点がある。
第１図は従来の書込回路８（第10図）を改良した本発明
の実施例を示す回路図である。第１図の書込回路80は第
10図の各ワード線W1〜Wmと書込電圧印加端子VW9との間
に、書込回路８のかわりに用いられる。従って、書込回
路以外の回路は第10図に図示した回路がそのまま適用で
きる。
の実施例を示す回路図である。第１図の書込回路80は第
10図の各ワード線W1〜Wmと書込電圧印加端子VW9との間
に、書込回路８のかわりに用いられる。従って、書込回
路以外の回路は第10図に図示した回路がそのまま適用で
きる。
第１図に示した書込回路80はＸデコーダ２に入力される
アドレスAD（A1〜An）をうけ、アドレスの真補出力を作
成するアドレス制御回路11と、スイッチング手段とを含
む。スイッチング手段はエンハンスメント型のＰチャン
ネル電界効果トランジスタ（以下、Ｅ−PFETという）お
よびディスプレッション型のＰチャンネル電界効果トラ
ンジスタ（以下、Ｄ−PFETという）が直列に接続された
トランジスタ直列回路を有する。例えば、ワード線W1に
接続されるスイッチング手段は、アドレスの真出力A1,A
2,…AnのゲートにうけるＥ−PFET（Q1,1,Q3,1,…Q2n-1,
1）とアドレスの補出力1,2,…ｎをゲートにうけ
るＤ−PFET（Q2,1,Q4,1,…Q2n,1）が交互に直列に接続
される。ワード線W2に接続されたスイッチング手段はア
ドレスのビットA1,１に対応するFETが夫々Ｄ−PFET,E
−PFETとなり、それ以外のビットA2〜ｎに対応するFE
Tはワード線W1と同じである。第１表にアドレス４ビッ
ト（A1〜A4）に対応するスイッチング手段の各トランジ
スタの配列を示す。
アドレスAD（A1〜An）をうけ、アドレスの真補出力を作
成するアドレス制御回路11と、スイッチング手段とを含
む。スイッチング手段はエンハンスメント型のＰチャン
ネル電界効果トランジスタ（以下、Ｅ−PFETという）お
よびディスプレッション型のＰチャンネル電界効果トラ
ンジスタ（以下、Ｄ−PFETという）が直列に接続された
トランジスタ直列回路を有する。例えば、ワード線W1に
接続されるスイッチング手段は、アドレスの真出力A1,A
2,…AnのゲートにうけるＥ−PFET（Q1,1,Q3,1,…Q2n-1,
1）とアドレスの補出力1,2,…ｎをゲートにうけ
るＤ−PFET（Q2,1,Q4,1,…Q2n,1）が交互に直列に接続
される。ワード線W2に接続されたスイッチング手段はア
ドレスのビットA1,１に対応するFETが夫々Ｄ−PFET,E
−PFETとなり、それ以外のビットA2〜ｎに対応するFE
Tはワード線W1と同じである。第１表にアドレス４ビッ
ト（A1〜A4）に対応するスイッチング手段の各トランジ
スタの配列を示す。
上述のようにスイッチング手段の各トランジスタを配列
することによって、アドレスに応じて１つのスイッチン
グ手段のみがオンし、他のすべてのスイッチング手段が
オフするように制御できる。すなわち、選択されたワー
ド線に接続されたスイッチング手段の全トランジスタは
オンし、非選択ワード線に接続された他のスイッチング
手段は少なくとも１つのトランジスタがオンする。従っ
て、選択されたワード線に接続されたスイッチング手段
のみを介して１本のワード線と書込電圧印加端子VW9と
が接続され、他のワード線はすべて端子９から切り離さ
れる。この結果、非選択ワード線を通してGNDへ流れる
貫通電流はなくなり、所望のワード線にのみ書込電圧を
供給することができる。さらに、書込電圧の低下がない
ため、すべてのセルに正しいデータを書込むことができ
る。
することによって、アドレスに応じて１つのスイッチン
グ手段のみがオンし、他のすべてのスイッチング手段が
オフするように制御できる。すなわち、選択されたワー
ド線に接続されたスイッチング手段の全トランジスタは
オンし、非選択ワード線に接続された他のスイッチング
手段は少なくとも１つのトランジスタがオンする。従っ
て、選択されたワード線に接続されたスイッチング手段
のみを介して１本のワード線と書込電圧印加端子VW9と
が接続され、他のワード線はすべて端子９から切り離さ
れる。この結果、非選択ワード線を通してGNDへ流れる
貫通電流はなくなり、所望のワード線にのみ書込電圧を
供給することができる。さらに、書込電圧の低下がない
ため、すべてのセルに正しいデータを書込むことができ
る。
第２図は本発明の他の実施例で、その１つのスイッチン
グ手段の回路図である。ここではワード線W1とスイッチ
ング手段との間にコントロールゲート13（例ではエンハ
ンスメント型のＰチャンネルFET（Ｅ−PFET）QR1）が介
在され、このトランジスタQR1のゲートは入力端子12か
ら入力される読出し制御信号RDに応答して、EPROMが読
出しモードの時はオフするように制御される。この結
果、ワード線W1に接続されたメモリセルからデータを読
み出す時、トランジスタQR1がオフするためスイッチン
グ手段はワード線W1から電気的に切り離される。従っ
て、スイッチング手段に付加される寄生容量がワード線
W1から切り離されるので、高速にデータを読出すことが
できる。なお、コントロールゲート13は、ワード線が複
数ある場合、各ワード線と対応するスイッチング手段と
の間に夫々設けられ、データリードモードでは全てのコ
ントロールゲートが同時にオフすることになる。
グ手段の回路図である。ここではワード線W1とスイッチ
ング手段との間にコントロールゲート13（例ではエンハ
ンスメント型のＰチャンネルFET（Ｅ−PFET）QR1）が介
在され、このトランジスタQR1のゲートは入力端子12か
ら入力される読出し制御信号RDに応答して、EPROMが読
出しモードの時はオフするように制御される。この結
果、ワード線W1に接続されたメモリセルからデータを読
み出す時、トランジスタQR1がオフするためスイッチン
グ手段はワード線W1から電気的に切り離される。従っ
て、スイッチング手段に付加される寄生容量がワード線
W1から切り離されるので、高速にデータを読出すことが
できる。なお、コントロールゲート13は、ワード線が複
数ある場合、各ワード線と対応するスイッチング手段と
の間に夫々設けられ、データリードモードでは全てのコ
ントロールゲートが同時にオフすることになる。
第３図はチップ上に実現されたEPROMの一実施例を示す
一部のブロック図で、Ｘデコーダをはさんで左右にメモ
リセルアレイが配設され、その各々にＹデコーダ／セレ
クタが接続される。この場合、左右のメモリセルアレイ
に対して、独立に書込回路が設けられる。Ｘデコーダの
詳細は第４図に示されている。複数のアドレスビットを
入力するNANDゲート15からブロックセレクト用の信号16
が出力される。ブロックセレクト信号16はｌ本のワード
線W1〜Wlに接続される各２個のCMOSインバータ17のゲー
トに共通に供給される。各ワード線はＮチャンネルFET1
8に接続されており、非選択のワード線はこのFET18を接
地へ接続され、ワード線より電荷がディスチャージされ
る。従って、FET18のゲートにはアドレスの下位ビット
を反転した信号が供給される。なお信号16はロウアクテ
ィブの信号である。
一部のブロック図で、Ｘデコーダをはさんで左右にメモ
リセルアレイが配設され、その各々にＹデコーダ／セレ
クタが接続される。この場合、左右のメモリセルアレイ
に対して、独立に書込回路が設けられる。Ｘデコーダの
詳細は第４図に示されている。複数のアドレスビットを
入力するNANDゲート15からブロックセレクト用の信号16
が出力される。ブロックセレクト信号16はｌ本のワード
線W1〜Wlに接続される各２個のCMOSインバータ17のゲー
トに共通に供給される。各ワード線はＮチャンネルFET1
8に接続されており、非選択のワード線はこのFET18を接
地へ接続され、ワード線より電荷がディスチャージされ
る。従って、FET18のゲートにはアドレスの下位ビット
を反転した信号が供給される。なお信号16はロウアクテ
ィブの信号である。
第５図は隣接する３本のワード線Wi〜Wi+2とそれに接続
されたスイッチング手段を示す回路ブロック図である。
かかる回路が形成されたチップ上での平面パターン図を
第６図に示し、そのＸ−Ｘ´断面図を製造工程順に第７
（ａ）〜（ｄ）図に示す。
されたスイッチング手段を示す回路ブロック図である。
かかる回路が形成されたチップ上での平面パターン図を
第６図に示し、そのＸ−Ｘ´断面図を製造工程順に第７
（ａ）〜（ｄ）図に示す。
第５図において、各ワード線Wi〜Wi+2には夫々スイッチ
ング手段20,21,22およびコントロールゲートQR,i〜QR,
i+2が直列に接続され、各スイッチング手段の一端は電
極配線30を介して書込電圧印加端子VW9に接続される。
さらに、ワード線Wi〜Wi+2には複数のディジット線が直
交して配設され、その各交点にメモリセルが接続され
る。ここでは、コントロールゲートに最も近いディジッ
ト線Dnとそれに接続されたメモリセルMi,n〜Mi+2,nだけ
が代表的に図示されている。第５図の回路を半導体チッ
プ上に形成した時の平面パターン図を示す第６図を参照
すると、ワード線Wi〜Wi+2は夫々多結晶シリコン配線層
を用いてメモリセルアレイ上を横断するように延在され
る。スイッチング手段20〜22は多結晶シリコン層をゲー
ト電極とするアドレスビット線A1〜ｎと、これらと直
交するように基板に設けられた拡散層（実施例ではＰ型
不純物層）とからなる。各スイッチング手段の拡散層の
一端は書込電圧印加端子VW9に接続されるアルミニウム
電極配線30にコンタクトされる。一方、各スイッチング
手段の他端は多結晶シリコン層31をゲート電極とするコ
ントロールゲートの一端に接続される。各コントロール
ゲートの他端24,26,28と対応するワード線の各一端23,2
5,27とはアルミニウム配線32〜34を用いて相互接続され
る。ワード線W1をコントロールゲート電極とするメモリ
セルMi,nのドレイン電極とワード線Wi+1をコントロール
ゲート電極とするメモリセルMi+1,nのドレイン電極とは
コンタクト部35を介してディジット線Dnを形成するアル
ミニウム配線層Dnに接続される。メモリセルMi+2,nのド
レイン電極はその下のメモリセルMi+3,n（図示せず）の
ドレイン電極と共にコンタクト部36にてディジット線Dn
に接続される。メモリセルMi,nのソース電極およびメモ
リセルMi+1,nとMi+2,nの各ソース電極は接地に接続され
る。スイッチング手段の各PFETのうちディプレッション
型のPFET40〜46のチャンネル領域にはＰ型不純物が導入
され、ソースおよびドレイン領域と電気的に短絡され
る。
ング手段20,21,22およびコントロールゲートQR,i〜QR,
i+2が直列に接続され、各スイッチング手段の一端は電
極配線30を介して書込電圧印加端子VW9に接続される。
さらに、ワード線Wi〜Wi+2には複数のディジット線が直
交して配設され、その各交点にメモリセルが接続され
る。ここでは、コントロールゲートに最も近いディジッ
ト線Dnとそれに接続されたメモリセルMi,n〜Mi+2,nだけ
が代表的に図示されている。第５図の回路を半導体チッ
プ上に形成した時の平面パターン図を示す第６図を参照
すると、ワード線Wi〜Wi+2は夫々多結晶シリコン配線層
を用いてメモリセルアレイ上を横断するように延在され
る。スイッチング手段20〜22は多結晶シリコン層をゲー
ト電極とするアドレスビット線A1〜ｎと、これらと直
交するように基板に設けられた拡散層（実施例ではＰ型
不純物層）とからなる。各スイッチング手段の拡散層の
一端は書込電圧印加端子VW9に接続されるアルミニウム
電極配線30にコンタクトされる。一方、各スイッチング
手段の他端は多結晶シリコン層31をゲート電極とするコ
ントロールゲートの一端に接続される。各コントロール
ゲートの他端24,26,28と対応するワード線の各一端23,2
5,27とはアルミニウム配線32〜34を用いて相互接続され
る。ワード線W1をコントロールゲート電極とするメモリ
セルMi,nのドレイン電極とワード線Wi+1をコントロール
ゲート電極とするメモリセルMi+1,nのドレイン電極とは
コンタクト部35を介してディジット線Dnを形成するアル
ミニウム配線層Dnに接続される。メモリセルMi+2,nのド
レイン電極はその下のメモリセルMi+3,n（図示せず）の
ドレイン電極と共にコンタクト部36にてディジット線Dn
に接続される。メモリセルMi,nのソース電極およびメモ
リセルMi+1,nとMi+2,nの各ソース電極は接地に接続され
る。スイッチング手段の各PFETのうちディプレッション
型のPFET40〜46のチャンネル領域にはＰ型不純物が導入
され、ソースおよびドレイン領域と電気的に短絡され
る。
ここで、各メモリセルのピッチＰはドレインコンタクト
部からソース電極部までの距離として規定される。そし
て、このピッチ内にスイッチング手段およびコントロー
ルゲートを作成することができる。従って、メモリセル
サイズを増加する必要がないので、メモリ容量の低下は
ない。即ち、本発明のスイッチング手段はメモリ容量を
低下させずにチップ上に形成できるという優れた効果を
有している。
部からソース電極部までの距離として規定される。そし
て、このピッチ内にスイッチング手段およびコントロー
ルゲートを作成することができる。従って、メモリセル
サイズを増加する必要がないので、メモリ容量の低下は
ない。即ち、本発明のスイッチング手段はメモリ容量を
低下させずにチップ上に形成できるという優れた効果を
有している。
さらに、かかるスイッチング手段およびコントロールゲ
ートは通常のメモリセルと同一工程で作成できるという
効果がある。これを第７図（ａ）〜（ｄ）を参照して説
明する。EPROMはＮ型半導体基板40に素子間分離領域お
よびゲート酸化膜を形成した（第７図（ａ））後、各メ
モリセルのフローティングゲート電極41が多結晶シリコ
ンで作成される（第７図（ｂ））。次に、フローティン
グゲート電極41の表面に絶縁膜42が形成され、次いでメ
モリセルのコントロールゲート電極43を形成する多結晶
シリコンが形成される。この時、同時にスイッチング手
段の各ゲート電極A1〜Anおよびコントロールゲートを構
成するPEFTのゲート電極が形成される（第７図
（ｃ））。その後多結晶シリコンをマスクにして拡散層
形成のためのＰ型不純物がイオン注入され、Ｐ型拡散層
44が形成される。さらに、リンガラス層等の絶縁膜45を
介してディジット線Dn,接続線33,電極配線30等を構成す
るアルミニウム層が設けられる（第７図（ｄ））。
ートは通常のメモリセルと同一工程で作成できるという
効果がある。これを第７図（ａ）〜（ｄ）を参照して説
明する。EPROMはＮ型半導体基板40に素子間分離領域お
よびゲート酸化膜を形成した（第７図（ａ））後、各メ
モリセルのフローティングゲート電極41が多結晶シリコ
ンで作成される（第７図（ｂ））。次に、フローティン
グゲート電極41の表面に絶縁膜42が形成され、次いでメ
モリセルのコントロールゲート電極43を形成する多結晶
シリコンが形成される。この時、同時にスイッチング手
段の各ゲート電極A1〜Anおよびコントロールゲートを構
成するPEFTのゲート電極が形成される（第７図
（ｃ））。その後多結晶シリコンをマスクにして拡散層
形成のためのＰ型不純物がイオン注入され、Ｐ型拡散層
44が形成される。さらに、リンガラス層等の絶縁膜45を
介してディジット線Dn,接続線33,電極配線30等を構成す
るアルミニウム層が設けられる（第７図（ｄ））。
以上の工程を含み、EPROMは作成されるが、提案された
スイッチング手段およびコントロールゲートはメモリセ
ル製造工程と同じ工程で作成できる。
スイッチング手段およびコントロールゲートはメモリセ
ル製造工程と同じ工程で作成できる。
第８図は本発明の他の実施例を示す書込回路のブロック
図で、ディプレッション型FETを用いるかわりに、ソー
ス・ドレインが配線によって短絡されたエンハンスメン
ト型FETを用いた例である。さらに、この例ではコント
ロールゲートとして複数のトランジスタ50,51が介在さ
れており、複数の制御信号（例えばリードコントロール
信号とチップセレクト信号もしくはライトコントロール
信号）によってスイッチング手段とワード線との接続を
制御できるようになされている。
図で、ディプレッション型FETを用いるかわりに、ソー
ス・ドレインが配線によって短絡されたエンハンスメン
ト型FETを用いた例である。さらに、この例ではコント
ロールゲートとして複数のトランジスタ50,51が介在さ
れており、複数の制御信号（例えばリードコントロール
信号とチップセレクト信号もしくはライトコントロール
信号）によってスイッチング手段とワード線との接続を
制御できるようになされている。
第９図（ａ），（ｂ），（ｃ）は３ビットのアドレスA1
〜A3をゲートにうけるスイッチング手段を４本のワード
線W1〜W4に接続した書込回路の回路図、その他価回路
図、および平面パターン図である。書込回路はアドレス
ビットの真補信号によってオン・オフが制御され、１組
のアドレスに対応する１個のスイッチング手段のみがオ
ンするように制御される。これは前述したようにＥ−FE
TとＤ−FETとを第１表のように配列することによって形
成される。その場合、第９図（ａ）の如き回路が３ビッ
トのアドレスに対しては使用される。しかして、かかる
回路は第９図（ｂ）の等価回路として現わすことができ
る。すなわち、A1,１をゲートにうけるFETはＰ−FET
とＤ−FETとが交互に配列されるも、A2,２およびA3,
３をゲートにうけるFETはＰ−FETもしくはＤ−FETが
たて方向に連続する。従って、これら連続するFETをま
とめて１個のFETとみなすことができる。この点に注目
すると、第９図（ｃ）に示すように連続するＰ−FETも
しくはＤ−FETの各チャンネル領域は連続して形成する
ことにする。この結果、書込電圧供給電極に近づくに従
って、チャンネル幅の広いFETとすることができる。従
って、スイッチング手段における導通抵抗値（電極コン
タクト部からコントロールゲートまでの総抵抗値）を著
しく低減することができるため、書込スピードを向上す
ることができる。
〜A3をゲートにうけるスイッチング手段を４本のワード
線W1〜W4に接続した書込回路の回路図、その他価回路
図、および平面パターン図である。書込回路はアドレス
ビットの真補信号によってオン・オフが制御され、１組
のアドレスに対応する１個のスイッチング手段のみがオ
ンするように制御される。これは前述したようにＥ−FE
TとＤ−FETとを第１表のように配列することによって形
成される。その場合、第９図（ａ）の如き回路が３ビッ
トのアドレスに対しては使用される。しかして、かかる
回路は第９図（ｂ）の等価回路として現わすことができ
る。すなわち、A1,１をゲートにうけるFETはＰ−FET
とＤ−FETとが交互に配列されるも、A2,２およびA3,
３をゲートにうけるFETはＰ−FETもしくはＤ−FETが
たて方向に連続する。従って、これら連続するFETをま
とめて１個のFETとみなすことができる。この点に注目
すると、第９図（ｃ）に示すように連続するＰ−FETも
しくはＤ−FETの各チャンネル領域は連続して形成する
ことにする。この結果、書込電圧供給電極に近づくに従
って、チャンネル幅の広いFETとすることができる。従
って、スイッチング手段における導通抵抗値（電極コン
タクト部からコントロールゲートまでの総抵抗値）を著
しく低減することができるため、書込スピードを向上す
ることができる。
（発明の結果） 本発明によれば、書込時に消費される電力を著しく低減
せしめるとともに、書込電圧が低下することのないメモ
リ回路を提供することができる。従って、すべてのメモ
リセルに対して正しいデータを書込むことができる。
せしめるとともに、書込電圧が低下することのないメモ
リ回路を提供することができる。従って、すべてのメモ
リセルに対して正しいデータを書込むことができる。
さらに、書込回路に用いられるスイッチング手段にコン
トロールゲートを付加することによって、データ読み出
しスピードの低下を抑制することができる。また、スイ
ッチング手段に用いられるＥ−FETとＤ−FETを共通化す
ることによって書込スピードを向上せしめることができ
る。
トロールゲートを付加することによって、データ読み出
しスピードの低下を抑制することができる。また、スイ
ッチング手段に用いられるＥ−FETとＤ−FETを共通化す
ることによって書込スピードを向上せしめることができ
る。
なお、以上の説明はＰチャンネルMISFETについて説明し
たがＮチャンネルMISFETについても同様に適用できる。
但しこの場合には直列回路が導通状態のとき、ワード線
に印加される電圧は書込み電圧源端子の電圧よりＮチャ
ンネルMISFETのしきい値電圧１段分だけ下がった値とな
る。
たがＮチャンネルMISFETについても同様に適用できる。
但しこの場合には直列回路が導通状態のとき、ワード線
に印加される電圧は書込み電圧源端子の電圧よりＮチャ
ンネルMISFETのしきい値電圧１段分だけ下がった値とな
る。
加えて、本発明の半導体回路は、メモリセルと同一のピ
ッチと素子寸法でもって構成が可能である。すなわち、
アドレス信号A1,1,−−−,An,ｎと同じ数のMISFET
を、アドレス信号（Ai,ｉ）に対応する２つのMISFET
のうちいずれか１つをディプレション型又はソース電極
とドレイン電極を短絡して直列回路を形成すれば良いだ
けであり、通常のEPROMの製造技術を用い容易に作るこ
とができ、従来のようにチップのパターン設計上問題を
生じることがない。従って本発明の適用により、例えば
書込み時の消費電力が小さく且つ読出しスピードの大な
る電気的に書込み可能な不揮発性半導体メモリが得られ
る。なお、本発明は紫外線消去型EPROM以外の他のPROM
（例えば電気的に書込消去の可能なEEPROM）にも適用で
きることは明らかである。
ッチと素子寸法でもって構成が可能である。すなわち、
アドレス信号A1,1,−−−,An,ｎと同じ数のMISFET
を、アドレス信号（Ai,ｉ）に対応する２つのMISFET
のうちいずれか１つをディプレション型又はソース電極
とドレイン電極を短絡して直列回路を形成すれば良いだ
けであり、通常のEPROMの製造技術を用い容易に作るこ
とができ、従来のようにチップのパターン設計上問題を
生じることがない。従って本発明の適用により、例えば
書込み時の消費電力が小さく且つ読出しスピードの大な
る電気的に書込み可能な不揮発性半導体メモリが得られ
る。なお、本発明は紫外線消去型EPROM以外の他のPROM
（例えば電気的に書込消去の可能なEEPROM）にも適用で
きることは明らかである。
第１図は本第１の発明の一実施例を示す書込回路部のブ
ロック図、第２図は他の実施例を示す回路図、第３図は
本発明が適用されるEPROMのチップパターンの電部ブロ
ック図、第４図はＸデコーダの詳細を示す回路図、第５
図は本発明による３本のワード線に対応する書込回路の
回路図、第６図はその平面パターン図、第７図（ａ）〜
（ｄ）はＸ−Ｘ´断面について各製造工程での断面図、
第８図は本発明のさらに他の実施例を示す回路図、第９
図（ａ）〜（ｃ）は本発明を適用した３ビットのアドレ
スを入力とする書込回路の回路図、その等価回路図およ
び平面パターン図、第10図は従来のEPROMの回路図であ
る。 １……Ｙデコーダ、２……Ｘデコーダ、３……メモリセ
ルアレイ、４……Ｙセレクタ、５……プリチャージトラ
ンジスタ、６……センスアンプ、8,80……書込回路、９
……書込電圧印加端子、11……アドレス制御回路、15…
…NANDゲート、20〜22……スイッチング手段、40〜46…
…Ｄ−PFET。
ロック図、第２図は他の実施例を示す回路図、第３図は
本発明が適用されるEPROMのチップパターンの電部ブロ
ック図、第４図はＸデコーダの詳細を示す回路図、第５
図は本発明による３本のワード線に対応する書込回路の
回路図、第６図はその平面パターン図、第７図（ａ）〜
（ｄ）はＸ−Ｘ´断面について各製造工程での断面図、
第８図は本発明のさらに他の実施例を示す回路図、第９
図（ａ）〜（ｃ）は本発明を適用した３ビットのアドレ
スを入力とする書込回路の回路図、その等価回路図およ
び平面パターン図、第10図は従来のEPROMの回路図であ
る。 １……Ｙデコーダ、２……Ｘデコーダ、３……メモリセ
ルアレイ、４……Ｙセレクタ、５……プリチャージトラ
ンジスタ、６……センスアンプ、8,80……書込回路、９
……書込電圧印加端子、11……アドレス制御回路、15…
…NANDゲート、20〜22……スイッチング手段、40〜46…
…Ｄ−PFET。
Claims (1)
- 【請求項１】複数のワード線と、これらワード線のそれ
ぞれに接続された書込可能な複数のメモリセルと、デー
タの書込時において書込用電圧が印加される端子とを含
む半導体装置において、アドレス信号に応答して前記複
数の中の所定のワード線を選択するアドレスデコーダ
と、前記複数のワード線の各々と前記端子との間にそれ
ぞれ対応して設けられた複数のスイッチング手段であっ
て、夫々がゲートに前記アドレス信号が印加された複数
個のFETの直列接続により構成された複数のスイッチン
グ手段とを有し、前記アドレス信号に応答して前記アド
レスデコーダが選択したワード線に接続されたスイッチ
ング手段のみを導通するようにしたことを特徴とする半
導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29693185A JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27743684 | 1984-12-28 | ||
| JP59-277436 | 1984-12-28 | ||
| JP29693185A JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267997A JPS61267997A (ja) | 1986-11-27 |
| JPH0762960B2 true JPH0762960B2 (ja) | 1995-07-05 |
Family
ID=17583534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29693185A Expired - Lifetime JPH0762960B2 (ja) | 1984-12-28 | 1985-12-27 | 半導体回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4924438A (ja) |
| EP (1) | EP0189594B1 (ja) |
| JP (1) | JPH0762960B2 (ja) |
| DE (1) | DE3586493T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5296396A (en) * | 1988-12-05 | 1994-03-22 | Sgs-Thomson Microelectronics S.R.L. | Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture |
| IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
| US5097444A (en) * | 1989-11-29 | 1992-03-17 | Rohm Corporation | Tunnel EEPROM with overerase protection |
| JP2595781B2 (ja) * | 1990-07-13 | 1997-04-02 | 日本電気株式会社 | 半導体記憶装置 |
| JP3020355B2 (ja) * | 1992-08-03 | 2000-03-15 | シャープ株式会社 | 不揮発性メモリ及びその書き込み方法 |
| KR950013342B1 (ko) * | 1992-10-06 | 1995-11-02 | 삼성전자주식회사 | 반도체 메모리장치의 결함구제회로 |
| KR960014973B1 (ko) * | 1992-12-28 | 1996-10-23 | 삼성전자 주식회사 | 반도체 메모리장치 |
| US5506816A (en) * | 1994-09-06 | 1996-04-09 | Nvx Corporation | Memory cell array having compact word line arrangement |
| US8059458B2 (en) * | 2007-12-31 | 2011-11-15 | Cypress Semiconductor Corporation | 3T high density nvDRAM cell |
| US8064255B2 (en) * | 2007-12-31 | 2011-11-22 | Cypress Semiconductor Corporation | Architecture of a nvDRAM array and its sense regime |
| TWI634743B (zh) * | 2017-08-18 | 2018-09-01 | 瑞昱半導體股份有限公司 | 可降低寄生電容大小變化程度的開關電路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3909808A (en) * | 1974-12-23 | 1975-09-30 | Ibm | Minimum pitch mosfet decoder circuit configuration |
| GB2049327B (en) * | 1979-05-14 | 1983-03-30 | Fairchild Camera Instr Co | Memory read voltage circuitry for adapting eproms to circuits employing substrate bias voltage |
| JPS5831677B2 (ja) * | 1979-11-26 | 1983-07-07 | 富士通株式会社 | 半導体記億装置 |
| US4533934A (en) * | 1980-10-02 | 1985-08-06 | Westinghouse Electric Corp. | Device structures for high density integrated circuits |
| GB2094086B (en) * | 1981-03-03 | 1985-08-14 | Tokyo Shibaura Electric Co | Non-volatile semiconductor memory system |
| JPS57192067A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Erasable and programmable read only memory unit |
| US4511811A (en) * | 1982-02-08 | 1985-04-16 | Seeq Technology, Inc. | Charge pump for providing programming voltage to the word lines in a semiconductor memory array |
| JPS5952497A (ja) * | 1982-09-17 | 1984-03-27 | Nec Corp | デコ−ダ回路 |
| JPS60143500A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | プログラマブル半導体記憶装置 |
-
1985
- 1985-12-27 DE DE8585116579T patent/DE3586493T2/de not_active Expired - Fee Related
- 1985-12-27 JP JP29693185A patent/JPH0762960B2/ja not_active Expired - Lifetime
- 1985-12-27 EP EP85116579A patent/EP0189594B1/en not_active Expired - Lifetime
-
1988
- 1988-11-07 US US07/268,607 patent/US4924438A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0189594A3 (en) | 1988-12-07 |
| EP0189594A2 (en) | 1986-08-06 |
| EP0189594B1 (en) | 1992-08-12 |
| JPS61267997A (ja) | 1986-11-27 |
| DE3586493D1 (de) | 1992-09-17 |
| US4924438A (en) | 1990-05-08 |
| DE3586493T2 (de) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |