JPH0429157B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はアクセスタイムの向上および消費電
力の低減が可能な半導体メモリ装置に関するもの
である。

〔従来の技術〕

第１図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１は行及び列にマト
リツクス状に配列し、その詳細な回路を第２図に
示すメモリセル、２ａおよび２ｂは相補的な関係
にある一対のビツト線、３は選択時に同一行上に
あるメモリセル１を活性化するワード線、４は行
アドレス情報を解読する行デコーダ、５は行アド
レス信号線、６ａおよび６ｂは前記ビツト線、２
ａおよび２ｂにそれぞれ接続するビツト線負荷、
７は電源端子である。

なお、第２図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。

なお、第２図図示から明らかなように、インバ
ータトランジスタ９ａ，９ｂ及びアクセストラン
ジスタ１０ａ，１０ｂは同一導電型のMOSトラ
ンジスタにて構成されているものであり、ゲート
電極に“Ｈ”レベルの電位が印加されると導通状
態に、“Ｌ”レベルの電位が印加されると非導通
状態になるＮチヤネル型MOSトランジスタであ
る。

次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する。
そして、このワード線３が活性化されると、“Ｌ”
レベルをストアしているアクセストランジスタ１
０ｂが導通する。このため、電源端子７からビツ
ト線負荷６ｂ、ビツト線２ｂ、アクセストランジ
スタ１０ｂ、インバータトランジスタ９ｂの経路
を電流が流れ、読み出すことができる。

この構成による半導体メモリ装置は同一行上の
すべてのメモリセルが活性化されるので、全列に
電源からメモリセルに電流が流れ込み、コラム数
の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来は第３図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列だけ電流バスを生じさせるも
のである。なお、１２ａおよび１２ｂはそれぞれ
左側ワード線３ａあるいは右側ワード線３ｂを選
択するアンドゲート、１３ａおよび１３ｂはそれ
ぞれこのアンドゲート１２ａおよび１２ｂを開状
態にするゲート信号線である。

次に、第４図は第３図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｄをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。

しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留りを損
うなどの欠点があつた。

〔発明の概要〕

したがつて、この発明の目的は高速で、しかも
低消費電力で大容量の半導体メモリ装置を提供す
るものである。

このような目的を達成するため、この発明はメ
モリセルを行及び列にマトリツクス状に配置した
メモリセルアレイを列方向に分割して配置した複
数のメモリセル群と、この複数のメモリセル群の
各々に対応して設けられ、メモリセル群の１つを
選択するための複数のメモリセル群選択線と、行
アドレス情報を解読する行デコーダと、複数のメ
モリセル群に亘つて各行にそれぞれ配置され、行
デコーダからの出力に従つて選択的に活性化され
る前置ワード線と、複数のメモリセル群の各々に
対応して設けられ、かつ各行にそれぞれ配置され
てそれぞれが対応したメモリセル群における対応
した行に配置されたメモリセルに接続された複数
のワード線とを備え、複数のワード線にそれぞれ
対応して設けられ、対応したワード線とこのワー
ド線が配置されたメモリセル群に対応したメモリ
セル群選択線との間に接続されるとともに、接続
されたワード線に対応した行に対応した行に配置
された前置ワード線にゲート電極が接続された複
数の第１のトランジスタと、複数のワード線にそ
れぞれ対応して設けられ、対応したワード線と接
地端子との間に接続され、第１のトランジスタと
同一導電型の複数の第２のトランジスタと、出力
端が第２のトランジスタのゲート電極に接続さ
れ、この第２のトランジスタが接続されたワード
線に対応する行に配置された前置ワード線に入力
端が接続された複数のインバータ手段とを有した
ワード線活性化手段を設けたものであり、以下実
施例を用いて説明する。

〔発明の実施例〕

第５図はこの発明に係る半導体メモリ装置の一
実施例を示すブロツク図であり、一例として、列
方向に３個に分割したメモリセル群１ａ，１ｂお
よび１ｃを配置した場合を示す。同図において、
１４ａ，１４ｂおよび１４ｃはこのメモリセル群
１ａ〜１ｃを選択するためのメモリセル群選択
線、１５はワード線３ａ〜３ｃと同一方向に並行
して配置され、メモリセル群１ａ〜１ｃに亘つて
配置された前置ワード線、１６ａ，１６ｂおよび
１６ｃは入力端子がそれぞれ前置ワード線１５と
メモリセル選択線１４ａ〜１４ｃに接続され、出
力端子がそれぞれワード線３ａ〜３ｃに接続さ
れ、ワード線活性化手段を構成するアンドゲート
である。

このアンドゲート１６ａ〜１６ｃは第６図に示
す様に構成されているものであり、第６図におい
て第１のトランジスタであるMOSトランジスタ
３１は図示から明らかなようにメモリセル１を構
成するインバータトランジスタ９ａ，９ｂ及びア
クセストランジスタ１０ａ，１０ｂと同一導電
性、つまりＮチヤンネルMOSトランジスタであ
り、このMOSトランジスタ３１のドレイン電極、
ゲート電極及びソース電極は、各々、対応したメ
モリセル群選択線１４ａ，１４ｂ，１４ｃ、前置
ワード線１５及びワード線３ａ，３ｂ，３ｃに連
結され、第２のトランジスタであるMOSトラン
ジスタ３２は第１のトランジスタと同一導電型で
あり、MOSトランジスタ３２のドレイン電極は
ワード線に連結されソース電極は接地される。イ
ンバータ手段３０はMOSトランジスタ３１のゲ
ート電極とMOSトランジスタ３２のゲート電極
の間に配置され、MOSトランジスタ３１のゲー
ト電極に印加される前置ワード線１５に現われた
信号の否定論理をMOSトランジスタ３２のゲー
ト電極に与えるものである。

なお、メモリセル面積を低減させるために、ワ
ード線３ａ〜３ｃはMOSトランジスタ１０ａお
よび１０ｂのゲートと同一層のポリシリコン層で
形成する一方、前置ワード線１５はこのワード線
３ａ〜３ｃであるこのポリシリコン層とは別のポ
リシリコン層あるいはアルミ、モリプデン、モリ
プデンシリサイドなどの金属配線層で形成する。

次に、上記構成による半導体メモリ装置の動作
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の一本を活性化
する。

すると、活性化されたワード線１５に接続され
たMOSトランジスタ３１が導通し、MOSトラン
ジスタ３２が非導通になる。

一方、メモリセル群選択線１４ａに選択信号を
加えると、導通状態のMOSトランジスタ３１を
介してワード線３ａが活性化されることになる。

なお、活性化されていない前置ワード線１５に
接続されたアンドゲートは、MOSトランジスタ
３１が非導通に、MOSトランジスタ３２が導通
になり、ワード線は接地レベルにされている。

以上はメモリセル群１ａ内のメモリセル１の選
択について説明したが、他のメモリセル群１ｂお
よび１ｃについても同様にできることはもちろん
である。

この様に構成されたものにおいてはメモリセル
群へ流れこむコラム電流が流れるのは選択された
メモリセル群内にあるコラムのみであり、消費電
力を大幅に低減できる。しかも、前置ワード線１
５はワード線３ａ〜３ｃから絶縁されるので前置
ワード線１５にはメモリセル１のゲート容量が寄
生しないで前置ワード線１５は行デコーダ４によ
り高速に活性化され、さらに、ワード線３ａ〜３
ｃはMOSトランジスタ３１を介して、メモリセ
ル群選択線１４ａ〜１４ｃにより活性化されるた
めに前置ワード線１５の抵抗が多少高くても高速
にメモリセル１をアクセスすることができる。ま
たメモリセル群選択線１４ａ〜１４ｃの負荷容量
は前置ワード線１５の負荷容量に比し大きいので
金属などの抵抗値の低い配線材料を前置ワード線
１５よりはむしろメモリセル群選択線１４ａ〜１
４ｃに用いればさらに高速にメモリセル１をアク
セスすることができる。また、このアンドゲート
１６ａ〜１６ｃの構成が簡単であるため、チツプ
面積の増大は無視することができる。

なお、上記実施例では、メモリセル群を３個に
分割した場合について説明したが、Ｎ個（Ｎ≧
２）に分割しても同様にできることはもちろんで
ある。

また、上記実施例では行デコーダをチツプの端
に配置したが、チツプの中央に配置してもよい。
さらに行デコーダ群を２列以上配置する構成にお
いても、本発明の構成を適用でき同様の効果を奏
することができる。

〔発明の効果〕

この発明は以上に述べたように、メモリセルア
レイを列方向に複数ブロツクに分割し、これらの
分割されたセル群を、複数のセル群に亘つて配置
された前置ワード線と各セル群に対応して配置さ
れたワード線との段階的な制御を行なうものとし
て、列の直流電流路のある列数減少して高速で、
しかも低消費電力の大容量化を可能にし、かつ、
ワード線の活性化手段を第１および第２のトラン
ジスタ並びにインバータ手段を有したもので構成
したので、前置ワード線がワード線と絶縁され、
メモリセル群選択線により充電されるとともに、
前置ワード線によつて第１及び第２のトランジス
タが制御されるので、ワード線を活性化するため
の信号として歪の少ない正規の波形の信号の印加
が可能となり、制御容易にして正確な動作が保証
できるという効果を有するものである。

【図面の簡単な説明】

第１図は従来の半導体メモリ装置を示すブロツ
ク図、第２図は第１図のメモリセルの詳細な回路
図、第３図は従来の他の半導体メモリ装置を示す
ブロツク図、第４図は従来の他の半導体メモリ装
置を示す配置図、第５図はこの発明に係る半導体
メモリ装置の一実施例を示すブロツク図である。
第６図はこの発明にかかる構成に含まれるアンド
ゲートの構成の一実施例を示す回路図である。 １……メモリセル、１ａおよび１ｂ……メモリ
セル群、２ａおよび２ｂ……ビツト数、３……ワ
ード線、４……行デコーダ、５……行アドレス信
号線、６ａおよび６ｂ……ビツト線負荷、７……
電源端子、８……負荷素子、９……インバータト
ランジスタ、１０……アクセストランジスタ、１
１……ストアノード、１２ａおよび１２ｂ……ア
ンドゲート、１３ａおよび１３ｂ……ゲート信号
線、１４ａ〜１４ｃ……メモリセル選択線、１５
……前置ワード線、１６ａ〜１６ｃ……アンドゲ
ート、３０……インバータ手段、３１，３２……
MOSトランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ メモリセルを行及び列にマトリクス状に配置
   したメモリセルアレイを列方向に分割して配置し
   た複数のメモリセル群と、この複数のメモリセル
   群の各々に対応して設けられ、前記複数のメモリ
   セル群のうちの特定のものを選択するための複数
   のメモリセル群選択線と、行アドレス情報を解読
   する行デコーダと、前記複数のメモリセル群に亘
   つて各行にそれぞれ配置され、前記行デコーダか
   らの出力に従つて選択的に活性化される複数の前
   置ワード線と、前記複数のメモリセル群の各々に
   対応して設けられ、かつ各行にそれぞれ配置され
   てそれぞれが対応したメモリセル群における対応
   した行に配置されたメモリセルに接続された複数
   のワード線とを備え、前記複数のワード線にそれ
   ぞれ対応して設けられ、対応したワード線とこの
   ワード線が配置されたメモリセル群に対応したメ
   モリセル群選択線との間に接続されるとともに、
   接続されたワード線に対応した行に配置された前
   置ワード線にゲート電極が接続された複数の第１
   のトランジスタと、前記複数のワード線にそれぞ
   れ対応して設けられ、対応したワード線と接地端
   子との間に接続され、前記第１のトランジスタと
   同一導電型の複数の第２のトランジスタと、出力
   端が第２のトランジスタのゲート電極に接続さ
   れ、この第２のトランジスタが接続されたワード
   線に対応する行に配置された前置ワード線に入力
   端が接続された複数のインバータ手段とを有した
   ワード線活性化手段を設けたことを特徴とする半
   導体メモリ装置。 ２ メモリセル群選択線を構成する材料の抵抗値
   を、前記前置ワード線を構成する材料の抵抗値以
   下に設定したことを特徴とする特許請求の範囲第
   １項記載の半導体メモリ装置。 ３ メモリセル群選択線を金属配線材料で構成し
   たことを特徴とする特許請求の範囲第１項記載の
   半導体メモリ装置。