JPH0347746B2 - - Google Patents
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- Publication number
- JPH0347746B2 JPH0347746B2 JP61297063A JP29706386A JPH0347746B2 JP H0347746 B2 JPH0347746 B2 JP H0347746B2 JP 61297063 A JP61297063 A JP 61297063A JP 29706386 A JP29706386 A JP 29706386A JP H0347746 B2 JPH0347746 B2 JP H0347746B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- word line
- cell group
- divided
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアクセスタイムの向上および消費電力
の低減が可能な半導体メモリ装置に関するもので
ある。
の低減が可能な半導体メモリ装置に関するもので
ある。
第２図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はマトリクス状に
配列し、その詳細な回路を第２図に示すメモリセ
ル、２ａおよび２ｂは相補的な関係にある一対の
ビツト線、３は選択時に同一行上にあるメモリセ
ル１を活性化するワード線、４は行アドレス情報
を解読する行デコーダ、５は行アドレス信号線、
６ａおよび６ｂは前記ビツト線２ａおよび２ｂに
それぞれ接続するビツト線負荷、７は電源端子で
ある。
ク図である。同図において、１はマトリクス状に
配列し、その詳細な回路を第２図に示すメモリセ
ル、２ａおよび２ｂは相補的な関係にある一対の
ビツト線、３は選択時に同一行上にあるメモリセ
ル１を活性化するワード線、４は行アドレス情報
を解読する行デコーダ、５は行アドレス信号線、
６ａおよび６ｂは前記ビツト線２ａおよび２ｂに
それぞれ接続するビツト線負荷、７は電源端子で
ある。
なお、第３図に示すメモリセル１において、８
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。
ａおよび８ｂはMOSトランジスタ、抵抗などで
構成する負荷素子、９ａおよび９ｂはインバータ
トランジスタ、１０ａおよび１０ｂはアクセスト
ランジスタ、１１ａおよび１１ｂはメモリセル１
のストアノードである。
次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する
と、行デコーダ４を通し、所望のワード線３を活
性化する。そして、このワード線３が活性化され
ると、“Ｌ”レベルをストアしているアクセスト
ランジスタ１０ｂが導通する。このため、電源端
子７からビツト線負荷６ｂ、ビツト線２ｂ、アク
セストランジスタ１０ｂ、インバータトランジス
タ９ｂの経路を電流が流れ、読み出すことができ
る。
について、一例として、ストアノード１１ａおよ
び１１ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書き込まれている場合について説明する。
まず、読み出しの場合には読み出そうとするセル
のアドレス情報をアドレス信号線５に入力する
と、行デコーダ４を通し、所望のワード線３を活
性化する。そして、このワード線３が活性化され
ると、“Ｌ”レベルをストアしているアクセスト
ランジスタ１０ｂが導通する。このため、電源端
子７からビツト線負荷６ｂ、ビツト線２ｂ、アク
セストランジスタ１０ｂ、インバータトランジス
タ９ｂの経路を電流が流れ、読み出すことができ
る。
この構成による半導体をメモリ装置は同一行上
のすべてのメモリセルが活性化されるので、全列
に電源からメモリセルに電流が流れ込み、コラム
数の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来、第４図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列にだけ電流パスを生じさせる
ものである。なお、１２ａおよび１２ｂはそれぞ
れ左側ワード線３ａあるいは右側ワード線３ｂを
選択するアンドゲート、１３ａおよび１３ｂはそ
れぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。
のすべてのメモリセルが活性化されるので、全列
に電源からメモリセルに電流が流れ込み、コラム
数の多い大容量スタテイツクRAMを構成する場
合、消費電流が大きくなる。そこで、消費電流を
少なくするため、従来、第４図に示す半導体メモ
リ装置が提案されている。この場合、行デコーダ
４をメモリセルプレーンの中央に配し、ワード線
を左側ワード線３ａおよび右側ワード線３ｂに分
割し、左右のメモリセル群の選択された方のメモ
リセル群のワード線のみ活性化することにより、
全列の内、半数の列にだけ電流パスを生じさせる
ものである。なお、１２ａおよび１２ｂはそれぞ
れ左側ワード線３ａあるいは右側ワード線３ｂを
選択するアンドゲート、１３ａおよび１３ｂはそ
れぞれこのアンドゲート１２ａおよび１２ｂを開
状態にするゲート信号線である。
次に、第５図は第４図の思想に基づいて構成し
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｂをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。
た従来の半導体メモリ装置を示す配置図である。
この場合、行デコーダ４ａおよび４ｂを複数列配
置し、ワード線３ａ〜３ｂをその倍数だけ分割
し、直流電流路のできる数を減少させるものであ
る。
しかしながら、従来の半導体メモリ装置は数多
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留まりを
損なうなどの欠点があつた。
くの行デコーダを設ける必要がある。このため、
チツプ面積の増大を招き、速度性能や歩留まりを
損なうなどの欠点があつた。
従つて、本発明の目的は、高速で、しかも低消
費電力の大容量の半導体メモリ装置を提供するも
のである。
費電力の大容量の半導体メモリ装置を提供するも
のである。
このよううな目的を達成するために本発明は、
メモリセルをマトリクス状に配置したメモリセル
アレイを列方向に分割して配列した複数のメモリ
セル群と、この複数のメモリセル群の各々に対応
して設けられ各メモリセル群のうちの特定のもの
を選択するメモリセル群選択線と、アクセスすべ
きメモリセル群の行アドレス情報を解読する行デ
コーダと、この行デコーダの出力端子に接続され
複数のメモリセル群に亘つて配置された前置ワー
ド線と、複数のメモリセル群に各々に対応して設
けられメモリセル群選択線の選択信号と前置ワー
ド線の出力信号とに基づいて活性化される分割ワ
ード線とを設け、前置ワード線を分割ワード線よ
り低抵抗の材料で形成するようにしたものであ
る。
メモリセルをマトリクス状に配置したメモリセル
アレイを列方向に分割して配列した複数のメモリ
セル群と、この複数のメモリセル群の各々に対応
して設けられ各メモリセル群のうちの特定のもの
を選択するメモリセル群選択線と、アクセスすべ
きメモリセル群の行アドレス情報を解読する行デ
コーダと、この行デコーダの出力端子に接続され
複数のメモリセル群に亘つて配置された前置ワー
ド線と、複数のメモリセル群に各々に対応して設
けられメモリセル群選択線の選択信号と前置ワー
ド線の出力信号とに基づいて活性化される分割ワ
ード線とを設け、前置ワード線を分割ワード線よ
り低抵抗の材料で形成するようにしたものであ
る。
本発明に係る半導体メモリ装置は高速で、しか
も低消費電力である。
も低消費電力である。
第１図は、本発明に係わる半導体メモリ装置の
実施例を示すブロツク図であり、一例として、列
方向に３個に分割したメモリセル群１ａ，１ｂお
よび１ｃを配置した場合を示す。同図において、
１４ａ，１４ｂおよび１４ｃはこのメモリセル群
１ａ〜１ｃを選択するメモリセル群選択線、１５
は分割ワード線としてのワード線３ａ〜３ｃと同
一方向に並行して配置されて低抵抗材料で形成さ
れた前置ワード線、１６ａ，１６ｂおよび１６ｃ
は入力端子がそれぞれ前置ワード線１５とメモリ
セル群選択線１４ａ〜１４ｃに接続し、出力端子
がそれぞれワード線３ａ〜３ｃに接続するアンド
ゲートである。
実施例を示すブロツク図であり、一例として、列
方向に３個に分割したメモリセル群１ａ，１ｂお
よび１ｃを配置した場合を示す。同図において、
１４ａ，１４ｂおよび１４ｃはこのメモリセル群
１ａ〜１ｃを選択するメモリセル群選択線、１５
は分割ワード線としてのワード線３ａ〜３ｃと同
一方向に並行して配置されて低抵抗材料で形成さ
れた前置ワード線、１６ａ，１６ｂおよび１６ｃ
は入力端子がそれぞれ前置ワード線１５とメモリ
セル群選択線１４ａ〜１４ｃに接続し、出力端子
がそれぞれワード線３ａ〜３ｃに接続するアンド
ゲートである。
次に、上記構成による半導体メモリ装置の動作
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の１本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。
について説明する。まず、例えばメモリセル群１
ａ内のメモリセルを選択する場合、アクセスすべ
きメモリセル群１ａの行アドレス情報を行デコー
ダ４で解読し、前置ワード線１５の１本を活性化
する。そして、メモリセル群選択線１４ａに選択
信号を加えると、アンドゲート１６ａが開き、ワ
ード線３ａを活性化する。したがつて、図示せぬ
電源から図示せぬビツト線を経て、メモリセル群
１ａへ流れ込むコラム電流が流れるのは選択され
たメモリセル群１ａ内にあるコラムのみである。
なお、以上はメモリセル群１ａ内のメモリセル
の選択について説明したが、他のメモリセル群１
ｂおよび１ｃについても同様にできることはもち
ろんである。さらに、メモリセル群を３個に分割
した場合について説明したがＮ個（Ｎ≧２）に分
割しても同様にできることはもちろんである。ま
た、前置ワード線１５は低抵抗材料で構成してあ
るので多少長くても抵抗値は低く、またワード線
は抵抗が多少大きくても長さが短いため容量が小
さく、高速にメモリセルをアクセスするこること
ができる、また、アンドゲート１６ａ〜１６ｃは
入力端子が２個、出力端子が１個のため、回路構
成が簡単になるので、チツプ面積の増大を無視す
ることができる。また、行デコーダ４はチツプの
中央に配置してもよく、チツプの端に配置しても
よいことはもちろんである。
の選択について説明したが、他のメモリセル群１
ｂおよび１ｃについても同様にできることはもち
ろんである。さらに、メモリセル群を３個に分割
した場合について説明したがＮ個（Ｎ≧２）に分
割しても同様にできることはもちろんである。ま
た、前置ワード線１５は低抵抗材料で構成してあ
るので多少長くても抵抗値は低く、またワード線
は抵抗が多少大きくても長さが短いため容量が小
さく、高速にメモリセルをアクセスするこること
ができる、また、アンドゲート１６ａ〜１６ｃは
入力端子が２個、出力端子が１個のため、回路構
成が簡単になるので、チツプ面積の増大を無視す
ることができる。また、行デコーダ４はチツプの
中央に配置してもよく、チツプの端に配置しても
よいことはもちろんである。
以上詳細に説明したように、本発明に係わる半
導体メモリ装置によれば、メモリセルの選択を前
置ワード線とワード線の２段階に分けて行なうよ
うに、行選択を階層的に行なうため、列の直流電
流路のある列数を減少することができるので、高
速で、しかも低消費電力の大容量の半導体メモリ
装置を構成することができる効果がある。
導体メモリ装置によれば、メモリセルの選択を前
置ワード線とワード線の２段階に分けて行なうよ
うに、行選択を階層的に行なうため、列の直流電
流路のある列数を減少することができるので、高
速で、しかも低消費電力の大容量の半導体メモリ
装置を構成することができる効果がある。
以上説明したように本発明は、メモリセルの選
択を前置ワード線と分割ワード線の２段階に分け
て行なうようにしたことにより、直流電流路のあ
る列数を減少することができるので、高速で且つ
低消費電力の大容量の半導体メモリ装置を得るこ
とができる効果がある。
択を前置ワード線と分割ワード線の２段階に分け
て行なうようにしたことにより、直流電流路のあ
る列数を減少することができるので、高速で且つ
低消費電力の大容量の半導体メモリ装置を得るこ
とができる効果がある。
第１図は本発明に係わる半導体メモリ装置の一
実施例を示すブロツク図、第２図は従来の半導体
メモリ装置を示すブロツク図、第３図は第２図の
メモリセルの詳細な回路図、第４図は従来の他の
半導体メモリ装置を示すブロツク図、第５図は従
来の他の半導体メモリ装置を示す配置図である。 １ａ〜１ｃ……メモリセル群、３ａ〜３ｃ……
ワード線、４……行デコーダ、１４ａ〜１４ｃ…
…メモリセル選択線、１５……前置ワード線、１
６ａ〜１６ｃ……アンドゲート。
実施例を示すブロツク図、第２図は従来の半導体
メモリ装置を示すブロツク図、第３図は第２図の
メモリセルの詳細な回路図、第４図は従来の他の
半導体メモリ装置を示すブロツク図、第５図は従
来の他の半導体メモリ装置を示す配置図である。 １ａ〜１ｃ……メモリセル群、３ａ〜３ｃ……
ワード線、４……行デコーダ、１４ａ〜１４ｃ…
…メモリセル選択線、１５……前置ワード線、１
６ａ〜１６ｃ……アンドゲート。
Claims (1)
- １ メモリセルをマトリクス状に配置したメモリ
セルアレイを列方向に分割して配列した複数のメ
モリセル群と、この複数のメモリセル群の各々に
対応して設けられ各メモリセル群のうちの特定の
ものを選択するメモリセル群選択線と、アクセス
すべきメモリセル群の行アドレス情報を解読する
行デコーダと、この行デコーダの出力端子に接続
され前記複数のメモリセル群に亘つて配置された
前置ワード線と、前記複数のメモリセル群に各々
に対応して設けられ前記メモリセル群選択線の選
択信号と前記前置ワード線の出力信号とに基づい
て活性化される分割ワード線とを備え、前記前置
ワード線を前記分割ワード線より低抵抗の材料で
形成したことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297063A JPS62142347A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297063A JPS62142347A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095932A Division JPS58211393A (ja) | 1982-06-02 | 1982-06-02 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142347A JPS62142347A (ja) | 1987-06-25 |
| JPH0347746B2 true JPH0347746B2 (ja) | 1991-07-22 |
Family
ID=17841736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297063A Granted JPS62142347A (ja) | 1986-12-12 | 1986-12-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142347A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945870A (ja) * | 1995-05-24 | 1997-02-14 | Kawasaki Steel Corp | 半導体メモリおよび連想メモリのレイアウト構造 |
-
1986
- 1986-12-12 JP JP61297063A patent/JPS62142347A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62142347A (ja) | 1987-06-25 |
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