JPH0444695A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0444695A
JPH0444695A JP2153715A JP15371590A JPH0444695A JP H0444695 A JPH0444695 A JP H0444695A JP 2153715 A JP2153715 A JP 2153715A JP 15371590 A JP15371590 A JP 15371590A JP H0444695 A JPH0444695 A JP H0444695A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にメモリセルアレ
イが複数のブロックに分割されたものに関する。
（従来の技術） メモリセルがマトリクス状に配置されたスタティックＲ
ＡＭにおいて、特定のメモリセルに対して書き込み、あ
るいは読み出しを行う際には、行デコーダによってワー
ド線が選択され、列デコーダによってビット線の選択が
行われる。この場合に、行デコーダによってワード線が
選択されると、このワード線に接続されている全てのメ
モリセルのトランスファゲートが開く。このため、−本
のワード線に多数のメモリセルが接続されていると消費
電流が増大することになる。
そこで消費電流を低減すべく、ワード線を幾つかに分割
するｄｅｖｉｄｅｄ　ｗｏｒｄ　１ｉｎｅ方式が採用さ
れ選択される一本のワード線に接続されたメモリセルの
数を減らすことが行われている。この方式を採用した装
置を第４図に示す。メモリセルが５１２行×５１２列に
配列されたメモリセルアレイが、列方向に１６個のブロ
ック１〜１６に分割されている・。各々のブロックには
、各行に４つのメモリセルで構成された入出力Ｉ１０単
位が８つずつ含まれている。そして各ブロック毎にデコ
ーダＤ１〜Ｄ１６が設けられ、セルアレイの下方にはメ
モリセルに記憶されたデータを読み取るセンスアンプＳ
Ａが配置されている。
メモリセルアレイの一行における二つのブロックを例に
とり、構成内容を第５図に示す。メモリセル５１が４つ
で一つの入出力Ｉ１０単位が構成され、各入出力Ｉ１０
単位毎にセンスアンプ５Ａ１１１〜５Ａ１１８が一つず
つ設けられている。
一つのブロックにはメモリセル３２個が存在し、全て一
本のワード線ＷＩＯＩ又はＷ２Ｏ３に接続されている。
デコーダＤＥＣ５１又はＤＥＣ５２は特定行のブロック
を選択するもので、ＮＯＲ回路から成っている。デコー
ダＤＥＣ５１又は５２の入力端には、行を選択する行選
択線Ｇ１０１と、ブロックを選択するブロック選択線Ｂ
１０１又はＢ１０２が接続され、それぞれの出力端はワ
ード線Ｗ］０１又はＷ２Ｏ３に接続されている。行選択
線Ｇ１０１によりこの行が選択され、さらにブロック選
択＠Ｂ　１０１により図中左側のブロックが選択された
とすると、ワードＩＩＷ１０１が立上ってこのブロック
内のメモリセルのトランスファゲートが開く。
しかしこの装置では、４つのメモリセルから成る入出力
Ｉ１０単位毎にセンスアンプＳＡを配置しなければなら
ず、チップサイズの増大を招くという問題が存在する。
この問題を解決するため、複数のブロックでセンスアン
プを共有させた装置を第６図に示す。二つのブロックに
設けられた８つのセンスアンプＳ　Ａ　２１．１〜５Ａ
２１８が、データ線Ｄ２０１〜Ｄ２０８によって共有さ
れている。このような構成とすることで、センスアンプ
の数を減らすことはできるが、データ線Ｄ２０１〜Ｄ２
０８により配線容量が増大し読み出し速度の低下を招く
ことになる。さらにこのデータ線Ｄ２０１〜Ｄ２０８の
本数は、ビット構成の増加に伴って増えるため、縦方向
にチップサイズが大きくなるという問題も存在する。
（発明が解決しようとする課題） このよう（；従来の半導体記憶装置には、メモリセルの
増加に伴いチップサイズが増大し、あるいは読み出し速
度が低下するという問題があった。
本発明は上記事情に鑑み、低消費電力化、動作速度の高
速化及びチップサイズの増大の防止を同時に達成し得る
半導体記憶装置を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明は、メモリセルがマトリクス状に配置されたメモ
リセルアレイが複数のブロックに分割された半導体記憶
装置であって、各々のブロックは、同一行に同数のメモ
リセルが接続された複数のワード線と、各々のワード線
のうちの幾つかに共通接続された複数のワード線選択線
と、複数のワード線選択線のうちの一本を選択する選択
回路とを備えたことを特徴としている。
ここで各々のブロックは、選択回路をブロックの両端に
備え、複数のワード線選択線をブロックの両端からそれ
ぞれ配線された状態で備えていてもよい。
また各々のブロックは、一定数のメモリセル毎にセンス
アンプを備えていてもよい。
（作　用） メモリセルアレイがブロックに分割され、さらにブロッ
ク内のワード線が複数に分割されているため、選択され
た一本のワード線に接続されたメモリセルの数が減少し
、消費電力が低減化される。
さらにワード線の選択を、選択回路でワード線選択線を
選択し、このワード線選択線に接続されたワード線を立
ち上げることによって行うため、配線容量と配線抵抗の
増加を抑制して動作速度を速め、さらにチップサイズの
縮小化を図ることができる。
また選択回路がブロックの両端に配置され、ワード線選
択線が両端から配線されるように配置することで、選択
回路が同一列方向等に並んだ場合と比較し、列方向の寸
法が縮小化される。
また、センスアンプの数を減少させようとして、各々の
ブロック間に跨がってセンスアンプの共有化を図った場
合には、このために必要な配線の領域が増加するが、上
述したようにブロック内のワード線を複数に分割し、ワ
ード線選択線及び選択回路により選択するように配置し
、さらに各々のブロックが一定数のメモリセル毎にセン
スアンプを備えるようにしたことで配線領域が縮小化さ
れ、高速化及びチップサイズの縮小化が達成される。
（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。第】図に、第１の実施例による半導体記憶装置の一
行に含まれる構成を示す。第４図に示された従来の装置
と同様に、メモリセルが５１２行Ｘ５１２列に配置され
ているが、８つのブロックに分割されており、一つのブ
ロック内には６４個のセルが存在する。
従来の装置と暑なり、−ブロック内のワード線が、１６
本ノワワー線Ｗ３０１１〜Ｗ３ｏ１８及びＷ３０２１〜
Ｗ３０２８に分割されている。各ワード線には４つのメ
モリセルが接続され、一つの入出力Ｉ１０単位を構成す
る８つのメモリセル毎にセンスアンプ５Ａ３１１〜５Ａ
３１８が設けられている。そしてワード線３０１１〜Ｗ
３０１８はワード線選択線５３０１に接続され、ワード
線３０２１〜Ｗ３０２８はワード線選択線５３０２に接
続されている。
ワード線選択線５３０１及び５３０２は、デコーダＤＥ
Ｃ３１及びＤＥＣ３２によってそれぞれ選択される。デ
コーダＤＥＣ３１の入力端には、行を選択する行線Ｇ３
０１と、このブロックのうちの半分を選択するブロック
選択線Ｂ５０１とが接続され、出力端にはワード線選択
線５３０１が接続されている。同様にデコーダＤＥＣ３
２の入力端には行線Ｇ３０２とブロック選択線Ｂ５０２
が接続され、出力端にはワード線選択線５３０２が接続
されている。
行線Ｇ３０１が選択され、さらにブロック選択線Ｂ５０
１が選択されたとすると、デコーダＤＥＣ３１によって
ワード線選択線５３０１が選択される。これによりワー
ド線Ｗ３０１１〜Ｗ３０１８が選択されて、これに接続
されたメモリセルのトランスファゲートが開く。
このように、メモリセルアレイを８つのブロックに分割
し、かつ個々のブロック内でワード線を複数に分割し、
入出力Ｉ１０単位毎にセンスアンプを配置することで、
選択されるワード線に接続されたメモリセルの数を減ら
すことができる。従って、データ線の配線容量の増大や
チップサイズの増大を招くことなく、低消費電力化及び
高速化を図ることができる。
この第１の実施例による装置と第６図に示された従来の
装置とを比較すると、従来の装置では一本のワード線Ｗ
１０１に３２個のメモリセルが接続され、第１の実施例
の装置においてもワード線Ｗ３０１１〜Ｗ３０１８が接
続されたワード線選択線５３０１に同様に３２個のメモ
リセルが接続されているため、低消費電力化という点で
は同等である。またセンスアンプの数は、共に８個のメ
モリセル毎に設けられているため、第５図に示された装
置と比較しセンスアンプの数を減らすことができる。
第６図に示された装置では、センスアンプ５Ａ２１１〜
５Ａ２１８を共有化する上で必要なデータ線Ｄ２０１〜
Ｄ２０８が第１の実施例では不要である。代わりにワー
ド線選択線５３０１〜５３０２が必要ではあるが、この
二本の配線に必要な領域は十分に小さいため、チップサ
イズの縮小化が可能である。
以上のように本実施例によれば、低消費電力（１動作速
度の高速化、及びチップサイズの縮小化峨同時に達成す
ることができる。
次に、本発明による第２の実施例の構成を第２図に示す
。第１の実施例と比較し、デコーダＤＥＣ４１とデコー
ダＤＥＣ４２とが、ブロックの両端に配置されている点
が異なっている。こねに伴い、デコーダＤＥＣ４１及び
ＤＥＣ４２の入力端にそれぞれ接続されるブロック選択
線Ｂ４Ｏ１及びＢ４Ｏ２は、ブロックの両端より配線さ
れている。このように、デコーダＤＥＣ４１及びＤＥＣ
４２を列方向に並べないようにしたことで列方向のチッ
プサイズを縮小することが可能となる。またデコーダＤ
ＥＣ４１及びＤＥＣ４２の配置、及びその出力線である
ワード線選択線８４０１．５４０２の配線引き回しの困
難さが解消される。これにより、ブロック内の中心部分
の配置が容易で、チップサイズの増大を招くことなく低
消費電力化、高速化、及び歩留まりの向上を図ることが
できる。
第３図は、本発明の第３の実施例の構成を示したもので
ある。この実施例では、二行毎に一本の行選択線Ｇ５０
１が設けられている点に特徴がある。他の構成は、第２
の実施例と同様である。上段の行において、４つのメモ
リセル毎にワード線Ｗ５０１１〜Ｗ５０１８、Ｗ５０２
１〜Ｗ５０２８が設けられ、下段の行にはワード線Ｗ５
０３１〜Ｗ５０：３８、Ｗ５０４１〜Ｗ５０４ｇがそれ
ぞれ設けられている。上段の行ではワード線Ｗ５０１１
〜Ｗ５０１８がワード線選択線５５０１に接続され、ワ
ード線Ｗ５０２１〜Ｗ５０２８がワード線選択線５５０
２に接続されており、下段の行においてワード線Ｗ５０
３１〜Ｗ５０３８がワード線選択線８５０３に接続され
、ワード線Ｗ５０４１〜Ｗ５０４Ｂがワード線選択線５
５０４に接続されている。
ワード線選択線５５０１は、行選択線Ｇ５０１とブロッ
ク選択線Ｂ５０１より入力を与えられるデコーダＤＥＣ
５１により選択され、ワード線選択線５５０２は行選択
線Ｇ５０１とブロック選択線Ｂ５０２より入力を与えら
れるデコーダＤＥＣ５２によって選択される。同様に、
下段のワード線選択線５５０３はデコーダＤＥＣ５３に
よって選択され、ワード線選択線５５０４はデコーダＤ
ＥＣ５４によって選択される。そしてセンスアンプ５Ａ
５１１〜ＳＡ３１ｇは、上段及び下段の入出力Ｉ１０単
位毎に、即ち８個のメモリセル毎に設けられている。こ
こでビット線を第１層の配線とすると、行選択線Ｇ５０
１、ワード線選択線５５０１〜５５０４を第２層の配線
として形成することが可能である。
この実施例では、行選択線Ｇ５０１を二行で共有してい
るためデコーダＤＥＣ５１〜５４を縮小させることがで
きる。そして第２の実施例と同様に、デコーダＤＥＣ５
１〜ＤＥＣ５４をブロックの両端に配置しているため、
メモリセルのサイズ縮小化に伴って配線ピッチが狭くデ
コーダの配置が困難にな７た場合、あるいはブロック内
のワード線の分割数を増やした場合にも列方向の縮小化
を図ることができる。
上述した実施例は一例であり、本発明を限定するもので
はない。例えば、メモリセルアレイを分割するブロック
の数や、ブロック内のワード線の分割数は、装置により
任意に設定することができる。また本実施例では、選択
回路としてＮＯＲ回路から成るデコーダを用いているが
、ワード線選択線を選択し得るものであれば、他の構成
から成る回路を用いてもよい。
〔発明の効果〕
以上説明したように本発明によれば、メモリセルアレイ
がブロックに分割され、ブロック内のワード線が複数に
分割されているため、選択された一本のワード線に接続
されたメモリセルの数が減少し、消費電力を低減化する
ことができる。またワード線の選択を、選択回路でワー
ド線選択線を選択し、このワード線選択線に接続された
ワード線を立てることによって配線容量と配線抵抗を減
少させて動作速度の高速化、及びチップサイズの縮小化
を達成することができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例による半導体記憶装置の
構成を示したブロック図、第２図は本発明の第２の実施
例による半導体記憶装置の構成を示したブロック図、第
３図は本発明の第３の実施例による半導体記憶装置の構
成を示したブロック図、第４図は従来の半導体記憶装置
におけるブロック分割を示した構成図、第５図は装置に
おける一行分の構成を示したブロック図、第６図は他の
従来の半導体記憶装置における一行分の構成を示したブ
ロック図である。 Ｗ３０１１〜Ｗ３０１８．Ｗ３０２１〜Ｗ３０２８．Ｗ
４０１１〜Ｗ４０１８゜Ｗ４０２１〜Ｗ４０２８．Ｗ５
０１１〜Ｗ５０１８．Ｗ５０２１〜Ｗ５０２８゜Ｗ５０
３１〜Ｗ５０３８．Ｗ５０４１〜Ｗ５０４８・・・ワー
ド線、５３０１．　５３０２，５４０１゜５４０２，５
５０１，５５０２．　５５０Ｂ。 ５５０４・・・ワード線選択線、Ｇ３０１．Ｇ４０１゜
Ｇ５０１・・・行選択線、ＤＥＣ３１゜ＤＥＣ３２，Ｄ
ＥＣ４１，ＤＥＣ４２゜ＤＥＣ５１〜ＤＥＣ５４・・・
デコーダ、ＳＡ。 ＳＡ３１１〜５Ａ３１８．　５Ａ４１１〜５Ａ４１８，
５Ａ５１１〜５Ａ５１８・・・センスアンプ、Ｂ５０１
．Ｂ５０２．Ｂ４Ｏ１，Ｂ４Ｏ２゜Ｂ５０１〜Ｂ５０４
・・・ブロック選択線、５１・・・メモリセル。

Claims (1)

  1. 【特許請求の範囲】 １、メモリセルがマトリクス状に配置されたメモリセル
    アレイが複数のブロックに分割された半導体記憶装置に
    おいて、 前記各々のブロックは、 同一行に同数のメモリセルが接続された複数のワード線
    と、 前記各々のワード線のうちの幾つかに共通接続された複
    数のワード線選択線と、 前記複数のワード線選択線のうちの一本を選択する選択
    回路とを備えたことを特徴とする半導体記憶装置。 ２、前記各々のブロックは、前記選択回路をブロックの
    両端に備え、前記複数のワード線選択線をブロックの両
    端からそれぞれ配線された状態で備えていることを特徴
    とする請求項１記載の半導体記憶装置。 ３、前記各々のブロックは、各々のブロック内に一定数
    の前記メモリセル毎にセンスアンプを備えたことを特徴
    とする請求項１記載の半導体記憶装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273362A (ja) * 1995-03-30 1996-10-18 Nec Ic Microcomput Syst Ltd 半導体記憶装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870574A (en) * 1993-04-12 1999-02-09 Silicon Graphics, Inc. System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles
US5568442A (en) * 1993-05-17 1996-10-22 Silicon Graphics, Inc. RISC processor having improved instruction fetching capability and utilizing address bit predecoding for a segmented cache memory
US5663923A (en) * 1995-04-28 1997-09-02 Intel Corporation Nonvolatile memory blocking architecture
US5883826A (en) * 1996-09-30 1999-03-16 Wendell; Dennis Lee Memory block select using multiple word lines to address a single memory cell row
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
KR100678089B1 (ko) * 2001-10-25 2007-02-01 삼성전자주식회사 이중 대역 수신기의 고주파신호 수신회로
US8190808B2 (en) 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
CN1870873A (zh) * 2005-05-28 2006-11-29 深圳富泰宏精密工业有限公司 铰链装置及应用该铰链装置的便携式电子装置
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US8611169B2 (en) 2011-12-09 2013-12-17 International Business Machines Corporation Fine granularity power gating
US9183906B2 (en) 2012-10-02 2015-11-10 International Business Machines Corporation Fine granularity power gating
CN111863068B (zh) * 2020-06-29 2023-01-20 上海兆芯集成电路有限公司 存储器装置和存储器装置的操作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155954A (ja) * 1983-02-24 1984-09-05 Mitsubishi Electric Corp 半導体メモリ装置
JPS61283162A (ja) * 1985-06-10 1986-12-13 Nippon Denso Co Ltd 半導体記憶装置
JPS6275996A (ja) * 1985-09-27 1987-04-07 Toshiba Corp 半導体記憶装置
JPS6386186A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
JPH0262780A (ja) * 1988-08-29 1990-03-02 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234295A (ja) * 1984-05-04 1985-11-20 Fujitsu Ltd 半導体記憶装置
JPS63200391A (ja) * 1987-02-16 1988-08-18 Toshiba Corp スタテイツク型半導体メモリ
JPH02156497A (ja) * 1988-12-07 1990-06-15 Mitsubishi Electric Corp 半導体記憶装置
US5150330A (en) * 1990-01-24 1992-09-22 Vlsi Technology, Inc. Interblock dispersed-word memory architecture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59155954A (ja) * 1983-02-24 1984-09-05 Mitsubishi Electric Corp 半導体メモリ装置
JPS61283162A (ja) * 1985-06-10 1986-12-13 Nippon Denso Co Ltd 半導体記憶装置
JPS6275996A (ja) * 1985-09-27 1987-04-07 Toshiba Corp 半導体記憶装置
JPS6386186A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
JPH0262780A (ja) * 1988-08-29 1990-03-02 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08273362A (ja) * 1995-03-30 1996-10-18 Nec Ic Microcomput Syst Ltd 半導体記憶装置

Also Published As

Publication number Publication date
JP3058431B2 (ja) 2000-07-04
KR950009238B1 (ko) 1995-08-18
KR920001545A (ko) 1992-01-30
US5263002A (en) 1993-11-16

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