JPS6275996A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6275996A JPS6275996A JP60213819A JP21381985A JPS6275996A JP S6275996 A JPS6275996 A JP S6275996A JP 60213819 A JP60213819 A JP 60213819A JP 21381985 A JP21381985 A JP 21381985A JP S6275996 A JPS6275996 A JP S6275996A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明はＭＯＳ型の半導体記憶装置に関するものである
。
。
第５図に典型的なスタティックＲＡＭ用のメモリセルを
示す。
示す。
このセルはインバータを構成しそれぞれ負伺抵抗３．４
を伴ったＭＯＳＦＥＴ−１，２により構成されたフリッ
プフロップ回路と、その２つの入力点と列選択用ＭＯ３
Ｆ、ＥＴ７．８により選択されると共に負荷用ＭＯ８Ｆ
ＥＴ９．１０を介して電源に接続された例えば第１層ア
ルミニウム配線より成るビット線１１．１２との間にそ
れぞれ接続された伝送ゲートＭＯ’５ＦＦＴ５．６とを
備えている。列選択用ＭＯ８Ｆ Ｅ Ｔ ７および８の
ゲートは共通接続され、列デコーダ（図示Ｕず）に接続
された列選択線１４より列選択信号が入力される。
を伴ったＭＯＳＦＥＴ−１，２により構成されたフリッ
プフロップ回路と、その２つの入力点と列選択用ＭＯ３
Ｆ、ＥＴ７．８により選択されると共に負荷用ＭＯ８Ｆ
ＥＴ９．１０を介して電源に接続された例えば第１層ア
ルミニウム配線より成るビット線１１．１２との間にそ
れぞれ接続された伝送ゲートＭＯ’５ＦＦＴ５．６とを
備えている。列選択用ＭＯ８Ｆ Ｅ Ｔ ７および８の
ゲートは共通接続され、列デコーダ（図示Ｕず）に接続
された列選択線１４より列選択信号が入力される。
伝送ゲートＭＯ８ＦＥＴ５．６のゲートは行デコーダ１
５に接続された例えば多結晶シリコン層より成るワード
線１３に接続されている。
５に接続された例えば多結晶シリコン層より成るワード
線１３に接続されている。
このようにメモリセルが行、列方向にマトリクス配置さ
れた記憶装置においては行デコーダ１５によってワード
線を選択し、列デコーダによってピッ１−線を選択し、
特定のセルに対して古き込み、読み出しを行なう。
れた記憶装置においては行デコーダ１５によってワード
線を選択し、列デコーダによってピッ１−線を選択し、
特定のセルに対して古き込み、読み出しを行なう。
しかしながら、このような記憶装置では行デコーダ１５
によってワード線１３が選択されると、そのワード線に
接続されたすべてのメモリセルの伝送ゲー１〜が開ぎ、
ＩＩ ＯＩＩ状態を紺持している側にはビット線の負荷
Ｍ ＯＳ Ｆ Ｆ Ｔ、伝送ゲートＭ ＯＳ Ｆ ｒＥ
Ｔ 、ドライバＭ ＯＳ Ｆ Ｆ Ｔを介して電流が流
れるため、記憶装置全体では消費電流値が非常に大きな
ものとなる。例えば６４にの記憶容量を右する記憶装置
の場合、１本のワード線には２５６のメモリセルが接続
されているため、全演費電流は５０ｍＡ以上にも達づる
。
によってワード線１３が選択されると、そのワード線に
接続されたすべてのメモリセルの伝送ゲー１〜が開ぎ、
ＩＩ ＯＩＩ状態を紺持している側にはビット線の負荷
Ｍ ＯＳ Ｆ Ｆ Ｔ、伝送ゲートＭ ＯＳ Ｆ ｒＥ
Ｔ 、ドライバＭ ＯＳ Ｆ Ｆ Ｔを介して電流が流
れるため、記憶装置全体では消費電流値が非常に大きな
ものとなる。例えば６４にの記憶容量を右する記憶装置
の場合、１本のワード線には２５６のメモリセルが接続
されているため、全演費電流は５０ｍＡ以上にも達づる
。
消費電流を低減させるために提案されたメモリセルアレ
イの一例を第６図に示づ゛。
イの一例を第６図に示づ゛。
この例によればワード線が０８個のブロックに分割され
ている。第１行を例にとって説明すると、行デコーダを
構成するＮＡＮＤＡＮＤ回路された行選択線２２にはブ
ロック毎にＡＮＤ回路２１が設けられ、このＡＮＤ回路
には行選択線２２とブロック毎に設けられたブロック選
択線ＢＳ１〜ＢＳｎＢが入力され、その出力側にはブロ
ック単位で分割されたワード線２４−１〜２４ ＝ ｎ
Ｂにブロックに属するセル２０が接続されている。例
えば６４ＫＲＡＭの場合、ブロックの数を４と寸れば１
つのブロックに属するセルの数は６４となり、ブロック
選択により特定のブロックのみのワード線を選択すれば
消費電流は１／４の１２．５ｍＡまで減少させることが
できる。
ている。第１行を例にとって説明すると、行デコーダを
構成するＮＡＮＤＡＮＤ回路された行選択線２２にはブ
ロック毎にＡＮＤ回路２１が設けられ、このＡＮＤ回路
には行選択線２２とブロック毎に設けられたブロック選
択線ＢＳ１〜ＢＳｎＢが入力され、その出力側にはブロ
ック単位で分割されたワード線２４−１〜２４ ＝ ｎ
Ｂにブロックに属するセル２０が接続されている。例
えば６４ＫＲＡＭの場合、ブロックの数を４と寸れば１
つのブロックに属するセルの数は６４となり、ブロック
選択により特定のブロックのみのワード線を選択すれば
消費電流は１／４の１２．５ｍＡまで減少させることが
できる。
しかしながら、このような構成では、行デコーダの先に
ＡＮＤゲートを備えているため、メモリセルの選択速度
が低下し動作上不利となる。
ＡＮＤゲートを備えているため、メモリセルの選択速度
が低下し動作上不利となる。
また、装置全体をｎチャネル等の単チ１！ネルＭＯ８で
構成した場合、セル部での消費電流はたしかに減少する
が、ＡＮＤゲートでの消費電流の増加を伴うため期待す
るほど消費電流が減少せず、複雑な製造工程を経るＣＭ
ＯＳを採用せざるを得ない。
構成した場合、セル部での消費電流はたしかに減少する
が、ＡＮＤゲートでの消費電流の増加を伴うため期待す
るほど消費電流が減少せず、複雑な製造工程を経るＣＭ
ＯＳを採用せざるを得ない。
一方ＣＭＯＳメモリにおいてもＣＭＯＳ特有のラッチア
ップという問題がある。
ップという問題がある。
これはウェル内の高濃度不純物拡散領域、ウェル、基板
、基板内の高１１１度不純物拡散領域により形成される
ｐｎｐｎ構造がラテラルバイポーラトランジスタの組合
わせによるサイリスクを形成し、種々の原因でサイリス
クがオンとなって異常電流が流れる現象であるが、メモ
リにおいては基板電流による内部トリガが問題となる。
、基板内の高１１１度不純物拡散領域により形成される
ｐｎｐｎ構造がラテラルバイポーラトランジスタの組合
わせによるサイリスクを形成し、種々の原因でサイリス
クがオンとなって異常電流が流れる現象であるが、メモ
リにおいては基板電流による内部トリガが問題となる。
第７図ないし第１２図は基板電流に伴うラッチアップ（
インターナルラッチアップ）を説明する図である。
インターナルラッチアップ）を説明する図である。
第８図はＣＭＯＳ型のメモリセルを示す回路図であって
、ｎチャネルＭＯ８ＦＥＴ５１．５４とこれらにそれぞ
れ並列接続された負荷用ｎチャネルＭＯ８ＦＥＴ５２．
’５５とが交差接続されてフリップ７０ツブを構成して
おり、両入力端子には伝送ゲートであるｎチャネルＭ
ＯＳ Ｆ Ｅ Ｔ ５３ 。
、ｎチャネルＭＯ８ＦＥＴ５１．５４とこれらにそれぞ
れ並列接続された負荷用ｎチャネルＭＯ８ＦＥＴ５２．
’５５とが交差接続されてフリップ７０ツブを構成して
おり、両入力端子には伝送ゲートであるｎチャネルＭ
ＯＳ Ｆ Ｅ Ｔ ５３ 。
５６を介してビット線１１．１２がそれぞれ接続され、
ＭＯ８ＦＦＴ５’３．５６のゲートにはワード線１３が
接続されている。
ＭＯ８ＦＦＴ５’３．５６のゲートにはワード線１３が
接続されている。
いま、ＭＯ８Ｆ［ＥＴ５１側が”Ｏ” を記！しｒおり
、ワード線１３の選択が行なわれたとすれば、ビット線
に充電された電荷はＭＯ８ＦＥＴ５１を介してグランド
線に放電される。このとき、第７図の断面図に示すよう
にｎチャネルＭＯ８ＦＥＴのドレイン４１から■ｓｓバ
イアス点４３に向ってホール４４が多数キャリアとして
ｐ型基板あるいはｐウェル中を流れ、その電位を上昇さ
せ、この電位上昇によって寄生バイポーラトランジスタ
をオンさけてしまい、ラッチアップを発生する。なお、
大ぎな容量を右】るピッ１へ線に対しメモリセルの駆動
能力は小さいため第９図に示すようにＶ の上昇に対し
てｖＤＳの降下は緩慢となり、こＳ のＪζうイ【状態のとぎに基板電流が流れやすい。メモ
リでは多数のセルが同時に動作するため、このｊ：うな
基板電流の累積が生じ特にラッチアップが生じやづい。
、ワード線１３の選択が行なわれたとすれば、ビット線
に充電された電荷はＭＯ８ＦＥＴ５１を介してグランド
線に放電される。このとき、第７図の断面図に示すよう
にｎチャネルＭＯ８ＦＥＴのドレイン４１から■ｓｓバ
イアス点４３に向ってホール４４が多数キャリアとして
ｐ型基板あるいはｐウェル中を流れ、その電位を上昇さ
せ、この電位上昇によって寄生バイポーラトランジスタ
をオンさけてしまい、ラッチアップを発生する。なお、
大ぎな容量を右】るピッ１へ線に対しメモリセルの駆動
能力は小さいため第９図に示すようにＶ の上昇に対し
てｖＤＳの降下は緩慢となり、こＳ のＪζうイ【状態のとぎに基板電流が流れやすい。メモ
リでは多数のセルが同時に動作するため、このｊ：うな
基板電流の累積が生じ特にラッチアップが生じやづい。
第１０図はドレイン電圧をパラメータとしたゲート電圧
ＶＧＳ（Ｖ）と基板電流Ｉ との関係を示５（Ａ） すグラフであってＹ軸は対数目盛である。これにより、
ドレイン電圧が高いほど基板電流が大きいことがわかる
。
ＶＧＳ（Ｖ）と基板電流Ｉ との関係を示５（Ａ） すグラフであってＹ軸は対数目盛である。これにより、
ドレイン電圧が高いほど基板電流が大きいことがわかる
。
第１２図は第１１図に示すＣＭＯＳメモリセルにおいて
１６セル分の距１ｉｆｔ Ｌ−だけ離れて基板バイアス
がとられた場合の各位置におＧ′Ｊる基板電位上昇へＶ
（Ｖ）を表わしたグラフである。なお第１１図ではウェ
ル領域３０の両側１６個ずつ並列配置されたｎチャネル
トランジスタ領域２〇−１ａ〜２Ｏ−１６ａおよび２０
−１ ｂ 〜２Ｏ−１６ｂによってセルブロックが形成
され、ウェル領域上をワード線２４が通り、セルブロッ
ク間には基板バイアス点３１が設けられている。
１６セル分の距１ｉｆｔ Ｌ−だけ離れて基板バイアス
がとられた場合の各位置におＧ′Ｊる基板電位上昇へＶ
（Ｖ）を表わしたグラフである。なお第１１図ではウェ
ル領域３０の両側１６個ずつ並列配置されたｎチャネル
トランジスタ領域２〇−１ａ〜２Ｏ−１６ａおよび２０
−１ ｂ 〜２Ｏ−１６ｂによってセルブロックが形成
され、ウェル領域上をワード線２４が通り、セルブロッ
ク間には基板バイアス点３１が設けられている。
第１２図を参照すると、一般に寄生バイポーラトランジ
スタをオンさせるようなペースエミッタ間電圧は−０，
６ｖとされているため、電源電圧が８ｖ以上ではラッチ
アップが生じうろことがわかる。ここで点線はｐ型基板
のバイアス点間隔を１／４の４セル間隔としたときの電
位上昇のピーク値を示しており基板の電位上昇が著しく
低下したことがわかる。
スタをオンさせるようなペースエミッタ間電圧は−０，
６ｖとされているため、電源電圧が８ｖ以上ではラッチ
アップが生じうろことがわかる。ここで点線はｐ型基板
のバイアス点間隔を１／４の４セル間隔としたときの電
位上昇のピーク値を示しており基板の電位上昇が著しく
低下したことがわかる。
本発明はこのような問題を解決するためなされたもので
、消費電力が小さくまた、ラッチアップが起りにくい半
導体記憶装置を提供することを目的とする。
、消費電力が小さくまた、ラッチアップが起りにくい半
導体記憶装置を提供することを目的とする。
上記目的達成のため、本発明にかかる半導体記憶装置に
おいては、マトリクス状に配設されたメモリセルと、こ
のメモリセルのうちの同一行における同数のメモリセル
より成るセルブロックに接続するにうに分割された複数
のワード線と、この分割されたワード線のうちのいくつ
かに共通接続されたワード線選択線と、このワード線選
択線のうちの１本を直接選択する行選択回路と、を備え
ており、ｒｔ費電電流減少さけることができる。
おいては、マトリクス状に配設されたメモリセルと、こ
のメモリセルのうちの同一行における同数のメモリセル
より成るセルブロックに接続するにうに分割された複数
のワード線と、この分割されたワード線のうちのいくつ
かに共通接続されたワード線選択線と、このワード線選
択線のうちの１本を直接選択する行選択回路と、を備え
ており、ｒｔ費電電流減少さけることができる。
以下図面を参照しながら本発明の実施例のいくつかを詳
細に説明する。
細に説明する。
第１図は本発明にかかる半導体記憶装置の一実施例を示
づ゛説明図であって、２つの１２８列×２５６行のマト
リクスから成る８ビツト構成の６４− Ｋ ＲＡ Ｍの
セルアレイ２００を示している。
づ゛説明図であって、２つの１２８列×２５６行のマト
リクスから成る８ビツト構成の６４− Ｋ ＲＡ Ｍの
セルアレイ２００を示している。
このセルアレイ２００に対して行選択を行なう行デコー
ダ１００が左右のセルアレイの中央部に設（プられてい
る。この行デコーダからは例えば第２層のアルミニウム
配線で成る４本のワード線選択線２０２，２０３，２０
４．２０５が引き出されている。第１図の左半分に示さ
れるように８セルごとにワード線２０６または２０７を
介してそれぞれワード線選択線２０２または２０３に交
互に接続されている。
ダ１００が左右のセルアレイの中央部に設（プられてい
る。この行デコーダからは例えば第２層のアルミニウム
配線で成る４本のワード線選択線２０２，２０３，２０
４．２０５が引き出されている。第１図の左半分に示さ
れるように８セルごとにワード線２０６または２０７を
介してそれぞれワード線選択線２０２または２０３に交
互に接続されている。
このような構成では行デコーダによって４つの選択線の
一つを選択することにより、１つの行に属する全セルの
１／４のみを選択することができ、消費電流を１／４に
減少させることができる。
一つを選択することにより、１つの行に属する全セルの
１／４のみを選択することができ、消費電流を１／４に
減少させることができる。
また、第１図においては１６セルおきに太い実線で示さ
れた基板バイアス点２０８が設ｃ）られている。この実
施例においてはこの基板バイアス点間隔内で異なるワー
ド線に接続された２つのセルブロックが設けられている
ことになる。
れた基板バイアス点２０８が設ｃ）られている。この実
施例においてはこの基板バイアス点間隔内で異なるワー
ド線に接続された２つのセルブロックが設けられている
ことになる。
このようなセルブロック、ワード線、ワード線選択線、
基板バイアス点の関係は第４図の平面図に示されている
。
基板バイアス点の関係は第４図の平面図に示されている
。
すなわち、８つの隣接配置されたセル２０１−１〜２０
１−８から成るセルブロックが配設され、このセルブロ
ックの上をワード線２０７および２本のワード線選択線
２０２および２０３が通っている。このセルブロックの
左側には同様のセルブロックが形成されており、このセ
ルブロックはワ−ド線２０６に接続されている。セルブ
ロック間のスペースは基板バイアス点２０８になってい
ると共にワード線２０６，２０７をそれぞれワード線選
択線２０２．２０３に接続する接続点どなっている。
１−８から成るセルブロックが配設され、このセルブロ
ックの上をワード線２０７および２本のワード線選択線
２０２および２０３が通っている。このセルブロックの
左側には同様のセルブロックが形成されており、このセ
ルブロックはワ−ド線２０６に接続されている。セルブ
ロック間のスペースは基板バイアス点２０８になってい
ると共にワード線２０６，２０７をそれぞれワード線選
択線２０２．２０３に接続する接続点どなっている。
なお、このような分割されたワード線とワード線選択線
とを接続するための面積は従来例におけるＡ Ｎ ＋）
回路よりも小さく形成でき、特に多ビツト構成の場合に
接続点が増加したとしても面積の増加が小さく、高集積
化上有利である。
とを接続するための面積は従来例におけるＡ Ｎ ＋）
回路よりも小さく形成でき、特に多ビツト構成の場合に
接続点が増加したとしても面積の増加が小さく、高集積
化上有利である。
また、このように基板バイアス点間隔内でワード線が分
割されてセルが接続されているため、ＣＭＯＳ構成のメ
モリにおいては基板電位の上昇が抑制され、ラッチアッ
プの原因になりにくい。
割されてセルが接続されているため、ＣＭＯＳ構成のメ
モリにおいては基板電位の上昇が抑制され、ラッチアッ
プの原因になりにくい。
第２図はこのようなワード線選択線のうらの一つを選択
する行デコーダの詳細を示す回路図である。この回路は
１行分の構成を示しており、プリれぞれプリコート信号
線１１７，１１８゜１３７．１３８から受けとり、ワー
ド線選択線２０２．２０３，２０４，２０５のうちのい
ずれかに有効な選択情報を出力するものである。
する行デコーダの詳細を示す回路図である。この回路は
１行分の構成を示しており、プリれぞれプリコート信号
線１１７，１１８゜１３７．１３８から受けとり、ワー
ド線選択線２０２．２０３，２０４，２０５のうちのい
ずれかに有効な選択情報を出力するものである。
第２図の右半分は左半分と全く同じ構成で同時に動作し
、かつ参照番号が２０異なるだけであるので、以下にお
いては左半分のみについて説明をする。
、かつ参照番号が２０異なるだけであるので、以下にお
いては左半分のみについて説明をする。
他のアドレス信号Ａ５／Ａ５〜Ａ１２／ＡＩ２のそれぞ
れのいずれかがドライバトランジスタ１６０に接続され
ていずれかの信号が゛１′ルベルのときはＮＯＲゲート
を構成するドライバトランジスタ１６０のいずれかがオ
ンとなっているため行デコーダ１００は非選択となる。
れのいずれかがドライバトランジスタ１６０に接続され
ていずれかの信号が゛１′ルベルのときはＮＯＲゲート
を構成するドライバトランジスタ１６０のいずれかがオ
ンとなっているため行デコーダ１００は非選択となる。
ドライバトランジスタに接続されている信号のすべてが
″゛０″０″状態たときには、ロードを構成するトラン
ジスタ１０８．１０９から、トランジスタ１ｏ１．ｉｏ
３，１０６，１２６゜１２３．１２１のゲートを共通接
続しているノードが充電されてハイレベルになり、浅い
Ｄ型］−ランジスタ１１３およびＤ型トランジスタ１１
５、Ｅ型トランジスタ１１４および１１６により構成さ
れるインバータによってその出力は“Ｏ″となり、トラ
ンジスタ１１２はオフとなる。トランジスタ１０８およ
び１０９は容量１１５をあらかじめ充電しており、また
Ｅ型１ヘランジスタ１０２゜１０４．１０７がオフとな
るから、容量１０５の容量によってブートストラップ作
用が生じ、Ｅ型トランジスタ１０１，１０３．１０６は
オンとなってプリデコード線の内容がワード線選択線に
そのまま出力されることになる。したがって、前述した
４つのプリデコード信号のうちの１つだけが選択レベル
になっているから、以上のような動作によりワード線選
択線のうちの１本だけが選択レベルになる。
″゛０″０″状態たときには、ロードを構成するトラン
ジスタ１０８．１０９から、トランジスタ１ｏ１．ｉｏ
３，１０６，１２６゜１２３．１２１のゲートを共通接
続しているノードが充電されてハイレベルになり、浅い
Ｄ型］−ランジスタ１１３およびＤ型トランジスタ１１
５、Ｅ型トランジスタ１１４および１１６により構成さ
れるインバータによってその出力は“Ｏ″となり、トラ
ンジスタ１１２はオフとなる。トランジスタ１０８およ
び１０９は容量１１５をあらかじめ充電しており、また
Ｅ型１ヘランジスタ１０２゜１０４．１０７がオフとな
るから、容量１０５の容量によってブートストラップ作
用が生じ、Ｅ型トランジスタ１０１，１０３．１０６は
オンとなってプリデコード線の内容がワード線選択線に
そのまま出力されることになる。したがって、前述した
４つのプリデコード信号のうちの１つだけが選択レベル
になっているから、以上のような動作によりワード線選
択線のうちの１本だけが選択レベルになる。
このようにして分割されたワード線が選択されると行選
択ににり電流の流れるセルの数は１／４になるため、消
費電流はそれに応じて減少する。
択ににり電流の流れるセルの数は１／４になるため、消
費電流はそれに応じて減少する。
第３図はＣＭＯＳ構成の行デコーダを示す回路図であっ
てドライバトランジスタ１７０に接続されている他のア
レトス線１５０の信号Ａ５／Ａ５〜Ａ１２／Ａ１２がす
べてＯ″であることを条件に作動し、プリコート信号Ａ
３・Ａ／Ｉ、Ａ３・Ａ４、Ａ３・Ａ４、Ａ３・Ａ４をそ
れぞれ１〜ランジスタ１８１および１８２．１８３おＪ
：び１８４．１９１および１９２．１９３および１９４
より成るＣＭＯＳインバータ並びにトランジスタ１８５
゜１８７．１９５．．１９７によってプリデコード信号
からワード線選択線２０２，２０３，２０４゜２０５の
一つに有効な信号を出力するようにしたものである。
てドライバトランジスタ１７０に接続されている他のア
レトス線１５０の信号Ａ５／Ａ５〜Ａ１２／Ａ１２がす
べてＯ″であることを条件に作動し、プリコート信号Ａ
３・Ａ／Ｉ、Ａ３・Ａ４、Ａ３・Ａ４、Ａ３・Ａ４をそ
れぞれ１〜ランジスタ１８１および１８２．１８３おＪ
：び１８４．１９１および１９２．１９３および１９４
より成るＣＭＯＳインバータ並びにトランジスタ１８５
゜１８７．１９５．．１９７によってプリデコード信号
からワード線選択線２０２，２０３，２０４゜２０５の
一つに有効な信号を出力するようにしたものである。
信号Ａ４をゲート入力され、ワード線選択線２０２およ
び２０３にそれぞれドレインが接続されたｎチャネルＭ
ＯＳトランジスタ１８６および１８８、並びにワード線
選択線２０４および２０５にそれぞれドレインが接続さ
れ１＝ ｎチャネルＭｏＳトランジスタ１９６おにび１
９８はＣＭＯＳインバータにおいてｐチャネルＭＯ８ｌ
−ランジスタのソースがＯ″となった時にそのドレイン
電位を確実に降下させるために設けられたものである。
び２０３にそれぞれドレインが接続されたｎチャネルＭ
ＯＳトランジスタ１８６および１８８、並びにワード線
選択線２０４および２０５にそれぞれドレインが接続さ
れ１＝ ｎチャネルＭｏＳトランジスタ１９６おにび１
９８はＣＭＯＳインバータにおいてｐチャネルＭＯ８ｌ
−ランジスタのソースがＯ″となった時にそのドレイン
電位を確実に降下させるために設けられたものである。
以上の実施例においてはワード線の１／４が選択される
Ｊ、うにしているが、これに限ることなく、伯の２のべ
き乗の数に分割覆ることが可能である。
Ｊ、うにしているが、これに限ることなく、伯の２のべ
き乗の数に分割覆ることが可能である。
なお、分割数が多くなればイれに応じて行選択時の消費
電流は減少覆るが、デコーダやプリコート信号の発生手
段の構成は多少複雑となる。
電流は減少覆るが、デコーダやプリコート信号の発生手
段の構成は多少複雑となる。
また、分割されたワード線に接続されるメモリセルの数
は実施例では８であったが、これに限らない。
は実施例では８であったが、これに限らない。
さらに、ビット線、ワード線、ワード線選択線はすべて
アルミニウム配線を用いたり、ワード線選択線のみを多
結晶シリコン配線としてもよい。
アルミニウム配線を用いたり、ワード線選択線のみを多
結晶シリコン配線としてもよい。
以ト実施例にもとづいて詳細に説明したように、本発明
によれば、ワード線をＩＺルブロックごとに分割し、こ
の分割されたワード線をワード線選択線を用いて行デコ
ーダににり直接選択するようにしているので、選択され
るセルの数が減少し、消費電力を減少させることができ
る。また、ブロック選択のための消費電力の多いＡＮＤ
ゲートを必要としないため、０ＭＯ３のみならず単チャ
ネルＭＯ８でも形成することができ、設計の自由度が大
ぎい。さらに従来のＡＮＤゲートを使用する場合よりも
高集積化が可能である。
によれば、ワード線をＩＺルブロックごとに分割し、こ
の分割されたワード線をワード線選択線を用いて行デコ
ーダににり直接選択するようにしているので、選択され
るセルの数が減少し、消費電力を減少させることができ
る。また、ブロック選択のための消費電力の多いＡＮＤ
ゲートを必要としないため、０ＭＯ３のみならず単チャ
ネルＭＯ８でも形成することができ、設計の自由度が大
ぎい。さらに従来のＡＮＤゲートを使用する場合よりも
高集積化が可能である。
また、ＣＭＯＳ構成の半導体記憶装置においてあらかじ
め定められた基板バイアス点間隔内でワード線が複数に
分割された本発明の実施態様においては、基板電位が上
昇しにくくラッチアップ耐量の高いＣＭＯ８半導体記憶
装置を得ることができる。
め定められた基板バイアス点間隔内でワード線が複数に
分割された本発明の実施態様においては、基板電位が上
昇しにくくラッチアップ耐量の高いＣＭＯ８半導体記憶
装置を得ることができる。
第１図は本発明にかかる半導体記憶装置の構成を示す説
明図、第２図は第１図中の行デコーダの詳細構成を示す
回路図、第３図ＣＭＯ８構成の行デコーダの構成を示す
回路図、第４図はセルブロック、ワード線、ワード線選
択線球板バイアス魚の関係を示す説明図、第５図はメモ
リセルの構成を示す回路図、第６図は従来のメモリセル
アレイの構成を示す回路図、第７図はラッチアップの原
理を示す説明図、第８図はセル内の電流経路を示す回路
図、第９図は基板電流の流れやすい時点を示覆゛グラフ
、第１０図はゲート電圧と基板電流との関係を示すグラ
フ、第１１図はＣＭＯＳメモリセルにお１プる基板バイ
アスの様子を承り説明図、第１２図はバアイス点間の基
板電位上昇の様子を示すグラフである。 １００・・・行デコーダ、２００・・・セルアレイ、２
０１・・・セル、２０２，２０３，２０４．２０５・・
・ワード線選択線、２０６．２０７・・・ワード線、２
０８・・・基板バイアス点。 出願人代理人 佐 藤 −雄 第９図 第１２図 手続補正書 昭和６０年１り月〕９日
明図、第２図は第１図中の行デコーダの詳細構成を示す
回路図、第３図ＣＭＯ８構成の行デコーダの構成を示す
回路図、第４図はセルブロック、ワード線、ワード線選
択線球板バイアス魚の関係を示す説明図、第５図はメモ
リセルの構成を示す回路図、第６図は従来のメモリセル
アレイの構成を示す回路図、第７図はラッチアップの原
理を示す説明図、第８図はセル内の電流経路を示す回路
図、第９図は基板電流の流れやすい時点を示覆゛グラフ
、第１０図はゲート電圧と基板電流との関係を示すグラ
フ、第１１図はＣＭＯＳメモリセルにお１プる基板バイ
アスの様子を承り説明図、第１２図はバアイス点間の基
板電位上昇の様子を示すグラフである。 １００・・・行デコーダ、２００・・・セルアレイ、２
０１・・・セル、２０２，２０３，２０４．２０５・・
・ワード線選択線、２０６．２０７・・・ワード線、２
０８・・・基板バイアス点。 出願人代理人 佐 藤 −雄 第９図 第１２図 手続補正書 昭和６０年１り月〕９日
Claims (1)
- 【特許請求の範囲】 １、マトリクス状に配設されたメモリセルと、このメモ
リセルのうちの同一行における同数のメモリセルより成
るセルブロックに接続するように分割された複数のワー
ド線と、 この分割されたワード線のうちのいくつかに共通接続さ
れたワード線選択線と、 このワード線選択線のうちの１本を直接選択する行選択
回路と、 を備えた半導体記憶装置。 ２、ワード線の分割数が２のべき乗である特許請求の範
囲第１項記載の半導体記憶装置。 ３、行選択回路が列方向アドレス信号をプリデコードし
た信号によりワード線選択線の選択を行うものである特
許請求の範囲第１項記載の半導体記憶装置。 ４、ワード線の分割があらかじめ定められた間隔に形成
された基板バイアス点間隔内で複数に分割されたもので
ある特許請求の範囲第１項記載の半導体記憶装置。 ５、メモリセルおよび行選択回路がＣＭＯＳ構成で成る
特許請求の範囲第４項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213819A JPS6275996A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213819A JPS6275996A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6275996A true JPS6275996A (ja) | 1987-04-07 |
| JPH0477399B2 JPH0477399B2 (ja) | 1992-12-08 |
Family
ID=16645551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213819A Granted JPS6275996A (ja) | 1985-09-27 | 1985-09-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6275996A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0444695A (ja) * | 1990-06-12 | 1992-02-14 | Toshiba Corp | 半導体記憶装置 |
| JPH052895A (ja) * | 1990-06-05 | 1993-01-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5359572A (en) * | 1991-04-23 | 1994-10-25 | Hitachi, Ltd. | Semiconductor storage device |
| US6044028A (en) * | 1995-10-16 | 2000-03-28 | Seiko Epson Corporation | Semiconductor storage device and electronic equipment using the same |
-
1985
- 1985-09-27 JP JP60213819A patent/JPS6275996A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH052895A (ja) * | 1990-06-05 | 1993-01-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0444695A (ja) * | 1990-06-12 | 1992-02-14 | Toshiba Corp | 半導体記憶装置 |
| US5263002A (en) * | 1990-06-12 | 1993-11-16 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its topography |
| US5359572A (en) * | 1991-04-23 | 1994-10-25 | Hitachi, Ltd. | Semiconductor storage device |
| US6044028A (en) * | 1995-10-16 | 2000-03-28 | Seiko Epson Corporation | Semiconductor storage device and electronic equipment using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0477399B2 (ja) | 1992-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |