JPH0477399B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はMOS型の半導体記憶装置に関するも
のである。

〔発明の技術的背景とその問題点〕

第５図に典型的なスタテイツクRAM用のメモ
リセルを示す。

このメモリセルは、インバータを構成しそれぞ
れ負荷抵抗３，４を伴つたMOSFET１，２によ
り構成されたフリツプフロツプ回路と、その２つ
の入力点と列選択用MOSFET７，８により選択
されると共に負荷用MOSFET９，１０を介して
電源に接続された例えば第１層アルミニウム配線
より成るビツト線１１，１２との間にそれぞれ接
続された伝送ゲートMOSFET５，６とを備えて
いる。列選択用MOSFET７および８のゲートは
共通接続され、列デコーダ（図示せず）に接続さ
れた列選択線１４より列選択信号が入力される。
伝送ゲートMOSFET５，６のゲートは行デコー
ダ１５に接続された例えば多結晶シリコン層より
成るワード線１３に接続されている。

このようにメモリセルが行、列方向にマトリク
ス配置された記憶装置においては、行デコーダ１
５で１本のワード線１３を選択すると同時に列デ
コーダによつて１対のビツト線１１，１２を選択
することによつて１個のメモリセルを特定し、こ
のメモリセルに対して書き込み、読み出しを行な
う。

しかしながら、このような記憶装置では、行デ
コーダ１５によつて１本のワード線１３が選択さ
れると、そのワード線１３に接続されたすべての
メモリセル（すなわち、同一行のすべてのメモリ
セル）の伝送ゲートが開き、“０”状態を維持し
ている側にはビツト線の負荷用MOSFET、伝送
ゲートMOSFET、ドライバMOSFETを介して
電流が流れてしまうという欠点がある。このよう
に、１本のワード線１３が選択されたときにその
ワード線１３に接続されたメモリセルのすべてに
電流が流れると、記憶装置全体としての消費電流
値が非常に大きなものとなつてしまう。例えば
64Kの記憶容量を有する記憶装置の場合には１本
のワード線１３に256個のメモリセルが接続され
ているが、これらのメモリセルに同時に電流が流
れると、全消費電流は50ｍＡ以上にも達する。

次に、消費電流を低減させるために提案された
メモリセルアレイの一例を第６図に示す。

この例では、メモリセルアレイを構成する各メ
モリセルをn_B個のブロツク１〜n_Bに分割してい
る。

第１行を例にとつて説明すると、行デコーダを
構成するNAND回路２３の出力端子にはそれぞ
れ行選択線２２が接続され、この行選択線２２に
はブロツク毎に設けられたAND回路２１の一方
の入力端子がそれぞれ接続されている。また、こ
のAND回路２１の他方の入力端子には、各ブロ
ツク毎に設けられたブロツク選択線BS１〜BSn_B
が入力されている。さらに、各AND回路２１の
出力端子には、ブロツク単位で分割されたワード
線２４−１〜２４−n_Bが接続されるとともに、各
ワード線２４−１〜２４−n_Bには、そのブロツク
に属するメモリセル２０が接続されている。

このように、本例では、１本のワード線には同
一ブロツク且つ同一行のメモリセルのみが接続さ
れている。すなわち、１本のワード線に接続され
ているメモリセルの数は上述の第５図の場合の
１／n_Bであるので、消費電流を上述の第５図の場
合の１／n_Bとすることができる。

例えば64KRAMの場合、ブロツクの数を４（す
なわち、n_B＝４）とすれば、１本のワード線に接
続されるメモリセルの数は64、すなわち第５図の
場合の1/4となる。したがつて、同時に駆動する
メモリセルの数は1/4となるので、メモリセルが
消費する電流も第５図の場合の1/4の12.5ｍＡと
なる。

しかしながら、第６図に示したようなRAMに
は、以下のような欠点がある。

かかる構成では、上述のように、メモリセル
アレイの各ブロツクの各行毎にAND回路２１
を設けなければならない。したがつて、メモリ
セルアレイの回路構成が複雑となり、チツプ面
積が増大する原因となる。

ワード線を選択する際にAND回路２１が介
在することとなるので、ロジツクの段数が１段
増すこととなり、メモリセルの選択に要する速
度が低下して動作上不利となる。

また、上述のように、メモリセルの消費電流
は減少するものの、新たにAND回路２１が電
流を消費するようになる。したがつて、全消費
電流は多少減少するものの、十分とは言えな
い。このため、消費電流を十分に抑えるために
は、装置全体をｎチヤネル等の単チヤネル
MOSで構成することはできず、複雑な製造工
程を経るCMOSを採用せざるを得ない。

一方、装置全体をCMOSで構成した場合に
は、CMOS特有のラツチアツプという問題が
ある。

これはウエル内の高濃度不純物拡散領域、ウエ
ル、基板、基板内の高濃度不純物拡散領域により
形成されるPnPn構造がラテラルバイポーラトラ
ンジスタの組合わせによるサイリスタを形成し、
種々の原因でサイリスタがオンとなつて異常電流
が流れる現象であるが、メモリにおいては基板電
流による内部トリガが問題となる。

第７図ないし第１２図は基板電流に伴うラツチ
アツプ（インターナルラツチアツプ）を説明する
図である。

第８図はCMOS型のメモリセルの示す回路図
であつて、ｎチヤネルMOSFET５１，５４とこ
れらにそれぞれ並列接続された負荷用ｐチヤネル
MOSFET５２，５５とが交差接続されてフリツ
プフロツプを構成しており、両入力端子には伝送
ゲートであるｎチヤネルMOSFET５３，５６を
介してビツト線１１，１２がそれぞれ接続され、
MOSFET５３，５６のゲートにはワード線１３
が接続されている。

いま、MOSFET５１側が“０”を記憶してお
り、ワード線１３の選択が行なわれたとすれば、
ビツト線に充電された電荷はMOSFET５１を介
してグランド線に放電される。このとき、第７図
の断面図に示すようにｎチヤネルMOSFETのド
レイン４１からV_SSバイアス点４３に向つてホー
ル４４が多数キヤリアとしてｐ型基板あるいはｐ
ウエル中を流れ、その電位を上昇させ、この電位
上昇によつて寄生バイポーラトランジスタをオン
させてしまい、ラツチアツプを発生する。なお、
大きな容量を有するビツト線に対しメモリセルの
駆動能力は小さいため第９図に示すようにV_GSの
上昇に対してV_DSの降下は緩慢となり、このよう
な状態のときに基板電流が流れやすい。メモリで
は多数のセルが同時に動作するため、このような
基板電流の累積が生じ特にラツチアツプが生じや
すい。

第１０図はドレイン電圧をパラメータとしたゲ
ート電圧V_GS(V)と基板電流I_S(A)との関係を示すグラ
フであつてＹ軸は対数目盛である。これにより、
ドレイン電圧が高いほど基板電流が大きいことが
わかる。

第１２図は第１１図に示すCMOSメモリセル
において16セル分の距離Ｌだけ離れて基板バイア
スがとられた場合の各位置における基板電位上昇
ΔV（Ｖ）を表わしたグラフである。なお第１１
図ではウエル領域３０の両側16個ずつ並列配置さ
れたｎチヤネルトランジスタ領域２０−１ａ〜２
０−１６ａおよび２０−１ｂ〜２０−１６ｂによ
つてセルブロツクが形成され、ウエル領域上をワ
ード線２４が通り、セルブロツク間には基板バイ
アス点３１が設けられている。

第１２図を参照すると、一般に寄生バイポーラ
トランジスタをオンさせるようなベースエミツタ
間電圧は−0.6Vとされているため、電源電圧が
8V以上ではラツチアツプが生じうることがわか
る。ここで点線はｐ型基板のバイアス点間隔を1/
４の４セル間隔としたときの電位上昇のピーク値
を示しており基板の電位上昇が著しく低下したこ
とがわかる。

〔発明の目的〕

本発明はこのような問題を解決するためなされ
たものであり、消費電力が小さく、駆動速度が速
く、チツプ面積が小さく且つラツチアツプが起り
にくい半導体記憶装置を提供することを目的とす
る。

〔発明の概要〕

上記目的の達成のため、本発明にかかる半導体
記憶装置においては、マトリクス状に配設された
複数個のメモリセルからなるメモリセルアレイを
有する半導体記憶装置において、 前記メモリセルアレイを構成する前記メモリセ
ルを複数列毎に分割してなる複数のメモリセル群
と、 １のメモリセル群内の同一行の前記メモリセル
にそれぞれ接続された複数のワード線と、 複数の前記メモリセル群にまたがつて同一行に
複数配線され、且つ、同一行の１または複数の前
記ワード線に接続された複数のワード線選択線
と、 アクセスすべき前記メモリセル群およびアクセ
スすべき行のアドレスをデコードし、対応する前
記ワード線選択線を選択する行デコーダと、 を備えている。

〔発明の実施例〕

以下図面を参照しながら本発明の実施例のいく
つかを詳細に説明する。

第１図は本発明にかかる半導体記憶装置の一実
施例を示す説明図であつて、２つの128列×256行
のマトリクス２００ａ，２００ｂから成る８ビツ
ト構成の64KRAMのメモリセルアレイ２００を
示している。

これらのマトリクス２００ａ，２００ｂを構成
する各メモリセル２０１は、それぞれ、８列のメ
モリセル列毎に分割され、16個のメモリセル群２
０９を構成している。すなわち、メモリセルアレ
イ２００全体としては、32個のメモリセル群２０
９を有することになる。そして、各メモリセル群
２０９内の同一行のメモリセル２０１は、それぞ
れ同一のワード線２０６，２０７に接続されてい
る。この結果、１本のワード線には８個のメモリ
セルが接続されることになる。

また、メモリセルアレイ２００の２個のマトリ
クス２００ａ，２００ｂの間には、行デコーダ１
００が設けられている。この行デコーダ１００か
らは、各行毎に、例えば第２層のアルミニウム配
線で成る４本のワード線選択線２０２，２０３，
２０４，２０５が、左右の各マトリクス２００
ａ，２００ｂに２本づつ引き出されている。ここ
で、第１図に示したように、ワード線選択線２０
２〜２０５は、対応するマトリクス内の各メモリ
セル群２０１にまたがつて配線されている。

上述のようにマトリクス２００ａ，２００ｂは
それぞれ256行であるから、各行について４本の
ワード線選択線２０２〜２０５が引き出されるこ
とにより、全体としては1024本のワード線選択線
を有することなる。

そして、上述の各ワード線２０６，２０７は、
隣り合うワード線どうしが同じワード線選択線に
接続されることがないように、交互に２本のワー
ド線選択線の一方に接続されている。これによ
り、１本のワード線選択線には、１行分（32本）
のすべてのワード線２０６，２０７のうち、1/4
のワード線（すなわち８本）が接続されることに
なる。

また、行デコーダ１００は、アクセスすべきメ
モリセル群２０９およびアクセスすべき行のアド
レスをデコードし、これに対応する１本のワード
線選択線を、上述のごとき1024本のワード線選択
線の中から選択する。

次に、このようなメモリセル群２０９、ワード
線２０６，２０７、ワード線選択線２０２〜２０
５、基板バイアス点２０８の関係を、第４図の平
面図に示す。

すなわち、隣接配置された８個のメモリセル２
０１−１〜２０１−８から成るメモリセル群が配
設され、このメモリセル群の上をワード線２０７
および２本のワード線選択線２０２，２０３が通
つている。このメモリセル群の左側には同様のメ
モリセル群が形成されており、このメモリセル群
はワード線２０６に接続されている。メモリセル
群間のスペースは基板バイアス点２０８になつて
いると共にワード線２０６，２０７をそれぞれワ
ード線選択線２０２，２０３に接続する接続点と
なつている。

このような構成によれば、行デコーダ１００
が、アクセスすべきメモリセル群２０９およびア
クセスすべき行のアドレスを入力し、この情報に
基いて１本のワード線選択線を選択することによ
り、上述のように８本のワード線が選択され、こ
れにより64個のメモリセル２０１が選択される。
すなわち、本実施例によれば、第６図に示した従
来の装置のようなAND回路２１を用いることな
く、１つの行に属する256個のメモリセル２０１
のうち、その1/4のみを選択することが可能とな
る。

このように、本実施例の装置では、AND回路
２１を設けないことにより、第６図に示した従来
の装置と比較してロジツクの段数を１段減らすこ
ととができ、メモリセルの選択に要する速度が向
上する。

また、本実施例では、第１図に示したように、
16列のメモリセル列（すなわち２個のメモリセル
群２０９）おきに、図中太い実線で示された基板
バイアス点２０８が設けられている。したがつ
て、本実施例においては、１つの基板バイアス点
間隔内に、２個のメモリセル群が設けられている
ことになる。ここで、上述のように、隣り合うワ
ード線どうしは、同じワード線選択線に接続され
ることはない。したがつて、行デコーダ１００が
１本のワード線選択線を選択した際に、１つの基
板バイアス点間隔内で２本のワード線が同時に選
択されることはない。

すなわち、本実施例の装置によれば、１つの基
板バイアス点間隔内で同時に選択されるメモリセ
ルの数を、第５図、第６図に示したような従来の
装置の1/2にすることができるので、ｐ型基板或
いはｐ型ウエルの電圧の上昇を1/2に抑えること
ができる。したがつて、ラツチアツプが起こり難
くすることができるのである。

なお、第６図に示した従来の装置を、１つの基
板バイアス点間隔内で２本のワード線が同時に選
択されないように構成することは、配線が非常に
複雑となるので、現実には不可能である。これに
対して、本実施例の装置は、上述のように、ワー
ド線選択線２０２〜２０５およびワード線２０１
によつてメモリセル２０１の選択を行うこととし
たので、かかる構成を簡単な配線で実現すること
ができる。

次に、上述した行デコーダ１００の一構成例を
第２図に示す。なお、第２図の回路は、行デコー
ダ１００の１行分の構成のみを示している。

かかる回路は、プリデコード信号３・Ａ４，
Ａ３・Ａ４，３・４，Ａ３・４の４つのプ
リデコード信号を、それぞれプリデコード信号線
１１７，１１８，１３７，１３８から受けとり、
ワード線選択線２０２，２０３，２０４，２０５
のうちのいずれかに有効な選択情報を出力するも
のである。

なお、第２図の右半分は左半分と全く同じ構成
で同時に動作し、かつ参照番号が20異なるだけで
あるので、以下においては左半分のみについて説
明をする。

ここで、他のアドレス信号であるＡ５／５〜
Ａ１２／１２のそれぞれのいずれかがドライバ
トランジスタ１６０に接続されていずれかの信号
が“１”レベルのときは、NORゲートを構成す
るドライバトランジスタ１６０のいずれかがオン
となつているため、行デコーダ１００は非選択と
なる。

一方、ドライバトランジスタ１６０に接続され
た信号のすべてが“０”状態となつたときは、ロ
ードを構成するトランジスタ１０８，１０９か
ら、トランジスタ１０１，１０３，１０６，１２
６，１２３，１２１のゲートを共通接続している
ノードが充電されてハイレベルになり、浅いＤ型
トランジスタ１１３およびＤ型トランジスタ１１
５、Ｅ型トランジスタ１１４および１１６により
構成されるインバータによつてその出力は“０”
となり、トランジスタ１１２はオフとなる。トラ
ンジスタ１０８および１０９はコンデンサ１０５
をあらかじめ充電しており、またＥ型トランジス
タ１０２，１０４，１０７がオフとなるから、コ
ンデンサ１０５の容量によつてブートストラツプ
作用が生じ、Ｅ型トランジスタ１０１，１０３，
１０６はオンとなつてプリデコード線の内容がワ
ード線選択線にそのまま出力されることになる。
したがつて、前述した４つのプリデコード信号の
うちの１つだけが選択レベルになつているから、
以上のような動作によりワード線選択線２０２〜
２０５のうちの１本だけが選択レベルになる。

このように、第２図に示した行デコーダ１００
によれば、非常に簡単な構成で、同一行に属する
４本のワード線２０２〜２０５から１本のみを選
択することができ、ひいては行選択により電流の
流れるメモリセルの数を1/4にすることができる。
すなわち、第６図に示した従来の装置の場合には
上述の効果を得るために第５図の従来の装置と比
較して１行につき32個のAND回路２１を設けな
ければならないのに対し、本実施例の装置の場合
には１行について８個のトランジスタ１０１，１
０２，１０３，１０４，１２１，１２２，１２
３，１２４を追加するだけでよい。したがつて、
本実施例の装置では、第６図に示した従来の装置
と比較して、チツプ面積を減少させることができ
る。

また、追加されたこれらのトランジスタのう
ち、１本のワード線選択線を選択する際に同時に
駆動するのは２個のみである（例えばトランジス
タ１０１，１０３）。したがつて、第６図に示し
た従来の装置のように１行につき32個のAND回
路２１を設けた場合に比べて、消費電力を大幅に
減少させることができる。

第３図は行デコーダ１００の他の構成例を示す
回路図であつて、CMOS構成の場合を示したも
のである。

これは、行デコーダ１００を示すドライバトラ
ンジスタ１７０に接続されている他のアドレス線
１５０の信号Ａ５／５〜Ａ１２／１２がすべ
て“０”であることを条件に作動し、プリコード
信号Ａ３・Ａ４，３・Ａ４，Ａ３・４，
３・４をそれぞれトランジスタ１８１および１
８２，１８３および１８４，１９１および１９
２，１９３および１９４より成るCMOSインバ
ータ並びにトランジスタ１８５，１８７，１９
５，１９７によつてプリデコード信号からワード
線選択線２０２，２０３，２０４，２０５の一つ
に有効な信号を出力するようにしたものである。

信号４をゲート入力され、ワード線選択線２
０２および２０３にそれぞれドレインが接続され
たｎチヤネルMOSトランジスタ１８６および１
８８、並びにワード線選択線２０４および２０５
にそれぞれドレインが接続されたｎチヤネル
MOSトランジスタ１９６および１９８はCMOS
インバータにおいてｐチヤネルMOSトランジス
タのソースが“０”となつた時にそのドレイン電
位を確実に降下させるために設けられたものであ
る。

このような構成の行デコーダ１００において
も、上述の第２図で示した行デコーダ１００の場
合と同様、４本のワード線選択線２０２〜２０５
から１本を選択するように構成するために追加す
るトランジスタは、１行について８個（すなわち
トランジスタ１８１，１８２，１８３，１８４，
１９１，１９２，１９３，１９４）のみである。

このように、行デコーダ１００をCMOSで構
成した場合にも、上述の第２図の場合と同様、回
路規模を小さくすることができるとともに、消費
電力を減少させることができる。

なお、以上の実施例においては同一行のメモリ
セル２０１の1/4が選択されるように構成したが、
これに限ることなく、他の２のべき乗の数に分割
することが可能である。なお、分割数が多くなれ
ばそれに応じて行選択時の消費電流は減少する
が、デコーダやプリコード信号の発生手段の構成
は多少複雑となる。

また、１本のワード線に接続されるメモリセル
の数は実施例では８個であつたが、これに限るも
のではない。

さらに、ビツト線、ワード線、ワード線選択線
はすべてアルミニウム配線を用いたり、ワード線
選択線のみを多結晶シリコン配線としてもよい。

〔発明の効果〕

以上実施例にもとづいて詳細に説明したよう
に、本発明によれば、ワード線をメモリセル群ご
とに分割して設け、この分割されたワード線をワ
ード線選択線を用いて行デコーダにより直接（す
なわち、AND回路を介することなく）選択する
ようにしたので、選択されるメモリセルの数を減
少させつつ、消費電力を減少させることができ
る。また、このようにAND回路を必要としない
ことより、CMOSのみならず単チヤネルMOSで
も形成することができ、設計の自由度が大きい。
さらにAND回路を使用する場合よりも回路構成
が簡単になるので、チツプ面積を小さくすること
が可能である。

また、CMOS構成の半導体記憶装置において、
あらかじめ定められた基板バイアス点間隔内のメ
モリセルを、異なるワード線選択線に接続された
複数のメモリセル群に分割して構成した場合に
は、基板電位が上昇しにくくラツチアツプ耐量の
高いCMOS半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図は本発明にかかる半導体記憶装置の構成
を示す説明図、第２図は第１図中の行デコーダの
詳細構成を示す回路図、第３図CMOS構成の行
デコーダの構成を示す回路図、第４図はメモリセ
ル群、ワード線、ワード線選択線基板バイアス点
の関係を示す説明図、第５図はメモリセルの構成
を示す回路図、第６図は従来のメモリセルアレイ
の構成を示す回路図、第７図はラツチアツプの原
理を示す説明図、第８図はメモリセル内の電流経
路を示す回路図、第９図は基板電流の流れやすい
時点を示すグラフ、第１０図はゲート電圧と基板
電流との関係を示すグラフ、第１１図はCMOS
メモリセルにおける基板バイアスの様子を示す説
明図、第１２図はバアイス点間の基板電位上昇の
様子を示すグラフである。 １００……行デコーダ、２００……メモリセル
アレイ、２０１……メモリセル、２０２，２０
３，２０４，２０５……ワード線選択線、２０
６，２０７……ワード線、２０８……基板バイア
ス点。

Claims (1)

1. 【特許請求の範囲】 １ マトリクス状に配設された複数個のメモリセ
   ルからなるメモリセルアレイを有する半導体記憶
   装置であつて、 前記メモリセルアレイを構成する前記メモリセ
   ルを複数列毎に分割してなる複数のメモリセル群
   と、 １のメモリセル群内の同一行の前記メモリセル
   にそれぞれ接続された複数のワード線と、 複数の前記メモリセル群にまたがつて同一行に
   複数配線され、且つ、同一行の１または複数の前
   記ワード線に接続された複数のワード線選択線
   と、 アクセスすべき前記メモリセル群およびアクセ
   スすべき行のアドレスをデコードし、対応する前
   記ワード線選択線を選択する行デコーダと、 を備えたことを特徴とする半導体記憶装置。 ２ 前記メモリセル群の数が２のべき乗である特
   許請求の範囲第１項記載の半導体記憶装置。 ３ １の基板バイアス点間隔内の前記メモリセル
   が複数の前記メモリセル群に分割され、且つ、こ
   れらのメモリセル群が異なる前記ワード線選択線
   に接続された特許請求の範囲第１項記載の半導体
   記憶装置。 ４ 前記メモリセルおよび前記行デコーダが
   CMOS構成で成る特許請求の範囲第３項記載の
   半導体記憶装置。