JP3780580B2 - 半導体記憶装置及びそれを用いた電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にデバイデッドワード線方式の半導体記憶装置及びそれを用いた電子機器に関するものである。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体記憶装置は、例えば特開昭62-75996号、特開昭64-64192号等により公知である。
【０００３】
この一例を図１３（Ａ）（Ｂ）、図１４に示す。図１３は従来のデバイデッドワード線方式の半導体記憶装置を示す概略ブロック図、同図（Ｂ）は、同図（Ａ）のメモリセル領域の一部を拡大したブロック図である。図１４は、図１３（Ａ）の半導体記憶装置のメインロウデコーダ４０２の一部を示す回路図である。これらの各図を参照しながら従来技術について説明する。
【０００４】
図１３（Ａ）において、並列配置されたメモリセルブロック４００の中央には、メインロウデコーダ４０２が配置され、各メモリセルブロック４００毎にサブロウデコーダ４０４が配置されている。そして、メインロウデコーダ４０２に基づき、複数のメインワード線４０６の中から１本を選択し、サブロウデコーダ４０４に基づき、選択された１本のメインワード線４０６に従属する複数のサブワード線４０８の中から１本を選択する。
【０００５】
ここで、メインロウデコーダ４０２によりメインワード線４０６を選択する機構について、図１４を用いて説明する。図１４の装置では、メインロウデコーダであるＮＯＲゲートＮＯＲ１、インバータ２つを直列接続したメインワード線駆動用のドライバＤＲＲ・ＤＲＬ、を有する。また、ＮＯＲゲートＮＯＲ１の入力は、メインロウアドレス信号線ＭＲＡＬに接続されている。
【０００６】
そして、メインロウアドレス信号線ＭＲＡＬ中のＮＯＲゲートＮＯＲ１の入力に接続される信号線全てがＬｏｗレベル（以下「Ｌ」）の時にのみ、ＮＯＲゲートＮＯＲ１出力がＨｉｇｈレベル（以下「Ｈ」）になり、メインワード線４０６が活性化される。尚、ＭＲＡＬ中のＮＯＲゲートＮＯＲ１の入力に接続される信号線の１本でも「Ｈ」であれば、そのＮＯＲゲートＮＯＲ１の出力は「Ｌ」になる。したがって、メインワード線４０６は選択状態で「Ｈ」、非選択状態では「Ｌ」になる。
【０００７】
次に、サブロウデコーダ４０４によりサブワード線４０８を選択する機構について、図１３（Ｂ）を用いて説明する。
【０００８】
図１３（Ｂ）において、メモリセルブロック４００内に配置されたメモリセルＭＣには、データの入出力を行うビット線ＢＬ・／ＢＬ及びサブワード線４０８が接続されている。また、ビット線ＢＬ・／ＢＬの一端には、メモリセルＭＣの非選択期間中にビット線ＢＬ・／ＢＬをチャージするプリチャージ回路ＰＣＣが接続されている。更に、サブロウデコーダ４０４の入力には、メインワード線４０６の経路途中から分岐する線と、サブロウアドレス信号線ＳＲＡＬとが接続されている。
【０００９】
そして、活性化されたメインワード線４０６に従属する複数のサブワード線４０８の中から１本を選択するには、サブロウアドレス信号線ＳＲＡＬにて供給されるアドレス信号に基づいてサブワード線４０８の１本が活性化される。
【００１０】
ここで、予め非選択時にビット線ＢＬ・／ＢＬをプリチャージ回路ＰＣＣにより電位レベルを「Ｈ」レベルにしておく。このようにプリチャージを行うのは、高速化、高安定化の一手法であり、特にデータ読み書き動作時におけるビット線容量をチャージする時間を短縮するという効果がある。そして、ビット線ＢＬ・／ＢＬの活性、サブワード線４０８の活性によりメモリセルＭＣが選択される。
【００１１】
ところで、デバイデッドワード線方式の半導体記憶装置では、一般に、高集積化の観点からサブワード線、メインワード線、ビット線を異なる配線層で、かつ、ビット線とメインワード線とが交差する配置のデバイス構造に形成される。しかも、ビット線とメインワード線は、配線長が長くなるために抵抗をできるだけ低くできる金属配線にて形成される。
【００１２】
例えばポリシリコン２層・アルミ２層の構成では、Ｓｉ基板の上に形成される配線層の１層目、２層目をポリシリコン層にて形成し、３層目、４層目をアルミ層にて形成する。そして、例えば３層目をビット線、４層目をメインワード線として使用するようにレイアウトする。
【００１３】
しかしながら、上記のようなデバイス構造であるために、以下に示す問題点が発生した。
【００１４】
すなわち、製造工程中のパーティクル等の問題で、ビット線の金属層とメインワード線の金属層とが交差するポイントの層間膜中に異物が混入し、この領域でビット線とメインワード線とにショートが発生するという問題点があった。
【００１５】
ここで、ショートが発生すると、図１６に示すように、待機時のビット線電位が予めプリチャージ回路４３０にて常時ＯＮ状態（「Ｈ」レベル）に設定されるタイプの回路では、非選択時にメインワード線４０６が「Ｌ」レベル、ビット線ＢＬが「Ｈ」レベルとなるために、図示のようにビット線ＢＬからメインワード線４０６へ電流が流れるという問題点がある。
【００１６】
上記のような電流が流れると、ショートしたビット線に接続されているメモリセル、及びショートしているメインワード線が選択するサブワード線に従属するメモリセルが動作不良となるという問題点がある。
【００１７】
この動作不良は冗長回路で救済できるものの、救済後は問題のメインワード線は常時「Ｌ」レベル（非選択）、ビット線は常時「Ｈ」レベル（非選択）に固定されるため、例えば通常０．５μＡ程度しか流れないメモリセル領域に、ショートによる電流例えば１ｍＡ・２ｍＡ等の過電流が流れ続け、特にＳＲＡＭ等で待機時の消費電流を低く抑えることを求められるメモリセルについては、消費電流の仕様又は規格を満たすことができないため、良品を得られないという問題点がある。
【００１８】
さらに、図１５に示すような提案がなされている。図１５は従来の半導体記憶装置のサブロウデコーダの一部を示す回路図であり、「“A 21mW 4Mb CMOS SRAM for Battery Operation”ISSCC DIGEST OF TECHNICAL PAPERS ,WPM3.1、pp46〜47,Mar.1991」に記載された図の概略を示している。
【００１９】
同図において、相補の対で構成されたメインワード線４１０、４１２、サブワード線４１４、サブロウデコーダ４２０、を有する。サブロウデコーダ４２０はＰｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２、４２６で構成され、Ｐｃｈトランジスタ４２４とＮｃｈトランジスタ４２２とは各々ソース電極同士、ドレイン電極同士が並列接続される。また、ソース電極側はサブワード線４１４、ドレイン電極側はサブロウアドレス信号線ＳＲＡＬの１本に接続される。Ｎｃｈトランジスタ４２２のゲート電極はメインワード線４１０（「Ｈ」で選択状態）に接続され、Ｎｃｈトランジスタ４２６のゲート電極はメインワード線４１２（「Ｌ」で選択状態）に接続されている。Ｎｃｈトランジスタ４２６は、ソース電極を接地線に、ドレイン電極をサブワード線４１４に、ゲート電極はメインワード線４１２に接続されている。尚、ビット線は「Ｈ」にプリチャージされている。
【００２０】
そして、メモリセルＭＣが非選択の時、メインワード線４１０は「Ｌ」、メインワード線４１２は「Ｈ」である。よって、Ｐｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２はオフ、Ｎｃｈトランジスタ４２６はオンになる。このため、サブワード線４１４は、Ｎｃｈトランジスタ４２６により「Ｌ」になる。
【００２１】
メモリセルＭＣの選択時には、メインワード線４１０は「Ｈ」、メインワード線４１２は「Ｌ」、サブロウアドレス信号線ＳＲＡＬが「Ｈ」になる。このため、Ｐｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２がオンしてサブワード線４１４は「Ｈ」になる。
【００２２】
しかしながら、図１５の装置では、以下のような問題点が生じる。
【００２３】
（１）２本のメインワード線４１０・４１２が形成されているものの、仮にショートが発生した場合、メインワード線４１２には電流は流れなくても、メインワード線４１０には電流が流れる状態が存在し得るため、上記同様の問題が発生する可能性がある。
【００２４】
（２）Ｎｃｈトランジスタ４２２がオンして非選択期間中にＳＲＡＬからの信号がサブワード線４１４へ伝達されてしまいメモリセルＭＣの誤動作を生じさせるという問題点がある。
【００２５】
（３）配線層及び層間絶縁膜がさらに必要となる。この場合、層間絶縁層が薄いと、段差による断線が起こりやすくなる。それを避けるため、層間絶縁層を厚くすると、配線層同士を接続するためのコンタクトホールが深くなる。このためコンタクト抵抗が増加する。また、層厚が大きくなり、厚さ方向でチップサイズが大きくなるという問題点がある。仮に同層に形成しても、形成領域が大となる。また、製造工程数の増大、製造期間の長期化等によりコストがかかるという問題点がある。
【００２６】
（４）メモリセルを選択する選択期間では、メインワード線４１２は「Ｌ」であるが、仮にショートが発生すると、メインワード線４１２は「Ｌ」に設定されているものの、ショート電流が発生し、一時的に「Ｈ」となることがあり、トランジスタ４２４がオフ、トランジスタ４２６がオンし、サブワード線の電位が降下し、選択が良好に行われないという問題点がある。また、これらメモリセル以外の他の素子の誤動作、素子破壊等を引き起こすという問題点がある。
【００２７】
尚、上記文献には、これらの問題点については一切開示がない。
【００２８】
本発明は、上記した技術の問題点を解決することを課題としてなされたものであって、その目的とするところは、メインワード線とビット線との層間に異物が形成されて、ショートが発生しても、ショート電流が流れるのを防止して、歩留り向上を図ることのできる半導体記憶装置及びそれを用いた電子機器を提供することにある。
【００２９】
また、本発明の他の目的は、ショート電流に起因した誤動作、メモリセルの動作不良等を解消し、メモリセルの選択を良好に行うことのできる半導体記憶装置及びそれを用いた電子機器を提供することにある。
【００３０】
また、本発明のさらに他の目的は、過電流の発生及びそれによるメモリセル以外の他の素子の誤動作、素子破壊等を防止して、しかも装置の小型化を実現できる半導体記憶装置及びそれを用いた含む電子機器を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックを有する。さらに、複数の前記正規メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線を有する。さらに、複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線を選択するメイン行選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段を有する。前記複数列の一対のビット線をプリチャージするプリチャージ手段を有する。ここで、前記メイン行選択手段は、ロウレベル電位で１本の前記メインワード線を活性に設定して該１本の前記メインワード線を選択し、プリチャージされた前記複数列の一対のビット線の電位とほぼ等しいハイレベル電位で他の前記メインワード線を非活性に設定する第１の設定手段を有し、前記サブ行選択手段は、１本の前記メインワード線と１本の前記サブワード線との間に配設され、前記１本のメインワード線がハイレベル電位である時に、前記メインワード線に従属する前記ｎ本のサブワード線を非活性にするＮ個の第２の設定手段を有し、Ｎ個の前記第２の設定手段は、前記１本のメインワード線の信号を入力して該信号の反転信号を出力するｎ個の反転素子と、前記反転素子の出力がロウレベル電位の時に、前記１本のサ ブワード線を非活性にするｎ個のスイッチ手段と、を有する。
【００３２】
本発明によれば、（１）メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【００３３】
また、この時、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されない。そのため、例えば冗長メモリセルを具備するような記憶装置であれば、この時に冗長メモリセルを選択するようにしておくことで、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【００３５】
本発明によれば、以下の作用効果を有する。
【００３６】
（１）第１の設定手段により、メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【００３７】
この時、第２の設定手段により、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されない。そのため、例えば冗長メモリセルを具備するような記憶装置であれば、この時に冗長メモリセルを選択するようにしておくことで、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【００３８】
（２）メインワード線がハイレベル電位で非活性となった時は、反転素子の出力はロウレベル電位となる。ここで、スイッチ手段により、反転素子の出力がロウレベル電位時に、サブワード線を非活性にして、不良となった正規メモリセルの選択を防止することとなる。しかも、スイッチ手段により、正規メモリセルを選択しない時には、サブワード線の電位を接地線電位として、非活性化を確実に行うことができる。
【００３９】
（３）第１の設定手段は、複数のメモリセルアレイブロックに対して共用でき、各ブロック毎に設ける必要がなく、レイアウトの縮小も可能となる。
【００４０】
また、本発明では、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有する。前記スイッチ手段は、前記１本のメインワード線が活性であって、前記少なくとも１本のサブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化する第１のスイッチを有する。さらに、前記１本のメインワード線の非活性時に、前記反転素子の出力に基づいて、前記１本のサブワード線を接地電位に引き下げて非活性化する第２のスイッチを有する。
【００４１】
本発明によれば、ショートが発生しない場合は、第１のスイッチにより、メインワード線が活性（ロウレベル電位）、サブ行アドレス信号線が活性（ハイレベル電位）の時には、サブワード線を活性化（ハイレベル電位）させて、正規メモリセルを通常通りに、良好に選択できる。
【００４２】
また、ショートが発生した場合は、第２のスイッチにより、メインワード線が非活性化（ハイレベル電位）、サブワード線を非活性（ロウレベル電位）にして正規メモリセルの使用可能状態を防止できる。これにより、冗長メモリセルを選択することで、救済が行える。また、メインワード線にショート電流が流れるのを防止し、正規メモリセルの動作不良の防止、過電流の流入等を反転素子により防止できる。
【００４３】
また、本発明では、前記第１のスイッチは、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間に論理ゲート又は高集積化の観点からすればトランスファーゲートで形成することが好ましい。この前記トランスファーゲートの第１の制御端子は、前記１本のメインワード線に接続される。また、前記トランスファーゲートの第２の制御端子は、前記反転素子の出力に接続され、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間の導通が制御される。
【００４４】
本発明によれば、正規メモリセル選択時には、トランスファーゲートのオン動作により、サブ行アドレス信号に基づいて、サブワード線を選択することで、正規メモリセルの選択が可能となる。また、メインワード線の電位によりサブ行アドレス信号のサブワード線への入力を良好に行い、スイッチング動作を確実に行うことができる。さらに、ショートが発生して、不良となった正規メモリセルを選択しない時は、トランスファーゲートのオフ動作により、サブ行アドレス信号を供給を阻止して、不良となった正規メモリセルは選択されない。そして、これらの切換動作をトランスファーゲートのオンオフ動作により良好に行うことができる。また、素子の簡略化、レイアウト面積の縮小が図れる。
【００４５】
また、本発明では、前記第２のスイッチは、前記サブワード線と接地線との間に接続され、前記反転素子の出力に基づいて制御されるスイッチング素子であることが好ましい。該スイッチング素子としては、Ｎｃｈトランジスタを使用するのが適当であるが、Ｐｃｈトランジスタやバイポーラトランジスタ等の素子でも良い。図３ではＰｃｈトランジスタを使用した例を示してある。このようなスイッチング素子により、サブワード線の電位を確実に接地電位にして、サブワード線内の余剰電流を吐き出すことができる。
【００４６】
また、本発明では、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有する。前記第２の設定手段は、前記少なくとも１本のサブ行アドレス信号線の出力と、前記反転素子の出力とを入力し、１本の前記メインワード線が活性であって、それに従属する１本の前記サブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化し、前記１本のメインワード線の非活性の時に、前記１本のサブワード線を非活性化するゲート手段を有する。
【００４７】
本発明によれば、サブ行アドレス信号線の論理とメインワード線の論理でゲート手段が動作されるので、サブワード線の活性・非活性を確実に行うことができる。したがって、ショート電流発生時に、メインワード線がハイレベル電位となっても、サブワード線はロウレベル電位となって、かつ、サブ行アドレス信号線の信号も伝達されず、サブワード線は非活性となって、不良となった正規メモリは選択されずに済む。
【００４８】
また、本発明の半導体記憶装置の他の態様によれば、複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の各正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックを有する。さらに、各々の前記正規メモリセルアレイブロック毎に配置され、前記正規メモリセルの不良メモリセルに対して代用される冗長メモリセルを含む冗長メモリセルアレイブロックを有する。さらに、複数の前記正規メモリセルアレイブロック及び前記冗長メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線を有する。さらに、複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線の電位をハイレベル電位に設定して該１本の前記メインワード線を選択し、選択されない前記メインワード線の電位をローレベル電位に設定するメイン行選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段を有する。さらに、前記複数列の一対のビット線をプリチャージするプリチャージ手段を有する。さらに、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化されるサブ行アドレス信号線を有する。ここで、前記ブロック選択手段は、前記冗長メモリセルを選択する冗長選択信号に基づき、不良となった前記正規メモリセルを前記冗長メモリセルアレイブロック内の前記冗長メモリセルに切り換え変更する変更手段を有する。前記メイン行選択手段は、前記変更手段による変更時に、不良となった前記正規メモリセルの選択に使用される前記メインワード線の電位を、プリチャージされた前記一対のビット線の電位にほぼ等しいハイレベル電位に常時設定する電位設定手段を有する。前記サブ行選択手段は、不良となった前記正規メモリセルの選択を禁止する時に活性となる禁止信号に基づき、不良となった前記正規メモリセルに接続されたｎ本のサブワード線を常時非活性化にする制御手段を有する。さらに、前記電位設定手段は、前記変更手段による変更時に、不良となった前記正規メモリセルが接続され前記メインワード線の電位を、プリチャージされた前記ビット線の電位に常にほぼ等しくなるように電位に設定する第１の電位設定手段と、前記変更手段による変更前に、前記メイン行アドレス信号の出力に基づき、１本の前記メインワード線をハイレベル電位に設定して、前記正規メモリセルを選択可能な状態に設定する第２の電位設定手段と、前記第１、第２の電位設定手段の一方を有効とするように切り換える切換手段と、を含む。
【００４９】
この発明においても、上述の発明と同様に、正規メモリセルの非選択時に、ビット線の電位に、メインワード線の電位を等しく設定せしめる電位設定手段を設けたことで、仮にビット線層とメインワード線層との層間に異物が形成されてビット線とメインワード線にショートが発生しても、過剰な電流がメモリセルアレイブロック内に流れることはない。このため、冗長メモリセルが良好に駆動して歩留まりが向上する。また、他の素子の誤動作等も防止できる。
【００５０】
また、変更手段が設けてあることから、ショートがない場合には、通常通り、メインワード線をハイレベルにすることで、サブワード線を活性化して正規メモリセルの選択が可能である。すなわち、メインワード線とビット線とがショートすることによって、変更手段により、動作不良となっている正規メモリセルを冗長メモリセルで救済する場合にのみ、電位設定手段により、正規メモリセルを選択していたメインワード線をハイレベル電位に固定する。
【００５１】
そして、制御手段により、不良となった正規メモリセルが従属されるサブワード線を非活性にする事でショート電流の流入の防止及び正規メモリセルの誤動作等の防止ができ、動作不良を冗長メモリセルを用いて救済することで良品を得られるので、歩留り向上を図ることができる。尚、この時、制御手段には、正規メモリセルの選択を禁止する禁止信号が供給されるので、サブ行アドレス信号の論理に拘わらず、正規メモリセルの選択を防止できる。
【００５３】
本発明によれば、第１の電位設定手段により、ショートが発生した場合に、メインワード線の電位レベルを例えばハイレベルとすれば、その電位に固定しておくことで、ショート電流が流れるのを防止できる。また、第２の電位設定手段により、通常動作、すなわち正規メモリセルを選択する時では、メインワード線の電位をハイレベル、選択しない時はロウレベルとすることで実行できる。したがって、ショートが発生した場合にのみ、切換手段により第２の電位設定手段の使用を中止して、第１の電位設定手段を使用すれば、ショート対策が有効となる。
【００５４】
また、本発明では、メイン行選択手段に接続されて、前記メイン行アドレス信号により活性化される少なくとも１本のメイン行アドレス信号線を有する。前記切換手段は、接地線と第１の電源との間に介在接続されたプログラム素子を有する。前記第２の電位設定手段は、第２の電源と１本の前記メインワード線との間に介在され、第１の制御端子が前記プログラム素子に接続された第１のスイッチ手段を有する。前記第１の電位設定手段は、前記少なくとも１本のメイン行アドレス信号線と前記メインワード線との間に介在され、第２の制御端子が前記プログラム素子に接続された第２のスイッチ手段を有する。
【００５５】
本発明によれば、冗長メモリセル選択時には、プログラム素子例えばヒューズを切断することで、常にメインワード線をハイレベル電位にすることができる。尚、通常動作の場合は、メインワード線がハイレベル電位でサブワード線を活性化できるので、ヒューズを切断しないことで、正規メモリセルの選択を行うことができる。
【００５６】
また、本発明では、前記制御手段は、１本の前記メインワード線と１本の前記サブワード線との間に設けられ、前記禁止信号が活性であるときに、前記少なくとも１本のサブ行アドレス信号の論理に拘わらず、前記１本のサブワード線を非活性とするゲート手段を有する。
【００５７】
本発明によれば、メインワード線の論理に依存できる。すなわち、メインワード線がハイレベル電位では、禁止信号を阻止して、正規メモリセルの選択を可能とし、メインワード線がロウレベルでは、禁止信号を出力して、正規メモリセルの選択を阻止できる。このように、ゲート手段により制御手段の論理を簡略化できる。
【００５８】
また、本発明では、前記ビット線と前記メインワード線とが層間絶縁膜を介して形成される。これにより、ビット線とメインワード線が金属層で形成されても、その交差する部分での絶縁が確実に行えるが、仮に製造中に異物が混入して、ショートが上記メインワード線とビット線との間に発生しても問題が生じず、良品を得て半導体記憶装置を使用することができる。
【００５９】
また、本発明に係る電子機器は、上記のような半導体記憶装置を有する。これにより、半導体記憶装置内に、製造過程で複数の各ショート領域が発生しても、良品として使用できるので、使えるチップ数が増大して無駄がなくなり、歩留まりの向上、品質向上等が図れると共に、電子機器の記憶装置としても好適に使用することができる。
【００６０】
【発明の実施の形態】
以下、本発明の好適な実施の形態の一例について図面を参照して具体的に説明する。
【００６１】
［実施の形態１］
＜全体構成＞
先ず、本発明の特徴的な構成である第１、第２の設定手段等に先立って、半導体記憶装置の全体構成について図１及び図２を用いて説明する。図１は、本例の半導体記憶装置のメモリセルアレイのブロック分割を示す概略説明図、図２は図１に示すメモリセルアレイブロックの中の２つを拡大して示す概略説明図である。
【００６２】
本例の半導体記憶装置は、図１に示すように、列方向でブロック分割して形成され、複数例えばブロック番号０〜１５の１６個のメモリセルアレイブロック１０と、ブロック番号７・８のメモリセルアレイブロック１０・１０間に介在されるメイン行選択手段としてのメインロウ選択デコーダ４０と、各メモリセルアレイブロック１０・１０間に一対に配置されるサブ行選択手段としてのサブロウ選択デコーダ群５０・５０と、図２に示すように、列冗長メモリセルアレイブロック２０、メインワード線３０、サブワード線３２、ブロック選択手段としてのブロック選択デコーダ６０、カラム選択デコーダ７０、ブロック制御回路８０、センスアンプ９０、を含み構成される。
【００６３】
メモリセルアレイブロック１０には、図２に示すように、プリチャージされる複数例えば６４列の一対のビット線ＢＬ・／ＢＬと、２５６×４の計１０２４本のサブワード線３２と、一対のビット線ＢＬ・／ＢＬとサブワード線３２との各交差部にてそれぞれに接続され、複数例えば１０２４×６４個配設される正規メモリセル１２と、正規メモリセル１２のＶＤＤ側部位に配置される複数例えば８×６４個の行冗長メモリセル１３と、カラムゲート１４等を含み構成される。尚、行冗長メモリセル１３は、正規メモリセル１２の横行に生じる不良メモリセルに対して代用される。
【００６４】
列冗長メモリセルアレイブロック２０は、各々のメモリセルアレイブロック１０毎に配置され、正規メモリセル１２の縦列に生じる不良メモリセルに対して代用される列冗長メモリセル２２を含む。
【００６５】
メインワード線３０は、メモリセルアレイブロック１０及び冗長メモリセルアレイブロック２０に亘って複数例えば２５６本設けられ、いずれか１本が活性になることでサブワード線３２を選択可能とするものである。尚、２５６本のメインワード線３０は１６個のメモリセルアレイブロック１０に共用される。また、本例では、行冗長メモリセル１３に接続される２本の冗長メインワード線３０′、８本の冗長サブワード線３２′及び各々１６組の冗長ビット線ＢＬ・／ＢＬも配置されている。
【００６６】
メインロウ選択デコーダ４０は、２５６本のメインワード線３０に接続されて、複数のメモリセルアレイブロック１０に共用される。また、メインロウ選択デコーダ４０には、メイン行アドレス信号が導通される図示しない複数のメイン行アドレス信号線が接続される。そして、このメイン行アドレス信号線を介して供給される上位のメイン行アドレス信号Ａ８〜Ａ１１、Ａ１３〜Ａ１６に基づいて、１本のメインワード線３０が活性化されて選択がなされる。
【００６７】
サブロウ選択デコーダ５０は、各々のメモリセルアレイブロック１０毎に設けられ、サブ行アドレス信号に基づいて、選択された１本のメインワード線３０に従属する例えば４本のサブワード線３２の中から１本のサブワード線３２を選択する機能を有する。１０２４本のサブワード線３２は、各ブロック１０毎に設けられたサブロウ選択デコーダ５０に接続されている。また、サブロウ選択デコーダ５０には、サブ行アドレス信号が導通される複数のサブ行アドレス信号線３４が接続される。サブロウ選択デコーダ５０の詳細については後述する。
【００６８】
ブロック選択デコーダ６０は、１６個のメモリセルアレイブロック１０毎に設けられる。そして、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号と、サブワード線３２を選択する下位のサブ行アドレス信号とが入力され、ブロック選択アドレス信号Ａ３〜Ａ６に基づいて、いずれか一つのメモリセルアレイブロック１０を選択する機能を有する。また、選択された一つのメモリセルアレイブロック１０内のサブワード線３２を選択するサブ行アドレス信号を出力する機能を有する。さらに、このブロック選択デコーダ６０には被昇圧ラインＶＬＩＮＥ１が接続されている。
【００６９】
また、ブロック選択デコーダ６０は、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号例えばＡ３・Ａ５が入力されるナンドゲート回路にて構成されるのが好ましい。そして、サブロウ選択デコーダ５０とブロック選択デコーダ６０との間には、サブ行アドレス信号により活性化されるサブ行アドレス信号線３４が形成されている。
【００７０】
さらに、ブロック選択デコーダ６０は、図２に示すように、変換手段６２をも含んで構成される。この変換手段６２は、冗長メモリセル２２を選択する冗長選択信号ＪＳＳに基づき、不良となった正規メモリセル１２に代えて、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する機能を有する。
【００７１】
また、上記２つの信号Ａ３、Ａ５が入力されると、ブロック選択デコーダ６０は、論理「Ｈ」のブロック選択信号ＢＳＳを出力し、このブロック選択信号ＢＳＳは、ブロツク制御回路８０を介してメモリセルアレイブロック１０に入力される。
【００７２】
ビット線対ＢＬ・／ＢＬは、カラムゲート１４を介して、信号データ線ＢＬＬ，／ＢＬＬに接続されている。
【００７３】
ビット線と共通データ線（差動増幅器へデータを伝達する信号線。複数のビット線が共有する）とを接続するカラムゲート１４が接続されている。
【００７４】
カラム選択デコーダ７０は、ＮＡＮＤゲート等にて構成され、カラム選択信号をカラムゲート１４へ供給することでカラムゲート１４を駆動する機能を有する。カラム選択デコーダ７０には、ブロック選択信号ＢＳＳと列アドレス信号Ａ０〜Ａ２が入力され、１ブロック１０内の８組の一対のビット線ＢＬ・／ＢＬを同時に選択する信号をカラムゲート１４に出力する。すなわち、図１のように、１つのメモリセルアレイブロック１０内は、同時に選択される８組のビット線対毎にカラム番号０〜７に８分割されている。
【００７５】
ブロック選択信号ＢＳＳは、ブロック選択デコーダ６０にて生成され、ブロック制御回路８０を経由してカラム選択デコーダ７０に入力される。また、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する冗長選択信号ＪＳＳは、ブロック選択デコーダ６０を介して冗長カラムゲート２４に入力されることで、冗長カラムゲート２４を駆動して冗長ビット線ＢＬ・／ＢＬの選択がなされる。尚、列冗長メモリセル２２を選択するのに、行方向でのメインワード線３０の選択は上記同様アドレス信号に基づいて行う。
【００７６】
信号データ線ＢＬＬ・／ＢＬＬは、センスアンプ９０を介して、リードバス９２及びライトバス９４に接続されている。
【００７７】
このように、１ブロック内の１本のサブワード線３２が、ブロックアドレス信号Ａ３〜Ａ６、メイン及びサブの行アドレス信号Ａ７〜Ａ１６に基づいて活性化され、１ブロック内の８組の一対のビット線ＢＬ，／ＢＬが、ブロックアドレス信号Ａ３〜Ａ６及び列アドレス信号Ａ０〜Ａ２にて選択されることで、行方向の８つのメモリセル１０に対して同時にデータを読み書きすることができる。
【００７８】
＜第１の設定手段を含むサブロウ選択デコーダ群、第２の設定手段を含むメインロウ選択デコーダについて＞
ここで、第１の設定手段を含むサブロウ選択デコーダ５０、第２の設定手段を含むメインロウ選択デコーダ４０について、図３を用いて説明する。図３は、図１の半導体記憶装置の一部を拡大したブロック図である。
【００７９】
同図において、プリチャージ手段としてのプリチャージ回路１６、互いに相補なビット線ＢＬ・／ＢＬ、メインワード線３０、サブワード線３２、メインロウ選択デコーダ４０、サブロウ選択デコーダ群５０、等が構成されている。
【００８０】
図１、図２に示されたメインロウ選択デコーダ４０は、図３に示すように、第１の設定手段４２を含む。
【００８１】
第１の設定手段４２は、メインワード線３０に接続され、正規メモリセル１２に不良が発生して冗長メモリセル２２に切換選択する場合であって、不良となり非選択となった正規メモリセル１２が従属されるメインワード線３０の電位を、プリチャージされた一対のビット線ＢＬ・／ＢＬの電位「Ｈ」に等しい電位「Ｈ」に設定する機能を有する。したがって、メインワード線３０の電位は、正規メモリセル１２を選択する場合は、「Ｌ」（活性化）であり、選択しない場合は、「Ｈ」（非活性化）となる。
【００８２】
また、図１、図２に示されたサブロウ選択デコーダ群５０は、図３に示すように、複数例えば４段の第２の設定手段５２を含んで構成される。
【００８３】
第２の設定手段５２は、第１の設定手段４２の設定時に、メインワード線３０と少なくとも１本のサブワード線３２との間に配設され、不良が発生したメインワード線３０と少なくとも１本のサブワード線３２とが相反する電位に設定される機能を有し、反転素子５４、スイッチ手段５５、を含み構成される。
【００８４】
反転素子５４は、スイッチ手段５５とメインワード線３０との間に接続され、メインワード線３０の信号を反転してスイッチ手段５５に供給する機能を有し、例えばインバータ等にて形成される。
【００８５】
スイッチ手段５５は、サブワード線３２を活性・非活性に切換る機能を有し、サブワード線３２を非活性化し接地電位にする第２のスイッチとしてのスイッチング素子例えばＰｃｈトランジスタ５６と、サブワード線３２を活性化する第１のスイッチとしてのトランスファーゲート５８と、を含み構成される。尚、該スイッチング素子としては、サブワード線を接地電位にする場合ではＮｃｈトランジスタを使用するのが適当であるが、Ｐｃｈトランジスタやバイポーラトランジスタ等の素子でも良い。図３ではＰｃｈトランジスタを使用した例を示してある。
【００８６】
Ｐｃｈトランジスタ５６は、接地線とサブワード線３２との間に配設され、メインワード線３０の非選択時に、サブワード線３２の電位を接地電位に引き下げて「Ｌ」レベルにするディスチャージ用トランジスタである。このため、Ｐｃｈトランンジスタ５６の制御端子であるゲート電極は、反転素子５４の出力に接続されている。
【００８７】
トランスファーゲート５８は、サブワード線３２とサブ行アドレス信号線３４との間に設けられ、第１の制御端子がメインワード線３０に接続され、第２の制御端子がＰｃｈトランジスタ５６のゲート電極と反転素子５４の出力とに各々接続され、サブワード線３２とサブ行アドレス信号線３４との間の導通を制御する機能を有し、Ｎｃｈトランジスタ５８ａ、Ｐｃｈトランジスタ５８ｂを含み構成される。また、Ｐｃｈトランジスタ５８ｂのゲート端子はメインワード線３０に接続され、Ｎｃｈトランジスタ５８ａとＰｃｈトランジスタ５６のゲート端子はインバータ５４を介してメインワード線３０に接続される。また、第２のスイッチとしてトランスファーゲート５８を採用することで、構成素子数を減らして高集積化が容易になされる。
【００８８】
ここで、ビット線ＢＬ・／ＢＬとメインワード線３０、サブワード線３２は実際の配置でも交差しており、ビット線とメインワード線３０はメタル配線層の１層目、２層目をそれぞれ使用しているとする（詳細は実施の形態４）。
【００８９】
プリチャージ回路１６は、ビット線ＢＬの一端にＮｃｈトランジスタ１８−１・１８−２を介して電源電位に接続しており、Ｎｃｈトランジスタ１８−１・１８−２の各ゲート端子は電源電位に接続されている。尚、ビット線プリチャージ回路１６をＮｃｈトランジスタ１８で構成しているが、Ｐｃｈトランジスタ、ＰｃｈとＮｃｈを組み合わせたもの等で構成しても良い。
【００９０】
＜動作について＞
次に、上述した構成を有するメモリの動作について図３を用いて説明する。図３では、×印は、メインワード線３０とビット線ＢＬの交差ポイントで異物によるショートが発生していることを示す。
【００９１】
ショートがない通常状態では、メインワード線３０が非選択時で「Ｈ」になると、トランスミッションゲート５８がオフ、Ｐｃｈトランジスタ５６がオンするので、Ｐｃｈトランジスタ５６によりサブワード線３２は「Ｌ」レベルに引き下げされ、非選択状態となる。
【００９２】
メインワード線３０が選択時で「Ｌ」になると、トランスミッションゲート５８はオンになり、サブワード線３２にサブロウアドレス信号線３４のアドレス信号が伝達され、Ｐｃｈトランジスタ５６は、オフする。この時、サブワード線３２は、Ｐｃｈトランジスタ５６がオフになるので、接地電位にならず、サブ行アドレス信号線３４の信号がサブワード線３２の信号となる。したがって、サブロウアドレス信号線３４の信号が「Ｈ」であればサブワード線３２も「Ｈ」になり、「Ｌ」では非選択状態「Ｌ」になる。
【００９３】
図３に示すように、メインワード線３０とビット線ＢＬにショートＳがある場合、ビット線ＢＬに接続されるメモリセルＭＣと、メインワード線３０に従属するサブワード線３２に接続された正規メモリセル１２がすべて動作不良になる。このため、動作不良となった正規メモリセル１２に代えて、冗長メモリセル２２又は１３を選択する（この詳細については後述する）。すなわち、正規メモリセル１２の非選択期間中に、冗長メモリセル２２を選択する。
【００９４】
そして、冗長メモリセルの使用中及び使用後では、正規メモリセル１２は非選択なので、ショートしているメインワード線３０及びビット線ＢＬ・／ＢＬは共に「Ｈ」に固定される。このため、ショートによる電流は流れず、冗長メモリセルを用いることで良品を得ることができる。
【００９５】
ここで、本例のメインワード線３０の選択・非選択期間での電位状態の変化について、図４を用いて説明する。図４に、本発明のメインワード線３０及びそれに従属するサブワード線３２の電位状態を示す。図４では、ビット線の非選択時電圧レベルが「Ｈ」の場合を示している。
【００９６】
サブワード線３２が非選択状態の時はビット線ＢＬ・／ＢＬともに「Ｈ」にプリチャージされており、メインワード線３０が非選択状態（「Ｈ」）から選択状態（「Ｌ」）になると、ビット線ＢＬとビット線／ＢＬとで電位が「Ｈ」と「Ｌ」とに分かれる。尚、図４中のビット線ＢＬが選択期間中は非選択期間のレベルより若干低くなっているのは、メモリセルＭＣやビット線ＢＬが接続されるデータ線等の箇所でリーク等が発生する経路があるためである。
【００９７】
そして、メインワード線３０が選択期間を終えて非選択状態（「Ｈ」）になると、サブワード線３２も非選択状態（「Ｌ」）になり、ビット線ＢＬ・／ＢＬはプリチャージ回路１６によって「Ｈ」にチャージされる。ここで、本例のメインワード線３０は、従来の半導体記憶装置のメインワード線４０６（図１６）とは逆に、非選択状態は「Ｈ」で選択状態は「Ｌ」である。
【００９８】
したがって、非選択状態では、ビット線ＢＬ・／ＢＬとメインワード線３０が同電位であるので、ショートが生じても、それによる電流が流れない。また、この非選択期間内でメインワード線３０の電位が「Ｈ」で、サブワード線３２の電位が「Ｌ」であるので、メモリセル等を誤って選択することを防止して、正規メモリセルにも過電流が流れるのを防止できる。
【００９９】
以上のように本実施の形態１によれば、以下の効果を有する。
【０１００】
（１）第１の設定手段により、メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【０１０１】
また、この時、第２の設定手段により、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されずに、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【０１０２】
このように、本発明を応用する事によって、メインワード線とビット線とがショートしていて、かつ、そのメインワード線が非選択期間であっても、ビット線からメインワード線へのショート電流が流れず電流不良となるのを防止できるので、冗長メモリセルを用いることで動作不良を救済すれば良品が得られ、歩留り向上に寄与できる。
【０１０３】
（２）メインワード線がハイレベル電位で非活性となった時は、反転素子の出力はロウレベル電位となる。ここで、スイッチ手段により、反転素子の出力がロウレベル電位時に、サブワード線を非活性にして、不良となった正規メモリセルの選択を防止することとなる。しかも、スイッチ手段により、正規メモリセルを選択しない時には、サブワード線の電位を接地線電位として、非活性化を確実に行うことができる。
【０１０４】
（３）第１の設定手段は、複数のメモリセルアレイブロックに対して共用でき、各ブロック毎に設ける必要がなく、レイアウトの縮小も可能となる。
【０１０５】
（４）ショートが発生しない場合は、第１のスイッチにより、メインワード線が活性（ロウレベル電位）、サブ行アドレス信号線が活性（ハイレベル電位）の時には、サブワード線を活性化（ハイレベル電位）させて、正規メモリセルを通常通りに、良好に選択できる。この第１のスイッチを、、Ｐｃｈトランジスタとすることで、サブワード線の電位を確実に接地電位にして、サブワード線内の余剰電流を吐き出すことができる。
【０１０６】
また、ショートが発生した場合は、第２のスイッチにより、メインワード線が非活性化（ハイレベル電位）、サブワード線を非活性（ロウレベル電位）にして正規メモリセルの使用可能状態を防止できる。これにより、冗長メモリセルを選択することで、救済が行える。また、メインワード線にショート電流が流れるのを防止し、正規メモリセルの動作不良の防止、過電流の流入等を反転素子により防止できる。
【０１０７】
（５）正規メモリセル選択時には、トランスファーゲートのオン動作により、サブ行アドレス信号に基づいて、サブワード線を選択することで、正規メモリセルの選択が可能となる。また、メインワード線の電位によりサブ行アドレス信号のサブワード線への入力を良好に行い、スイッチング動作を確実に行うことができる。さらに、ショートが発生して、不良となった正規メモリセルを選択しない時は、トランスファーゲートのオフ動作により、サブ行アドレス信号を供給を阻止して、不良となった正規メモリセルは選択されない。そして、これらの切換動作をトランスファーゲートのオンオフ動作により良好に行うことができる。また、素子の簡略化、レイアウト面積の縮小が図れる。
【０１０８】
（６）各メモリセルアレイブロックをブロック選択手段にて選択でき、しかも、このブロック選択手段は、冗長選択信号に基づいて、正規メモリセルが選択されない時に、冗長メモリセルを選択するものとして兼用することができる。
【０１０９】
［実施の形態２］
次に、本発明に係る実施の形態２について、図５及び図６に基づいて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態２と上記実施の形態１との相違点は、各サブワード線に対して反転素子が共用される点にある。図５は、半導体記憶装置の実施の形態２の概略を示すブロック図である。図６は、図５のサブ行選択手段の一例を示す回路図である。
【０１１０】
本例では、メモリセルアレイブロック１００、メモリセルＭＣ、互いに相補なビット線ＢＬ・／ＢＬ、ビット線対を「Ｈ」にチャージするプリチャージ手段としてのプリチャージ回路１０６、「Ｌ」で選択状態となるメインワード線１１０、サブワード線１１２、サブ行アドレス信号線１１４、メイン行選択手段としてのメインロウ選択デコーダ１１６、サブ行選択手段としてのサブロウ選択デコーダ群１２０を含む。
【０１１１】
メインロウ選択デコーダ１１６は、アドレス信号に応じてその出力に接続されるメインワード線１１０を選択／非選択状態にする機能を有する。
【０１１２】
サブロウ選択デコーダ１２０は、図５に示すように、第２の設定手段１２１を含み、この第２の設定手段１２１は、ゲート手段１２２ａ−１２２ｄ、反転素子１２８を含んで構成される。
【０１１３】
ゲート手段１２２は、サブワード線１１２の数に応じて複数例えば４個配設され、１本のサブ行アドレス信号線１１４の出力と、反転素子１２８の出力とを入力とし、その出力に接続されるサブワード線１１２をアドレス信号に応じて選択／非選択状態にする機能を有する。そして、サブ行アドレス信号線１１４のいずれかの動作に基づき、いずれかのゲート手段１２２が選択され、反転素子１２８の出力の論理とサブ行アドレス信号線１１４の出力の論理とが一致した時のみサブワード線１１２を活性化するように制御する。
【０１１４】
反転素子１２８は、各ゲート手段１２２とメインワード線１１０との間に接続され、ゲート手段１２２へメインワード線１１０の信号を変換して伝える伝達する機能を有する。
【０１１５】
正規メモリセル１０２は、マトリックス状に配置され、サブワード線１１２及びビット線対ＢＬ・／ＢＬに接続される。サブワード線１１２は、ゲート手段１２２ａ〜１２２ｄに各１本づつ接続されており、サブ行アドレス信号線１１４と１２８を介したメインワード線１１０との状態によってただ１本のみ選択状態になる。
【０１１６】
尚、実際には例えば１メガビットのＳＲＡＭ等では、１０４８５７６個のメモリセル１０２があり、ビット線対、サブワード線、サブロウ選択デコーダは各々１０２４本、メイワード線、メインロウ選択デコーダは各々２５６本有する。
【０１１７】
ここで、第２の設定手段１２１の詳細について図６を用いて説明する。図６に示す回路図は、図５中のサブロウ選択デコーダ群１２０の具体的な回路の一例である。
【０１１８】
第２の設定手段１２１に含まれるゲート手段１２２は、ＮＡＮＤゲート１２４とインバータ１２６とを含み構成される。
【０１１９】
ゲート手段１２２は、図６に示すように、サブ行アドレス信号線１１４から供給される２ビットのサブ行アドレス信号の一つと、インバータ１２８の出力とを入力する４つのＮＡＮＤゲート１２４ａ〜１２４ｄを有する。
【０１２０】
インバータ１２６ａ〜１２６ｄは、それぞれ、例えば相補なトランジスタ対等にて構成され、サブワード線１１２を駆動するドライバとして機能する。また、インバータ１２６ａ〜１２６ｄの正電源には、図示しない第１の被昇圧ラインＶＬＩＮＥ１が接続される。
【０１２１】
ＮＡＮＤゲート１２４ａ〜１２４ｄは、デコーダとして機能し、ＮＡＮＤゲート１２４ａ〜１２４ｄの入力の一方は、サブ行アドレス信号線１１４の何れか一本に接続され、他方は、インバータ１２８を介してメインワード線１１０に接続されている。したがって、サブワード線１１２が選択時には、行アドレス信号に従って、いずれか一つのＮＡＮＤゲート１２４より論理「Ｈ」が出力される。
【０１２２】
＜動作について＞
次に、上記構成の動作について図６を用いて説明する。
【０１２３】
メインワード線１１０が非選択状態（「Ｈ」）では、各ＮＡＮＤゲート１２４ａ〜１２４ｄにインバータ１２８を介してその反転信号である「Ｌ」が入力される。このため、ＮＡＮＤゲート１２４の出力は、他方の入力であるサブ行アドレス信号線１１４の状態に関わらず常に「Ｈ」となる。よって、サブワード線１１２は、常に「Ｌ」（非選択状態）になる。この時ビット線対ＢＬ・／ＢＬは「Ｈ」にプリチャージされ、メインワード線１１０も「Ｈ」であるので、ビット線ＢＬ・／ＢＬとメインワード線１１０にショートがあってもショート電流が流れない。
【０１２４】
メインワード線１１０が選択状態（「Ｌ」）では、各ＮＡＮＤゲート１２４ａ〜１２４ｄにインバータ１２８を介してその反転信号である「Ｈ」が入力される。このため、各ＮＡＮＤゲート１２４の出力は、サブ行アドレス信号線１１４の状態によって変化する。ここで、サブ行アドレス信号線１１４は、その内の一本のみ「Ｈ」となり、その他は「Ｌ」である。したがって、「Ｈ」となっている信号線に接続されている例えばＮＡＮＤゲート１２４ａの出力のみ「Ｌ」となり、インバータ１２６ａを介して接続されているサブワード線１１２を「Ｈ」（選択状態）にする。この時、他のＮＡＮＤゲート１２４ｂ〜１２４ｄ出力は、「Ｈ」のままなので、インバータ１２６ｂ〜１２６ｄを介して接続されているサブワード線１１２は「Ｌ」（非選択状態）のままである。
【０１２５】
したがって、複数本のサブワード線１１２の中で１本のみが選択されることとなり、メインワード線１１０が選択時「Ｌ」／非選択時「Ｈ」であっても通常動作に問題ない。
【０１２６】
以上のように本実施の形態２によれば、以下の効果を有する。
【０１２７】
（１）ビット線ＢＬ・／ＢＬとメインワード線１１０とにショートがある場合でも、その非選択期間でショート電流は流れないので、動作不良の正規メモリセルを行冗長メモリセルと列冗長メモリセルとを同時に使用することで動作的にも電気的にも良品が得られる。
【０１２８】
（２）サブ行アドレス信号線の論理とメインワード線の論理でゲート手段が動作されるので、サブワード線の活性・非活性を確実に行うことができる。したがって、ショート電流発生時に、メインワード線がハイレベル電位となっても、サブワード線はロウレベル電位となって、かつ、サブ行アドレス信号線の信号も伝達されず、サブワード線は非活性となって、不良となった正規メモリは選択されずに済む。
【０１２９】
（３）実施の形態１の装置に比して、１個の反転素子を４つのゲート手段に兼用して用いているので、素子数を大幅に低減することができ、半導体記憶装置の小型化及び製造コストを削減することができる。このように、複数のサブワード線を有するメモリでは、そのメインワード線とサブワード線との信号を反転せしめる反転素子を、各ゲート手段に共通に使用することで（兼用することで）、元来反転素子として機能する素子の素子数を大幅に低減することができ、装置の小型化、製造コストの低減等が図れる。
【０１３０】
［実施の形態３］
次に、本発明に係る実施の形態３について、図７〜図９を用いて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態３と上記実施の形態１との相違点は、メインワード線を、ハイレベルの時に選択状態とし、ロウレベルの時に非選択状態とすると共に、冗長回路の使用時に、メインワード線をＨに固定して、正規メモリセルの使用を禁止させた点にある。図７は、本例の半導体記憶装置の一例を示す回路図である。図８は、図７のメインロウ選択デコーダの詳細を示す回路図である。図９は、図７のサブロウ選択デコーダの一例を示す回路図である。
【０１３１】
本例では、図７に示すように、正規メモリセル２０２を含むメモリセルアレイブロック２００、メインワード線２１０、サブワード線２１２、メイン行選択手段としてのメインロウ選択デコーダ２２０、サブ行選択手段としてのサブロウ選択デコーダ群２６０等を含む。尚、図示しないが、実施の形態１にて開示された図１に示すブロック選択デコーダ６０及びそれに含まれる変更手段６２等も本例は備えている。したがって、その詳細な説明は省略する。
【０１３２】
メインロウ選択デコーダ２２０は、図７及び８に示すように、メインワード線２１０に接続された電位設定手段２２２を含んで構成される。
【０１３３】
電位設定手段２２２は、図７及び図８に示すように、図１の変更手段６２による変更時（以下正規メモリセル２０２非選択時という）に、不良となった正規メモリセル２０２の選択に使用されるメインワード線２１０の電位を、プリチャージされた一対のビット線ＢＬ・／ＢＬの電位にほぼ等しい電位に常時設定する機能を有し、駆動手段２３０、第１の電位設定手段２３２、第２の電位設定手段２３６、切換手段２４２を含み構成される。
【０１３４】
駆動手段２３０は、メインワード線２１０に接続され、該メインワード線２１０を駆動する機能を有し、インバータ等にて形成される一対のドライバ２３０ａ・２３０ｂを有する。
【０１３５】
第１の電位設定手段２３２は、正規メモリセル２０２非選択時に、不良となった正規メモリセル２０２が接続されるメインワード線２１０の電位を、プリチャージされたビット線ＢＬ・／ＢＬの電位にほぼ等しくなるように常に電位状態を設定する機能を有し、例えば第１の電源と第２のスイッチ手段としてのＰｃｈトランジスタ２３４にて形成される。
【０１３６】
このＰｃｈトランジスタ２３４は、メイン行アドレス信号線２１６とメインワード線２１０との間に介在され、制御端子であるゲート電極がヒューズ２４６に接続されている。Ｐｃｈトランジスタ２３４は、Ｎｃｈトランジスタ２３８のゲート電極にゲート電極が接続され、かつ、Ｎｃｈトランジスタ２３８のドレイン電極にソース電極が接続される。
【０１３７】
第２の電位設定手段２３６は、正規メモリセル２０２選択時、すなわち、不良が発生しない通常動作の場合に、メイン行アドレス信号線２１６のメイン行アドレス信号の出力に基づき、メインワード線２１０をハイレベル電位で活性化して、正規メモリセル２０２を選択可能な状態に設定する機能を有し、第１のスイッチ手段としてのＮｃｈトランジスタ２３８、ゲート手段２４０を含み構成される。
【０１３８】
Ｐｃｈトランジスタ２３４は、第２の電源とメインワード線２１０との間に介在され、制御端子であるゲート電極がヒューズ２４６に接続される。
【０１３９】
すなわち、第１の電源と接地電位との間に直列接続された抵抗２４４とヒューズ２４６との接続点にはＮｃｈトランジスタ２３８、Ｐｃｈトランジスタ２３４のゲート電極が接続されており、各トランジスタ２３８・２３４の一方の電極は共通してドライバ２３０ａ・２３０ｂの入力に接続され、他方の電極はＮｃｈトランジスタ２３８でゲート手段２４０の出力、Ｐｃｈトランジスタ２３４が第２の電源と接続される。
【０１４０】
ゲート手段２４０は、Ｎｃｈトランジスタ２３８とメイン行アドレス信号線２１６との間に介在され、各メイン行アドレス信号線２１６の論理がすべて同一のときのみメインワード線２１０を活性化するように制御される機能を有し、例えばＮＯＲゲート等にて形成される。
【０１４１】
切換手段２４２は、第１、第２の電位設定手段２３２、２３６の一方を有効とするように切り換える機能を有し、第１の電源と、プログラム素子例えばヒューズ２４６、抵抗２４４を含み構成される。ヒューズ２４６は、抵抗２４４と第１の電源との間に介在接続される。抵抗２４４は、接地線に接続される。尚、プログラム素子としては、ヒューズの他いわゆる不揮発性素子が好ましい。
【０１４２】
尚、メイン行アドレス信号線２１６は、メモリ行アドレス信号が導通され、図中では省略してあるが、例えばメインワード線が２５６本あるとすれば３組の信号線群での総本数は最大２０本になる。また、メインワード線駆動用のドライバ２３０ａ・２３０ｂの出力はメインロウ選択デコーダ２２０の出力となる。
【０１４３】
尚、第１の電位設定手段２３２、切換手段２４２、Ｎｃｈトランジスタ２３８とでメインワード線用制御手段２５０を構成しても良い。この場合、一対のドライバ２３０ａ・２３０ｂ間に介在され、ドライバ２３０ａ・２３０ｂへの入力信号によりメインワード線２１０を制御する機能を有する。
【０１４４】
サブロウ選択デコーダ群２６０は、図９に示すように、サブ行選択部２６２、制御手段２７０を含み構成される。
【０１４５】
各サブ行選択部２６２は、２入力ＮＡＮＤゲート２６４ａ〜２６４ｄとその出力に接続されサブワード線２１２を駆動するインバータ２６６ａ〜２６６ｄで構成される。
【０１４６】
各ＮＡＮＤゲート２６４ａ〜２６４ｄの入力の一方はサブ行アドレス信号線２１４の１本に接続されおり、他方の入力はサブワード線用制御手段２７０に接続されている。
【０１４７】
制御手段２７０は、不良となった正規メモリセル２０２の選択を禁止する禁止信号ｂｘｊに基づき、前記正規メモリセル２０２に接続された例えば４本のサブワード線を常時非活性化する機能を有し、ゲート手段２７２、反転素子２７４を含む。
【０１４８】
ゲート手段２７２は、メインワード線２１０の論理と、冗長メモリセルの使用時に正規メモリセル２０２の選択を禁止する禁止信号ｂｘｊとが入力される機能を有し、例えばＮＡＮＤゲート等にて形成される。
【０１４９】
反転素子２７４は、第１のゲート手段２７２の出力を反転してサブ行選択部２６２に出力される機能を有する。
【０１５０】
ゲート手段２７２の入力にはメインワード線２１０と禁止信号ｂＸｊが入力され、その出力は反転素子２７４で反転されてサブ行選択部２６２ａ〜２６２ｄのＮＡＮＤゲート２６４ａ〜２６４ｄに共通に入力される。
【０１５１】
尚、禁止信号ｂｘｊは、冗長メモリセルを用いる場合に正規メモリセルを選択しないよう正規アドレスデコーダ回路に入力される禁止信号であり、冗長メモリセル使用時にはこの信号は「Ｌ」になる。
【０１５２】
＜動作について＞
次に、図７の構成の動作について図７〜図９を用いて説明する。
【０１５３】
先ず、図８に示すように、メインロウ選択手段２２０において、ビット線ＢＬ・／ＢＬとメインワード線２１０とのショートが無く、かつ、不良メモリセルも無い場合は、ヒューズ２４６は切断されない。この時、ヒューズ２４６と抵抗２４４との接続点は「Ｈ」になる。これにより、Ｐｃｈトランジスタ２３４はオフ、Ｎｃｈトランジスタ２３８はオンとなり、ドライバ２３０ａ・２３０ｂの入力にはゲート手段２４０の出力が伝達され、通常の動作を行う。
【０１５４】
また、ビット線ＢＬとメインワード線２１０のショートは無いが、その他の理由で不良メモリセルが発生し、冗長メモリセルを使用する場合は、ヒューズ２４６は切断されない。この時、ドライバ２３０ａ・２３０ｂの入力はゲート手段２４０の出力になる。但し、冗長使用時には、ゲート手段２４０に入力されるメイン行アドレス信号はメインワード線２１０を選択する信号でないので、ゲート手段２４０の出力は「Ｌ」となる。このため、メインワード線２１０は「Ｌ」に固定され、このメインワード線２１０に従属するサブワード線２１２も非選択状態「Ｌ」に固定される。そして、不良となった正規メモリセル２０２の代わりに冗長メモリセルが選択される。
【０１５５】
さらに、ビット線ＢＬとメインワード線２１０とにショートが発生した場合、ヒューズ２４６は切断される。ここで、ヒューズ２４６が切断されると、ヒューズ２４６と抵抗２４４との接続点の電位は、接地電位（「Ｌ」）になり、Ｎｃｈトランジスタ２３８はオフ、Ｐｃｈトランジスタ２３４はオンになる。このため、ゲート手段２４０の出力はドライバ２３０ａ・２３０ｂに伝達されず、ドライバ２３０ａ・２３０ｂの入力が「Ｈ」に固定される。
【０１５６】
したがって、メインワード線２１０は「Ｈ」に固定され、プリチャージされたビット線ＢＬ（非選択状態なので「Ｈ」）と等しい電位となる。これにより、製造プロセス時に、ビット線ＢＬを形成する金属層とメインワード線２１０を構成する金属層との間に異物が混入し、ショートが発生しても、メインワード線２１０にショート電流は流れない。尚、サブロウ選択デコーダは、メインワード線２１０が「Ｈ」でも、サブワード線が選択されない構成であるとする。
【０１５７】
一方、図９において、冗長メモリセルを使用しない通常動作の場合、メインワード線２１０は選択状態で「Ｈ」、非選択状態では「Ｌ」になる。また、禁止信号ｂＸｊは「Ｈ」である。この時、ＮＡＮＤゲート２７２の出力は、メインワード線２１０の電位状態に依存する。つまり、禁止信号ｂｘｊが「Ｈ」の時は、メインワード線２１０の状態がそのまま各サブ行選択部２６２ａ−２６２ｄに入力される。
【０１５８】
冗長メモリセルを使用する場合、メインワード線２１０は「Ｈ」に固定される。また、禁止信号ｂｘｊは「Ｌ」になる。この時、ゲート手段２７２の出力は「Ｈ」になる。ここで、サブ行選択部２６２ａ〜２６２ｄにはゲート手段２７２の出力がインバータ２７４で、反転された「Ｌ」が入力される。
【０１５９】
したがって、各サブ行選択部２６２ａ〜２６４ｄ内のＮＡＮＤゲート２６４ａ〜２６４ｄの出力は、「Ｈ」になり、各サブワード線２１２はインバータ２６６ａ〜２６６ｄによって反転された「Ｌ」（非選択状態）となって、正規メモリセル２０２は選択されない。尚、ヒューズに換えて、例えばフローティングゲートトランジスタやＲＯＭメモリセル素子等を使用することもできる。
【０１６０】
以上のように本実施の形態３によれば、以下の効果を有する。
【０１６１】
（１）メインワード線２１０とビット線ＢＬにショートがあっても、メインワード線２１０は「Ｈ」、ビット線ＢＬ・／ＢＬは「Ｈ」（非選択状態）であるためのショート電流は流れない。また、行冗長メモリセルと列冗長メモリセルとを同時に使用することで動作不良を救済すれば良品が得られる。
【０１６２】
（２）正規メモリセルの非選択時に、ビット線の電位に、メインワード線の電位を等しく設定せしめる電位設定手段を設けたことで、仮にビット線層とメインワード線層との層間に異物が形成されてビット線とメインワード線にショートが発生しても、過剰な電流がメモリセルアレイブロック内に流れることはない。このため、冗長メモリセルが良好に駆動して品質が向上する。また、他の素子の誤動作等も防止できる。また、変更手段が設けてあることから、ショートがない場合には、通常通り、メインワード線をハイレベルにすることで、サブワード線を活性化して正規メモリセルの選択が可能である。
【０１６３】
すなわち、メインワード線とビット線とがショートすることによって、変更手段により、動作不良となっている正規メモリセルを冗長メモリセルで救済する場合にのみ、電位設定手段により、正規メモリセルを選択していたメインワード線をハイレベル電位に固定する。
【０１６４】
そして、制御手段により、不良となった正規メモリセルが従属されるサブワード線を非活性にする事でショート電流の流入の防止及び正規メモリセルの誤動作等の防止ができ、動作不良を冗長メモリセルを用いて救済することで良品を得られるので、歩留り向上を図ることができる。尚、この時、制御手段には、正規メモリセルの選択を禁止する禁止信号が供給されるので、サブ行アドレス信号の論理に拘わらず、正規メモリセルの選択を防止できる。
【０１６５】
（３）第１の電位設定手段により、ショートが発生した場合に、メインワード線の電位レベルを例えばハイレベルとすれば、その電位に固定しておくことで、ショート電流が流れるのを防止できる。また、第２の電位設定手段により、通常動作、すなわち正規メモリセルを選択する時では、メインワード線の電位ををハイレベル、選択しない時はロウレベルとしすることで実行できる。したがって、ショートが発生した場合にのみ、切換手段により第２の電位設定手段の使用を中止して、第１の電位設定手段を使用すれば、ショート対策が有効となる。
【０１６６】
（４）冗長メモリセル選択時には、ヒューズを切断することで、常にメインワード線をハイレベル電位にすることができる。尚、通常動作の場合は、メインワード線がハイレベル電位でサブワード線を活性化できるので、ヒューズを切断しないことで、正規メモリセルの選択を行うことができる。
【０１６７】
（５）メインワード線がハイレベル電位では、禁止信号を阻止して、正規メモリセルの選択を可能とし、メインワード線がロウレベルでは、禁止信号を出力して、正規メモリセルの選択を阻止できる。このように、ゲート手段によりメインワード線の論理に依存でき、制御手段の論理を簡略化できる。
【０１６８】
尚、図９は禁止信号ｂＸｊが「Ｈ」で活性状態になるように設定しても、メインワード線を非選択時にビット線と同じ電圧レベルにでき、サブワード線を非選択状態にすることができるならば本発明の効果が得られる。
【０１６９】
また、プリチャージ回路としては、図１０のように、ディスチャージ回路２８４を設けて、待機時にはビット線対ＢＬ・／ＢＬをＬレベルに固定し、選択時の直前にプリチャージするような構成であっても良い。
【０１７０】
すなわち、図１０に示すように、待機時のビット線ＢＬ・／ＢＬの電位が「Ｌ」である場合、ビット線プリチャージを制御信号ＰＣ２８２・２８６でコントロールする。ＰＣの信号は、ビット線が非選択の時は「Ｈ」、選択時は「Ｌ」であるが、選択状態になる少し前に、「Ｌ」になる。これにより、待機時は、ディスチャージ回路２８４でビット線の電位を「Ｌ」にし、動作時の直前に回路２８４を非活性化すると共にプリチャージ回路２８０を活性化させてビット線電位を「Ｈ」にする。
【０１７１】
図１１はビット線の非選択時電圧レベルが「Ｌ」の場合を示している。メインワード線２８８が非選択状態（「Ｌ」）から選択状態（「Ｈ」）になると、非選択状態の時は、ビット線ＢＬ・／ＢＬは、共に「Ｌ」であり、サブワード線２８９が選択状態になる少し前にいったん「Ｈ」にプリチャージし、その後、それぞれＢＬは「Ｈ」、／ＢＬは「Ｌ」になる。メインワード線２８８が選択期間を終えて非選択状態（「Ｌ」）になると、サブワード線２８９も非選択状態（「Ｌ」）になり、ビット線はディスチャージ回路２８４により「Ｌ」になる。
【０１７２】
［実施の形態４］
次に、本発明に係る実施の形態４について、図１２を用いて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態４は、例えば実施の形態１、２に示される半導体記憶装置のデバイス構造についての一例である。
【０１７３】
メモリセル３００は、図１２に示すように、最上層から順に、メインワード線３０２、有機ＳＯＧ（Spin On Grass ）３０４、ＴｉＮ３０５−金属層３０６−ＴｉＮ３０７の３層からなるビット線の層、ＢＰＳＧ３１０、ポリシリコンＤ層３１２、絶縁層３１３、ポリシリコンＣ層３１４、絶縁層３１５、ポリシリコンＢ層３１６、絶縁層層３１７、ポリシリコンＡ層３１８、素子分離膜３２０、アクティブフィールド３２２、ＳＵＢ３２４を含む。
【０１７４】
尚、これら各層の最適な層間膜厚を表１に示す。
【０１７５】
【表１】
※上記表１の見方は、例えばメインワード線３０２とビット線３０６との間の層間膜厚は、好ましくは３０００〜５０００オングストローム、さらに好ましくは４０００オングストロームとなる。
【０１７６】
また、上記メモリセル３００の各層の静電容量Ｃは、面積をＡ、単位面積容量をＣａ、周囲長をＰ、単位周囲長容量をＣｐとすると、以下の数１のようになる。
【０１７７】
【数１】
但し、Ｈは各層の膜厚（表１のデータ）であり、ｔｏｘはゲート酸化膜厚（接地面からある層の最下面までの高さ）であり、ε0＝８．８５４×１０ー12［Ｆ／ｍ］、εOX＝４とする。
【０１７８】
尚、演算はしていないが、表１の各データに基づき、数１にて演算された静電容量の各数値は、好ましくはＣMAX〜ＣMIN、さらに好ましくはＣTYP と読む。そして、数１にて演算される各演算結果も本発明のメモリセル３００の特有の静電容量としてその効果を奏することができるものであるとする。
【０１７９】
メインワード線３０２の層は、材質は金属層例えばＡｌ−Ｃｕ等にて形成され、膜厚は８６００オングストロームが好ましい。有機ＳＯＧ３０４の層は、膜厚は４０００オングストロームが好ましい。ＴｉＮ３０５・金属層３０６・ＴｉＮ３０７の３層はビット線であり、膜厚は６２００オングストロームが好ましく、金属層３０６の材質は例えばＡｌ−Ｃｕ等にて形成される。
【０１８０】
ＢＰＳＧ（Ｂ、Ｐシリケートガラス）３１０の層は、ＴｉＮ３０５・金属層３０６・ＴｉＮ３０７の層の下層に形成される領域にあっては、膜厚４０００オングストロームが好ましく、有機ＳＯＧ３０４の層の下層に形成される領域では、３０００オングストロームが好ましい。
【０１８１】
ポリシリコンＤ層３１２の膜厚は３５０オングストロームが好ましく、ＴＦＴフィールドとして機能する。絶縁層３１３の膜厚は、３００オングストロームが好ましい。ポリシリコンＣ層３１４の膜厚は、１０００オングストロームが好ましく、ＴＦＴゲートとして機能する。絶縁層３１５の膜厚は、ポリシリコンＣ層３１４の下層領域にあっては、１５００オングストロームが好ましく、ＢＰＳＧ３１０の下層領域にあっては、１０００オングストロームが好ましい。
【０１８２】
ポリシリコンＢ層３１６の膜厚は２０００オングストロームが好ましい。絶縁層３１７の膜厚は、ポリシリコンＢ層３１６の下層領域にあっては１２００オングストロームが好ましく、絶縁層３１５の下層領域にあっては１０００オングストロームが好ましい。ポリシリコンＡ層３１８の膜厚は、２５００オングストロームが好ましい。
【０１８３】
素子分離膜３２０は、材質は例えばＳｉＯ2 等にて形成され、膜厚は、ポリシリコンＡ層３１８の下層領域にあっては３６００オングストロームが好ましく、絶縁層３１７の下層領域にあっては３３００オングストロームが好ましい。
【０１８４】
以上のように、実施の形態４によれば、層間絶縁膜厚を薄く形成しているので、その層の上下の金属層のコンタクトを容易に形成できる。また、ビット線とメインワード線とが層間絶縁膜を介して形成ことにより、ビット線とメインワード線が金属層で形成されても、その交差する部分での絶縁が確実に行えるが、仮に製造中に異物が混入して、ショートが上記メインワード線とビット線との間に発生しても問題が生じず、良品を得て半導体記憶装置を使用することができる。
【０１８５】
尚、本発明に係る装置と方法はそのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、上述した各実施の形態においては、行冗長メモリセル、列冗長メモリセルを各々メモリセルアレイブロックの列方向及び行方向に沿って形成したが、これに限らず、メモリセルアレイブロックの正規メモリセルと対応して形成してあれば、列方向のみもしくは行方向のみに形成しても良い。また、冗長メモリセルは正規メモリセルの近傍に限らず、他の箇所に形成しても良い。
【０１８６】
上記実施の形態１においては、メモリセルアレイを１６個のブロックに分割しているが、この分割数は設計的なパラメータによって決定されるもので１６分割に限られるものではなく、例えば４、８、２４、３２、６４等でも良い。
【０１８７】
また、行冗長メモリセルアレイをメモリセルアレイブロックの上部に含ませる構成としたが、分離させた構成としても良い。この場合、行冗長メモリセルを選択するサブワード線を選択するメインワード線のメインロウ選択デコーダを、正規メモリセルを従属せしめるメインワード線のメインロウ選択デコーダと独立して設けても良い。
【０１８８】
また、１つのメモリセルアレイブロックに、列冗長メモリセルアレイブロックを１つ形成する構成としたが、複数例えば左右に１つずつ計２個、３個、４個等設けても良い。
【０１８９】
メモリセルの接地線とワード線は、低抵抗の物質であれば高融点金属例えばＭｏ、Ｃｏ、Ｎｉ、Ｔａ等のポリサイドでもよいし、これらのシリサイドでもよい。
【０１９０】
以上の説明ではＳＲＡＭを用いて説明したが、本発明はこれに限定されるものではなく、デバイデットワード線方式を用いればＤＲＡＭ、ＥＥＰＲＯＭ等でも応用可能である。
【０１９１】
また、上記のような半導体記憶装置は、電子機器等にも応用できる。これにより、半導体記憶装置内に、製造過程で複数の各ショート領域が発生しても、良品として使用できるので、使えるチップ数が増大して無駄がなくなり、歩留まりの向上、品質向上等が図れると共に、電子機器の記憶装置としても好適に使用することができる。
【０１９２】
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置のブロック分割を説明するための概略説明図である。
【図２】図１に示す１６個のブロックのうちの２つのブロックを拡大して示す概略説明図である。
【図３】本発明の半導体記憶装置の実施の形態の一例を示す回路図である。
【図４】本発明の半導体記憶装置のワード線の電位状態の推移を示す図であり、ビット線を予めＨにした場合を示す。
【図５】本発明の半導体記憶装置の他の実施の形態の一例の概略を示すブロック図である。
【図６】図５のサブ行選択手段の一例を示す回路図である。
【図７】本発明の半導体記憶装置のさらに他の実施の形態の一例を示す回路図である。
【図８】図７のメイン行選択手段の詳細を示す回路図である。
【図９】図７のサブ行選択手段の詳細を示す回路図である。
【図１０】本発明の半導体記憶装置の実施の形態の一例において、ビット線プリチャージ回路の変形例を示す回路図である。
【図１１】本発明の半導体記憶装置のワード線の電位状態の推移を示す図であり、ビット線を予めＬにした場合を示す。
【図１２】図３の半導体記憶装置の断面を示す断面図である。
【図１３】同図（Ａ）は、従来のデバイデッドワード線方式の半導体記憶装置を示す概略ブロック図であり、同図（Ｂ）は、同図（Ｂ）のメモリセル領域を拡大したブロック図である。
【図１４】図１３（Ａ）のメインロウデコーダの領域を拡大したブロック図である。
【図１５】従来の半導体記憶装置の他の一例のサブＲｏｗデコーダを示す回路図である。
【図１６】従来の半導体記憶装置の問題点を指摘するための概略説明図である。
【符号の説明】
１０、１００、２００ メモリセルアレイブロック
１２、ＭＣ 正規メモリセル
１３ 行冗長メモリセル
１６ プリチャージ手段
２０ 冗長メモリセルアレイブロック
２２ 列冗長メモリセル
３０、１１０、２１０、２８８、４０６、４１０、４１２ メインワード線
３２、１１２、２１２、２８９、４０８、４１４ サブワード線
４０、１１６、２２０ メイン行選択手段
４２、１１８ 第１の設定手段
５０、１２０、２６０ サブ行選択手段
５２ 第２の設定手段
５４、１２８ 反転素子
５５ スイッチ手段
６０ ブロック選択手段
７０ カラム選択デコーダ
８０ ブロック制御回路
２２２ 電位設定手段
２３０ 駆動手段
２３２ 第１の電位設定手段
２３６ 第２の電位設定手段
２４０ ゲート手段
２４２ 切換手段
２７０ 制御手段
２７２ ゲート手段
ＢＬ、／ＢＬ ビット線
ＭＣ 正規メモリセル
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にデバイデッドワード線方式の半導体記憶装置及びそれを用いた電子機器に関するものである。
【０００２】
【背景技術及び発明が解決しようとする課題】
この種の半導体記憶装置は、例えば特開昭62-75996号、特開昭64-64192号等により公知である。
【０００３】
この一例を図１３（Ａ）（Ｂ）、図１４に示す。図１３は従来のデバイデッドワード線方式の半導体記憶装置を示す概略ブロック図、同図（Ｂ）は、同図（Ａ）のメモリセル領域の一部を拡大したブロック図である。図１４は、図１３（Ａ）の半導体記憶装置のメインロウデコーダ４０２の一部を示す回路図である。これらの各図を参照しながら従来技術について説明する。
【０００４】
図１３（Ａ）において、並列配置されたメモリセルブロック４００の中央には、メインロウデコーダ４０２が配置され、各メモリセルブロック４００毎にサブロウデコーダ４０４が配置されている。そして、メインロウデコーダ４０２に基づき、複数のメインワード線４０６の中から１本を選択し、サブロウデコーダ４０４に基づき、選択された１本のメインワード線４０６に従属する複数のサブワード線４０８の中から１本を選択する。
【０００５】
ここで、メインロウデコーダ４０２によりメインワード線４０６を選択する機構について、図１４を用いて説明する。図１４の装置では、メインロウデコーダであるＮＯＲゲートＮＯＲ１、インバータ２つを直列接続したメインワード線駆動用のドライバＤＲＲ・ＤＲＬ、を有する。また、ＮＯＲゲートＮＯＲ１の入力は、メインロウアドレス信号線ＭＲＡＬに接続されている。
【０００６】
そして、メインロウアドレス信号線ＭＲＡＬ中のＮＯＲゲートＮＯＲ１の入力に接続される信号線全てがＬｏｗレベル（以下「Ｌ」）の時にのみ、ＮＯＲゲートＮＯＲ１出力がＨｉｇｈレベル（以下「Ｈ」）になり、メインワード線４０６が活性化される。尚、ＭＲＡＬ中のＮＯＲゲートＮＯＲ１の入力に接続される信号線の１本でも「Ｈ」であれば、そのＮＯＲゲートＮＯＲ１の出力は「Ｌ」になる。したがって、メインワード線４０６は選択状態で「Ｈ」、非選択状態では「Ｌ」になる。
【０００７】
次に、サブロウデコーダ４０４によりサブワード線４０８を選択する機構について、図１３（Ｂ）を用いて説明する。
【０００８】
図１３（Ｂ）において、メモリセルブロック４００内に配置されたメモリセルＭＣには、データの入出力を行うビット線ＢＬ・／ＢＬ及びサブワード線４０８が接続されている。また、ビット線ＢＬ・／ＢＬの一端には、メモリセルＭＣの非選択期間中にビット線ＢＬ・／ＢＬをチャージするプリチャージ回路ＰＣＣが接続されている。更に、サブロウデコーダ４０４の入力には、メインワード線４０６の経路途中から分岐する線と、サブロウアドレス信号線ＳＲＡＬとが接続されている。
【０００９】
そして、活性化されたメインワード線４０６に従属する複数のサブワード線４０８の中から１本を選択するには、サブロウアドレス信号線ＳＲＡＬにて供給されるアドレス信号に基づいてサブワード線４０８の１本が活性化される。
【００１０】
ここで、予め非選択時にビット線ＢＬ・／ＢＬをプリチャージ回路ＰＣＣにより電位レベルを「Ｈ」レベルにしておく。このようにプリチャージを行うのは、高速化、高安定化の一手法であり、特にデータ読み書き動作時におけるビット線容量をチャージする時間を短縮するという効果がある。そして、ビット線ＢＬ・／ＢＬの活性、サブワード線４０８の活性によりメモリセルＭＣが選択される。
【００１１】
ところで、デバイデッドワード線方式の半導体記憶装置では、一般に、高集積化の観点からサブワード線、メインワード線、ビット線を異なる配線層で、かつ、ビット線とメインワード線とが交差する配置のデバイス構造に形成される。しかも、ビット線とメインワード線は、配線長が長くなるために抵抗をできるだけ低くできる金属配線にて形成される。
【００１２】
例えばポリシリコン２層・アルミ２層の構成では、Ｓｉ基板の上に形成される配線層の１層目、２層目をポリシリコン層にて形成し、３層目、４層目をアルミ層にて形成する。そして、例えば３層目をビット線、４層目をメインワード線として使用するようにレイアウトする。
【００１３】
しかしながら、上記のようなデバイス構造であるために、以下に示す問題点が発生した。
【００１４】
すなわち、製造工程中のパーティクル等の問題で、ビット線の金属層とメインワード線の金属層とが交差するポイントの層間膜中に異物が混入し、この領域でビット線とメインワード線とにショートが発生するという問題点があった。
【００１５】
ここで、ショートが発生すると、図１６に示すように、待機時のビット線電位が予めプリチャージ回路４３０にて常時ＯＮ状態（「Ｈ」レベル）に設定されるタイプの回路では、非選択時にメインワード線４０６が「Ｌ」レベル、ビット線ＢＬが「Ｈ」レベルとなるために、図示のようにビット線ＢＬからメインワード線４０６へ電流が流れるという問題点がある。
【００１６】
上記のような電流が流れると、ショートしたビット線に接続されているメモリセル、及びショートしているメインワード線が選択するサブワード線に従属するメモリセルが動作不良となるという問題点がある。
【００１７】
この動作不良は冗長回路で救済できるものの、救済後は問題のメインワード線は常時「Ｌ」レベル（非選択）、ビット線は常時「Ｈ」レベル（非選択）に固定されるため、例えば通常０．５μＡ程度しか流れないメモリセル領域に、ショートによる電流例えば１ｍＡ・２ｍＡ等の過電流が流れ続け、特にＳＲＡＭ等で待機時の消費電流を低く抑えることを求められるメモリセルについては、消費電流の仕様又は規格を満たすことができないため、良品を得られないという問題点がある。
【００１８】
さらに、図１５に示すような提案がなされている。図１５は従来の半導体記憶装置のサブロウデコーダの一部を示す回路図であり、「“A 21mW 4Mb CMOS SRAM for Battery Operation”ISSCC DIGEST OF TECHNICAL PAPERS ,WPM3.1、pp46〜47,Mar.1991」に記載された図の概略を示している。
【００１９】
同図において、相補の対で構成されたメインワード線４１０、４１２、サブワード線４１４、サブロウデコーダ４２０、を有する。サブロウデコーダ４２０はＰｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２、４２６で構成され、Ｐｃｈトランジスタ４２４とＮｃｈトランジスタ４２２とは各々ソース電極同士、ドレイン電極同士が並列接続される。また、ソース電極側はサブワード線４１４、ドレイン電極側はサブロウアドレス信号線ＳＲＡＬの１本に接続される。Ｎｃｈトランジスタ４２２のゲート電極はメインワード線４１０（「Ｈ」で選択状態）に接続され、Ｎｃｈトランジスタ４２６のゲート電極はメインワード線４１２（「Ｌ」で選択状態）に接続されている。Ｎｃｈトランジスタ４２６は、ソース電極を接地線に、ドレイン電極をサブワード線４１４に、ゲート電極はメインワード線４１２に接続されている。尚、ビット線は「Ｈ」にプリチャージされている。
【００２０】
そして、メモリセルＭＣが非選択の時、メインワード線４１０は「Ｌ」、メインワード線４１２は「Ｈ」である。よって、Ｐｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２はオフ、Ｎｃｈトランジスタ４２６はオンになる。このため、サブワード線４１４は、Ｎｃｈトランジスタ４２６により「Ｌ」になる。
【００２１】
メモリセルＭＣの選択時には、メインワード線４１０は「Ｈ」、メインワード線４１２は「Ｌ」、サブロウアドレス信号線ＳＲＡＬが「Ｈ」になる。このため、Ｐｃｈトランジスタ４２４、Ｎｃｈトランジスタ４２２がオンしてサブワード線４１４は「Ｈ」になる。
【００２２】
しかしながら、図１５の装置では、以下のような問題点が生じる。
【００２３】
（１）２本のメインワード線４１０・４１２が形成されているものの、仮にショートが発生した場合、メインワード線４１２には電流は流れなくても、メインワード線４１０には電流が流れる状態が存在し得るため、上記同様の問題が発生する可能性がある。
【００２４】
（２）Ｎｃｈトランジスタ４２２がオンして非選択期間中にＳＲＡＬからの信号がサブワード線４１４へ伝達されてしまいメモリセルＭＣの誤動作を生じさせるという問題点がある。
【００２５】
（３）配線層及び層間絶縁膜がさらに必要となる。この場合、層間絶縁層が薄いと、段差による断線が起こりやすくなる。それを避けるため、層間絶縁層を厚くすると、配線層同士を接続するためのコンタクトホールが深くなる。このためコンタクト抵抗が増加する。また、層厚が大きくなり、厚さ方向でチップサイズが大きくなるという問題点がある。仮に同層に形成しても、形成領域が大となる。また、製造工程数の増大、製造期間の長期化等によりコストがかかるという問題点がある。
【００２６】
（４）メモリセルを選択する選択期間では、メインワード線４１２は「Ｌ」であるが、仮にショートが発生すると、メインワード線４１２は「Ｌ」に設定されているものの、ショート電流が発生し、一時的に「Ｈ」となることがあり、トランジスタ４２４がオフ、トランジスタ４２６がオンし、サブワード線の電位が降下し、選択が良好に行われないという問題点がある。また、これらメモリセル以外の他の素子の誤動作、素子破壊等を引き起こすという問題点がある。
【００２７】
尚、上記文献には、これらの問題点については一切開示がない。
【００２８】
本発明は、上記した技術の問題点を解決することを課題としてなされたものであって、その目的とするところは、メインワード線とビット線との層間に異物が形成されて、ショートが発生しても、ショート電流が流れるのを防止して、歩留り向上を図ることのできる半導体記憶装置及びそれを用いた電子機器を提供することにある。
【００２９】
また、本発明の他の目的は、ショート電流に起因した誤動作、メモリセルの動作不良等を解消し、メモリセルの選択を良好に行うことのできる半導体記憶装置及びそれを用いた電子機器を提供することにある。
【００３０】
また、本発明のさらに他の目的は、過電流の発生及びそれによるメモリセル以外の他の素子の誤動作、素子破壊等を防止して、しかも装置の小型化を実現できる半導体記憶装置及びそれを用いた含む電子機器を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックを有する。さらに、複数の前記正規メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線を有する。さらに、複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線を選択するメイン行選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段を有する。前記複数列の一対のビット線をプリチャージするプリチャージ手段を有する。ここで、前記メイン行選択手段は、ロウレベル電位で１本の前記メインワード線を活性に設定して該１本の前記メインワード線を選択し、プリチャージされた前記複数列の一対のビット線の電位とほぼ等しいハイレベル電位で他の前記メインワード線を非活性に設定する第１の設定手段を有し、前記サブ行選択手段は、１本の前記メインワード線と１本の前記サブワード線との間に配設され、前記１本のメインワード線がハイレベル電位である時に、前記メインワード線に従属する前記ｎ本のサブワード線を非活性にするＮ個の第２の設定手段を有し、Ｎ個の前記第２の設定手段は、前記１本のメインワード線の信号を入力して該信号の反転信号を出力するｎ個の反転素子と、前記反転素子の出力がロウレベル電位の時に、前記１本のサ ブワード線を非活性にするｎ個のスイッチ手段と、を有する。
【００３２】
本発明によれば、（１）メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【００３３】
また、この時、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されない。そのため、例えば冗長メモリセルを具備するような記憶装置であれば、この時に冗長メモリセルを選択するようにしておくことで、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【００３５】
本発明によれば、以下の作用効果を有する。
【００３６】
（１）第１の設定手段により、メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【００３７】
この時、第２の設定手段により、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されない。そのため、例えば冗長メモリセルを具備するような記憶装置であれば、この時に冗長メモリセルを選択するようにしておくことで、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【００３８】
（２）メインワード線がハイレベル電位で非活性となった時は、反転素子の出力はロウレベル電位となる。ここで、スイッチ手段により、反転素子の出力がロウレベル電位時に、サブワード線を非活性にして、不良となった正規メモリセルの選択を防止することとなる。しかも、スイッチ手段により、正規メモリセルを選択しない時には、サブワード線の電位を接地線電位として、非活性化を確実に行うことができる。
【００３９】
（３）第１の設定手段は、複数のメモリセルアレイブロックに対して共用でき、各ブロック毎に設ける必要がなく、レイアウトの縮小も可能となる。
【００４０】
また、本発明では、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有する。前記スイッチ手段は、前記１本のメインワード線が活性であって、前記少なくとも１本のサブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化する第１のスイッチを有する。さらに、前記１本のメインワード線の非活性時に、前記反転素子の出力に基づいて、前記１本のサブワード線を接地電位に引き下げて非活性化する第２のスイッチを有する。
【００４１】
本発明によれば、ショートが発生しない場合は、第１のスイッチにより、メインワード線が活性（ロウレベル電位）、サブ行アドレス信号線が活性（ハイレベル電位）の時には、サブワード線を活性化（ハイレベル電位）させて、正規メモリセルを通常通りに、良好に選択できる。
【００４２】
また、ショートが発生した場合は、第２のスイッチにより、メインワード線が非活性化（ハイレベル電位）、サブワード線を非活性（ロウレベル電位）にして正規メモリセルの使用可能状態を防止できる。これにより、冗長メモリセルを選択することで、救済が行える。また、メインワード線にショート電流が流れるのを防止し、正規メモリセルの動作不良の防止、過電流の流入等を反転素子により防止できる。
【００４３】
また、本発明では、前記第１のスイッチは、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間に論理ゲート又は高集積化の観点からすればトランスファーゲートで形成することが好ましい。この前記トランスファーゲートの第１の制御端子は、前記１本のメインワード線に接続される。また、前記トランスファーゲートの第２の制御端子は、前記反転素子の出力に接続され、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間の導通が制御される。
【００４４】
本発明によれば、正規メモリセル選択時には、トランスファーゲートのオン動作により、サブ行アドレス信号に基づいて、サブワード線を選択することで、正規メモリセルの選択が可能となる。また、メインワード線の電位によりサブ行アドレス信号のサブワード線への入力を良好に行い、スイッチング動作を確実に行うことができる。さらに、ショートが発生して、不良となった正規メモリセルを選択しない時は、トランスファーゲートのオフ動作により、サブ行アドレス信号を供給を阻止して、不良となった正規メモリセルは選択されない。そして、これらの切換動作をトランスファーゲートのオンオフ動作により良好に行うことができる。また、素子の簡略化、レイアウト面積の縮小が図れる。
【００４５】
また、本発明では、前記第２のスイッチは、前記サブワード線と接地線との間に接続され、前記反転素子の出力に基づいて制御されるスイッチング素子であることが好ましい。該スイッチング素子としては、Ｎｃｈトランジスタを使用するのが適当であるが、Ｐｃｈトランジスタやバイポーラトランジスタ等の素子でも良い。図３ではＰｃｈトランジスタを使用した例を示してある。このようなスイッチング素子により、サブワード線の電位を確実に接地電位にして、サブワード線内の余剰電流を吐き出すことができる。
【００４６】
また、本発明では、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有する。前記第２の設定手段は、前記少なくとも１本のサブ行アドレス信号線の出力と、前記反転素子の出力とを入力し、１本の前記メインワード線が活性であって、それに従属する１本の前記サブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化し、前記１本のメインワード線の非活性の時に、前記１本のサブワード線を非活性化するゲート手段を有する。
【００４７】
本発明によれば、サブ行アドレス信号線の論理とメインワード線の論理でゲート手段が動作されるので、サブワード線の活性・非活性を確実に行うことができる。したがって、ショート電流発生時に、メインワード線がハイレベル電位となっても、サブワード線はロウレベル電位となって、かつ、サブ行アドレス信号線の信号も伝達されず、サブワード線は非活性となって、不良となった正規メモリは選択されずに済む。
【００４８】
また、本発明の半導体記憶装置の他の態様によれば、複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の各正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックを有する。さらに、各々の前記正規メモリセルアレイブロック毎に配置され、前記正規メモリセルの不良メモリセルに対して代用される冗長メモリセルを含む冗長メモリセルアレイブロックを有する。さらに、複数の前記正規メモリセルアレイブロック及び前記冗長メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線を有する。さらに、複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線の電位をハイレベル電位に設定して該１本の前記メインワード線を選択し、選択されない前記メインワード線の電位をローレベル電位に設定するメイン行選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段を有する。さらに、各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段を有する。さらに、前記複数列の一対のビット線をプリチャージするプリチャージ手段を有する。さらに、前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化されるサブ行アドレス信号線を有する。ここで、前記ブロック選択手段は、前記冗長メモリセルを選択する冗長選択信号に基づき、不良となった前記正規メモリセルを前記冗長メモリセルアレイブロック内の前記冗長メモリセルに切り換え変更する変更手段を有する。前記メイン行選択手段は、前記変更手段による変更時に、不良となった前記正規メモリセルの選択に使用される前記メインワード線の電位を、プリチャージされた前記一対のビット線の電位にほぼ等しいハイレベル電位に常時設定する電位設定手段を有する。前記サブ行選択手段は、不良となった前記正規メモリセルの選択を禁止する時に活性となる禁止信号に基づき、不良となった前記正規メモリセルに接続されたｎ本のサブワード線を常時非活性化にする制御手段を有する。さらに、前記電位設定手段は、前記変更手段による変更時に、不良となった前記正規メモリセルが接続され前記メインワード線の電位を、プリチャージされた前記ビット線の電位に常にほぼ等しくなるように電位に設定する第１の電位設定手段と、前記変更手段による変更前に、前記メイン行アドレス信号の出力に基づき、１本の前記メインワード線をハイレベル電位に設定して、前記正規メモリセルを選択可能な状態に設定する第２の電位設定手段と、前記第１、第２の電位設定手段の一方を有効とするように切り換える切換手段と、を含む。
【００４９】
この発明においても、上述の発明と同様に、正規メモリセルの非選択時に、ビット線の電位に、メインワード線の電位を等しく設定せしめる電位設定手段を設けたことで、仮にビット線層とメインワード線層との層間に異物が形成されてビット線とメインワード線にショートが発生しても、過剰な電流がメモリセルアレイブロック内に流れることはない。このため、冗長メモリセルが良好に駆動して歩留まりが向上する。また、他の素子の誤動作等も防止できる。
【００５０】
また、変更手段が設けてあることから、ショートがない場合には、通常通り、メインワード線をハイレベルにすることで、サブワード線を活性化して正規メモリセルの選択が可能である。すなわち、メインワード線とビット線とがショートすることによって、変更手段により、動作不良となっている正規メモリセルを冗長メモリセルで救済する場合にのみ、電位設定手段により、正規メモリセルを選択していたメインワード線をハイレベル電位に固定する。
【００５１】
そして、制御手段により、不良となった正規メモリセルが従属されるサブワード線を非活性にする事でショート電流の流入の防止及び正規メモリセルの誤動作等の防止ができ、動作不良を冗長メモリセルを用いて救済することで良品を得られるので、歩留り向上を図ることができる。尚、この時、制御手段には、正規メモリセルの選択を禁止する禁止信号が供給されるので、サブ行アドレス信号の論理に拘わらず、正規メモリセルの選択を防止できる。
【００５３】
本発明によれば、第１の電位設定手段により、ショートが発生した場合に、メインワード線の電位レベルを例えばハイレベルとすれば、その電位に固定しておくことで、ショート電流が流れるのを防止できる。また、第２の電位設定手段により、通常動作、すなわち正規メモリセルを選択する時では、メインワード線の電位をハイレベル、選択しない時はロウレベルとすることで実行できる。したがって、ショートが発生した場合にのみ、切換手段により第２の電位設定手段の使用を中止して、第１の電位設定手段を使用すれば、ショート対策が有効となる。
【００５４】
また、本発明では、メイン行選択手段に接続されて、前記メイン行アドレス信号により活性化される少なくとも１本のメイン行アドレス信号線を有する。前記切換手段は、接地線と第１の電源との間に介在接続されたプログラム素子を有する。前記第２の電位設定手段は、第２の電源と１本の前記メインワード線との間に介在され、第１の制御端子が前記プログラム素子に接続された第１のスイッチ手段を有する。前記第１の電位設定手段は、前記少なくとも１本のメイン行アドレス信号線と前記メインワード線との間に介在され、第２の制御端子が前記プログラム素子に接続された第２のスイッチ手段を有する。
【００５５】
本発明によれば、冗長メモリセル選択時には、プログラム素子例えばヒューズを切断することで、常にメインワード線をハイレベル電位にすることができる。尚、通常動作の場合は、メインワード線がハイレベル電位でサブワード線を活性化できるので、ヒューズを切断しないことで、正規メモリセルの選択を行うことができる。
【００５６】
また、本発明では、前記制御手段は、１本の前記メインワード線と１本の前記サブワード線との間に設けられ、前記禁止信号が活性であるときに、前記少なくとも１本のサブ行アドレス信号の論理に拘わらず、前記１本のサブワード線を非活性とするゲート手段を有する。
【００５７】
本発明によれば、メインワード線の論理に依存できる。すなわち、メインワード線がハイレベル電位では、禁止信号を阻止して、正規メモリセルの選択を可能とし、メインワード線がロウレベルでは、禁止信号を出力して、正規メモリセルの選択を阻止できる。このように、ゲート手段により制御手段の論理を簡略化できる。
【００５８】
また、本発明では、前記ビット線と前記メインワード線とが層間絶縁膜を介して形成される。これにより、ビット線とメインワード線が金属層で形成されても、その交差する部分での絶縁が確実に行えるが、仮に製造中に異物が混入して、ショートが上記メインワード線とビット線との間に発生しても問題が生じず、良品を得て半導体記憶装置を使用することができる。
【００５９】
また、本発明に係る電子機器は、上記のような半導体記憶装置を有する。これにより、半導体記憶装置内に、製造過程で複数の各ショート領域が発生しても、良品として使用できるので、使えるチップ数が増大して無駄がなくなり、歩留まりの向上、品質向上等が図れると共に、電子機器の記憶装置としても好適に使用することができる。
【００６０】
【発明の実施の形態】
以下、本発明の好適な実施の形態の一例について図面を参照して具体的に説明する。
【００６１】
［実施の形態１］
＜全体構成＞
先ず、本発明の特徴的な構成である第１、第２の設定手段等に先立って、半導体記憶装置の全体構成について図１及び図２を用いて説明する。図１は、本例の半導体記憶装置のメモリセルアレイのブロック分割を示す概略説明図、図２は図１に示すメモリセルアレイブロックの中の２つを拡大して示す概略説明図である。
【００６２】
本例の半導体記憶装置は、図１に示すように、列方向でブロック分割して形成され、複数例えばブロック番号０〜１５の１６個のメモリセルアレイブロック１０と、ブロック番号７・８のメモリセルアレイブロック１０・１０間に介在されるメイン行選択手段としてのメインロウ選択デコーダ４０と、各メモリセルアレイブロック１０・１０間に一対に配置されるサブ行選択手段としてのサブロウ選択デコーダ群５０・５０と、図２に示すように、列冗長メモリセルアレイブロック２０、メインワード線３０、サブワード線３２、ブロック選択手段としてのブロック選択デコーダ６０、カラム選択デコーダ７０、ブロック制御回路８０、センスアンプ９０、を含み構成される。
【００６３】
メモリセルアレイブロック１０には、図２に示すように、プリチャージされる複数例えば６４列の一対のビット線ＢＬ・／ＢＬと、２５６×４の計１０２４本のサブワード線３２と、一対のビット線ＢＬ・／ＢＬとサブワード線３２との各交差部にてそれぞれに接続され、複数例えば１０２４×６４個配設される正規メモリセル１２と、正規メモリセル１２のＶＤＤ側部位に配置される複数例えば８×６４個の行冗長メモリセル１３と、カラムゲート１４等を含み構成される。尚、行冗長メモリセル１３は、正規メモリセル１２の横行に生じる不良メモリセルに対して代用される。
【００６４】
列冗長メモリセルアレイブロック２０は、各々のメモリセルアレイブロック１０毎に配置され、正規メモリセル１２の縦列に生じる不良メモリセルに対して代用される列冗長メモリセル２２を含む。
【００６５】
メインワード線３０は、メモリセルアレイブロック１０及び冗長メモリセルアレイブロック２０に亘って複数例えば２５６本設けられ、いずれか１本が活性になることでサブワード線３２を選択可能とするものである。尚、２５６本のメインワード線３０は１６個のメモリセルアレイブロック１０に共用される。また、本例では、行冗長メモリセル１３に接続される２本の冗長メインワード線３０′、８本の冗長サブワード線３２′及び各々１６組の冗長ビット線ＢＬ・／ＢＬも配置されている。
【００６６】
メインロウ選択デコーダ４０は、２５６本のメインワード線３０に接続されて、複数のメモリセルアレイブロック１０に共用される。また、メインロウ選択デコーダ４０には、メイン行アドレス信号が導通される図示しない複数のメイン行アドレス信号線が接続される。そして、このメイン行アドレス信号線を介して供給される上位のメイン行アドレス信号Ａ８〜Ａ１１、Ａ１３〜Ａ１６に基づいて、１本のメインワード線３０が活性化されて選択がなされる。
【００６７】
サブロウ選択デコーダ５０は、各々のメモリセルアレイブロック１０毎に設けられ、サブ行アドレス信号に基づいて、選択された１本のメインワード線３０に従属する例えば４本のサブワード線３２の中から１本のサブワード線３２を選択する機能を有する。１０２４本のサブワード線３２は、各ブロック１０毎に設けられたサブロウ選択デコーダ５０に接続されている。また、サブロウ選択デコーダ５０には、サブ行アドレス信号が導通される複数のサブ行アドレス信号線３４が接続される。サブロウ選択デコーダ５０の詳細については後述する。
【００６８】
ブロック選択デコーダ６０は、１６個のメモリセルアレイブロック１０毎に設けられる。そして、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号と、サブワード線３２を選択する下位のサブ行アドレス信号とが入力され、ブロック選択アドレス信号Ａ３〜Ａ６に基づいて、いずれか一つのメモリセルアレイブロック１０を選択する機能を有する。また、選択された一つのメモリセルアレイブロック１０内のサブワード線３２を選択するサブ行アドレス信号を出力する機能を有する。さらに、このブロック選択デコーダ６０には被昇圧ラインＶＬＩＮＥ１が接続されている。
【００６９】
また、ブロック選択デコーダ６０は、ブロック選択アドレス信号Ａ３〜Ａ６のいずれか２つの信号例えばＡ３・Ａ５が入力されるナンドゲート回路にて構成されるのが好ましい。そして、サブロウ選択デコーダ５０とブロック選択デコーダ６０との間には、サブ行アドレス信号により活性化されるサブ行アドレス信号線３４が形成されている。
【００７０】
さらに、ブロック選択デコーダ６０は、図２に示すように、変換手段６２をも含んで構成される。この変換手段６２は、冗長メモリセル２２を選択する冗長選択信号ＪＳＳに基づき、不良となった正規メモリセル１２に代えて、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する機能を有する。
【００７１】
また、上記２つの信号Ａ３、Ａ５が入力されると、ブロック選択デコーダ６０は、論理「Ｈ」のブロック選択信号ＢＳＳを出力し、このブロック選択信号ＢＳＳは、ブロツク制御回路８０を介してメモリセルアレイブロック１０に入力される。
【００７２】
ビット線対ＢＬ・／ＢＬは、カラムゲート１４を介して、信号データ線ＢＬＬ，／ＢＬＬに接続されている。
【００７３】
ビット線と共通データ線（差動増幅器へデータを伝達する信号線。複数のビット線が共有する）とを接続するカラムゲート１４が接続されている。
【００７４】
カラム選択デコーダ７０は、ＮＡＮＤゲート等にて構成され、カラム選択信号をカラムゲート１４へ供給することでカラムゲート１４を駆動する機能を有する。カラム選択デコーダ７０には、ブロック選択信号ＢＳＳと列アドレス信号Ａ０〜Ａ２が入力され、１ブロック１０内の８組の一対のビット線ＢＬ・／ＢＬを同時に選択する信号をカラムゲート１４に出力する。すなわち、図１のように、１つのメモリセルアレイブロック１０内は、同時に選択される８組のビット線対毎にカラム番号０〜７に８分割されている。
【００７５】
ブロック選択信号ＢＳＳは、ブロック選択デコーダ６０にて生成され、ブロック制御回路８０を経由してカラム選択デコーダ７０に入力される。また、列冗長メモリセルアレイブロック２０の冗長メモリセル２２を選択する冗長選択信号ＪＳＳは、ブロック選択デコーダ６０を介して冗長カラムゲート２４に入力されることで、冗長カラムゲート２４を駆動して冗長ビット線ＢＬ・／ＢＬの選択がなされる。尚、列冗長メモリセル２２を選択するのに、行方向でのメインワード線３０の選択は上記同様アドレス信号に基づいて行う。
【００７６】
信号データ線ＢＬＬ・／ＢＬＬは、センスアンプ９０を介して、リードバス９２及びライトバス９４に接続されている。
【００７７】
このように、１ブロック内の１本のサブワード線３２が、ブロックアドレス信号Ａ３〜Ａ６、メイン及びサブの行アドレス信号Ａ７〜Ａ１６に基づいて活性化され、１ブロック内の８組の一対のビット線ＢＬ，／ＢＬが、ブロックアドレス信号Ａ３〜Ａ６及び列アドレス信号Ａ０〜Ａ２にて選択されることで、行方向の８つのメモリセル１０に対して同時にデータを読み書きすることができる。
【００７８】
＜第１の設定手段を含むサブロウ選択デコーダ群、第２の設定手段を含むメインロウ選択デコーダについて＞
ここで、第１の設定手段を含むサブロウ選択デコーダ５０、第２の設定手段を含むメインロウ選択デコーダ４０について、図３を用いて説明する。図３は、図１の半導体記憶装置の一部を拡大したブロック図である。
【００７９】
同図において、プリチャージ手段としてのプリチャージ回路１６、互いに相補なビット線ＢＬ・／ＢＬ、メインワード線３０、サブワード線３２、メインロウ選択デコーダ４０、サブロウ選択デコーダ群５０、等が構成されている。
【００８０】
図１、図２に示されたメインロウ選択デコーダ４０は、図３に示すように、第１の設定手段４２を含む。
【００８１】
第１の設定手段４２は、メインワード線３０に接続され、正規メモリセル１２に不良が発生して冗長メモリセル２２に切換選択する場合であって、不良となり非選択となった正規メモリセル１２が従属されるメインワード線３０の電位を、プリチャージされた一対のビット線ＢＬ・／ＢＬの電位「Ｈ」に等しい電位「Ｈ」に設定する機能を有する。したがって、メインワード線３０の電位は、正規メモリセル１２を選択する場合は、「Ｌ」（活性化）であり、選択しない場合は、「Ｈ」（非活性化）となる。
【００８２】
また、図１、図２に示されたサブロウ選択デコーダ群５０は、図３に示すように、複数例えば４段の第２の設定手段５２を含んで構成される。
【００８３】
第２の設定手段５２は、第１の設定手段４２の設定時に、メインワード線３０と少なくとも１本のサブワード線３２との間に配設され、不良が発生したメインワード線３０と少なくとも１本のサブワード線３２とが相反する電位に設定される機能を有し、反転素子５４、スイッチ手段５５、を含み構成される。
【００８４】
反転素子５４は、スイッチ手段５５とメインワード線３０との間に接続され、メインワード線３０の信号を反転してスイッチ手段５５に供給する機能を有し、例えばインバータ等にて形成される。
【００８５】
スイッチ手段５５は、サブワード線３２を活性・非活性に切換る機能を有し、サブワード線３２を非活性化し接地電位にする第２のスイッチとしてのスイッチング素子例えばＰｃｈトランジスタ５６と、サブワード線３２を活性化する第１のスイッチとしてのトランスファーゲート５８と、を含み構成される。尚、該スイッチング素子としては、サブワード線を接地電位にする場合ではＮｃｈトランジスタを使用するのが適当であるが、Ｐｃｈトランジスタやバイポーラトランジスタ等の素子でも良い。図３ではＰｃｈトランジスタを使用した例を示してある。
【００８６】
Ｐｃｈトランジスタ５６は、接地線とサブワード線３２との間に配設され、メインワード線３０の非選択時に、サブワード線３２の電位を接地電位に引き下げて「Ｌ」レベルにするディスチャージ用トランジスタである。このため、Ｐｃｈトランンジスタ５６の制御端子であるゲート電極は、反転素子５４の出力に接続されている。
【００８７】
トランスファーゲート５８は、サブワード線３２とサブ行アドレス信号線３４との間に設けられ、第１の制御端子がメインワード線３０に接続され、第２の制御端子がＰｃｈトランジスタ５６のゲート電極と反転素子５４の出力とに各々接続され、サブワード線３２とサブ行アドレス信号線３４との間の導通を制御する機能を有し、Ｎｃｈトランジスタ５８ａ、Ｐｃｈトランジスタ５８ｂを含み構成される。また、Ｐｃｈトランジスタ５８ｂのゲート端子はメインワード線３０に接続され、Ｎｃｈトランジスタ５８ａとＰｃｈトランジスタ５６のゲート端子はインバータ５４を介してメインワード線３０に接続される。また、第２のスイッチとしてトランスファーゲート５８を採用することで、構成素子数を減らして高集積化が容易になされる。
【００８８】
ここで、ビット線ＢＬ・／ＢＬとメインワード線３０、サブワード線３２は実際の配置でも交差しており、ビット線とメインワード線３０はメタル配線層の１層目、２層目をそれぞれ使用しているとする（詳細は実施の形態４）。
【００８９】
プリチャージ回路１６は、ビット線ＢＬの一端にＮｃｈトランジスタ１８−１・１８−２を介して電源電位に接続しており、Ｎｃｈトランジスタ１８−１・１８−２の各ゲート端子は電源電位に接続されている。尚、ビット線プリチャージ回路１６をＮｃｈトランジスタ１８で構成しているが、Ｐｃｈトランジスタ、ＰｃｈとＮｃｈを組み合わせたもの等で構成しても良い。
【００９０】
＜動作について＞
次に、上述した構成を有するメモリの動作について図３を用いて説明する。図３では、×印は、メインワード線３０とビット線ＢＬの交差ポイントで異物によるショートが発生していることを示す。
【００９１】
ショートがない通常状態では、メインワード線３０が非選択時で「Ｈ」になると、トランスミッションゲート５８がオフ、Ｐｃｈトランジスタ５６がオンするので、Ｐｃｈトランジスタ５６によりサブワード線３２は「Ｌ」レベルに引き下げされ、非選択状態となる。
【００９２】
メインワード線３０が選択時で「Ｌ」になると、トランスミッションゲート５８はオンになり、サブワード線３２にサブロウアドレス信号線３４のアドレス信号が伝達され、Ｐｃｈトランジスタ５６は、オフする。この時、サブワード線３２は、Ｐｃｈトランジスタ５６がオフになるので、接地電位にならず、サブ行アドレス信号線３４の信号がサブワード線３２の信号となる。したがって、サブロウアドレス信号線３４の信号が「Ｈ」であればサブワード線３２も「Ｈ」になり、「Ｌ」では非選択状態「Ｌ」になる。
【００９３】
図３に示すように、メインワード線３０とビット線ＢＬにショートＳがある場合、ビット線ＢＬに接続されるメモリセルＭＣと、メインワード線３０に従属するサブワード線３２に接続された正規メモリセル１２がすべて動作不良になる。このため、動作不良となった正規メモリセル１２に代えて、冗長メモリセル２２又は１３を選択する（この詳細については後述する）。すなわち、正規メモリセル１２の非選択期間中に、冗長メモリセル２２を選択する。
【００９４】
そして、冗長メモリセルの使用中及び使用後では、正規メモリセル１２は非選択なので、ショートしているメインワード線３０及びビット線ＢＬ・／ＢＬは共に「Ｈ」に固定される。このため、ショートによる電流は流れず、冗長メモリセルを用いることで良品を得ることができる。
【００９５】
ここで、本例のメインワード線３０の選択・非選択期間での電位状態の変化について、図４を用いて説明する。図４に、本発明のメインワード線３０及びそれに従属するサブワード線３２の電位状態を示す。図４では、ビット線の非選択時電圧レベルが「Ｈ」の場合を示している。
【００９６】
サブワード線３２が非選択状態の時はビット線ＢＬ・／ＢＬともに「Ｈ」にプリチャージされており、メインワード線３０が非選択状態（「Ｈ」）から選択状態（「Ｌ」）になると、ビット線ＢＬとビット線／ＢＬとで電位が「Ｈ」と「Ｌ」とに分かれる。尚、図４中のビット線ＢＬが選択期間中は非選択期間のレベルより若干低くなっているのは、メモリセルＭＣやビット線ＢＬが接続されるデータ線等の箇所でリーク等が発生する経路があるためである。
【００９７】
そして、メインワード線３０が選択期間を終えて非選択状態（「Ｈ」）になると、サブワード線３２も非選択状態（「Ｌ」）になり、ビット線ＢＬ・／ＢＬはプリチャージ回路１６によって「Ｈ」にチャージされる。ここで、本例のメインワード線３０は、従来の半導体記憶装置のメインワード線４０６（図１６）とは逆に、非選択状態は「Ｈ」で選択状態は「Ｌ」である。
【００９８】
したがって、非選択状態では、ビット線ＢＬ・／ＢＬとメインワード線３０が同電位であるので、ショートが生じても、それによる電流が流れない。また、この非選択期間内でメインワード線３０の電位が「Ｈ」で、サブワード線３２の電位が「Ｌ」であるので、メモリセル等を誤って選択することを防止して、正規メモリセルにも過電流が流れるのを防止できる。
【００９９】
以上のように本実施の形態１によれば、以下の効果を有する。
【０１００】
（１）第１の設定手段により、メインワード線の電位レベルを非活性時はハイレベル電位、活性時はロウレベル電位とし、非活性時のメインワード線の電位は、プリチャージされたビット線の電位にほぼ等しい電位となる。これにより、メインワード線が非活性時（正規メモリセルを選択しない非選択時）に、ビット線とメインワード線とがショートしても、メインワード線にショート電流が流れない。
【０１０１】
また、この時、第２の設定手段により、メインワード線の電位がハイレベル電位であっても、サブワード線は活性化されないので、不良となった正規メモリセルは選択されずに、良好に冗長メモリセルが選択されるため、良品を得ることができる。さらに、電流不良は考慮せずに冗長メモリセルを用いて正規メモリセル等の動作不良が救済でき、良品を得られる。
【０１０２】
このように、本発明を応用する事によって、メインワード線とビット線とがショートしていて、かつ、そのメインワード線が非選択期間であっても、ビット線からメインワード線へのショート電流が流れず電流不良となるのを防止できるので、冗長メモリセルを用いることで動作不良を救済すれば良品が得られ、歩留り向上に寄与できる。
【０１０３】
（２）メインワード線がハイレベル電位で非活性となった時は、反転素子の出力はロウレベル電位となる。ここで、スイッチ手段により、反転素子の出力がロウレベル電位時に、サブワード線を非活性にして、不良となった正規メモリセルの選択を防止することとなる。しかも、スイッチ手段により、正規メモリセルを選択しない時には、サブワード線の電位を接地線電位として、非活性化を確実に行うことができる。
【０１０４】
（３）第１の設定手段は、複数のメモリセルアレイブロックに対して共用でき、各ブロック毎に設ける必要がなく、レイアウトの縮小も可能となる。
【０１０５】
（４）ショートが発生しない場合は、第１のスイッチにより、メインワード線が活性（ロウレベル電位）、サブ行アドレス信号線が活性（ハイレベル電位）の時には、サブワード線を活性化（ハイレベル電位）させて、正規メモリセルを通常通りに、良好に選択できる。この第１のスイッチを、、Ｐｃｈトランジスタとすることで、サブワード線の電位を確実に接地電位にして、サブワード線内の余剰電流を吐き出すことができる。
【０１０６】
また、ショートが発生した場合は、第２のスイッチにより、メインワード線が非活性化（ハイレベル電位）、サブワード線を非活性（ロウレベル電位）にして正規メモリセルの使用可能状態を防止できる。これにより、冗長メモリセルを選択することで、救済が行える。また、メインワード線にショート電流が流れるのを防止し、正規メモリセルの動作不良の防止、過電流の流入等を反転素子により防止できる。
【０１０７】
（５）正規メモリセル選択時には、トランスファーゲートのオン動作により、サブ行アドレス信号に基づいて、サブワード線を選択することで、正規メモリセルの選択が可能となる。また、メインワード線の電位によりサブ行アドレス信号のサブワード線への入力を良好に行い、スイッチング動作を確実に行うことができる。さらに、ショートが発生して、不良となった正規メモリセルを選択しない時は、トランスファーゲートのオフ動作により、サブ行アドレス信号を供給を阻止して、不良となった正規メモリセルは選択されない。そして、これらの切換動作をトランスファーゲートのオンオフ動作により良好に行うことができる。また、素子の簡略化、レイアウト面積の縮小が図れる。
【０１０８】
（６）各メモリセルアレイブロックをブロック選択手段にて選択でき、しかも、このブロック選択手段は、冗長選択信号に基づいて、正規メモリセルが選択されない時に、冗長メモリセルを選択するものとして兼用することができる。
【０１０９】
［実施の形態２］
次に、本発明に係る実施の形態２について、図５及び図６に基づいて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態２と上記実施の形態１との相違点は、各サブワード線に対して反転素子が共用される点にある。図５は、半導体記憶装置の実施の形態２の概略を示すブロック図である。図６は、図５のサブ行選択手段の一例を示す回路図である。
【０１１０】
本例では、メモリセルアレイブロック１００、メモリセルＭＣ、互いに相補なビット線ＢＬ・／ＢＬ、ビット線対を「Ｈ」にチャージするプリチャージ手段としてのプリチャージ回路１０６、「Ｌ」で選択状態となるメインワード線１１０、サブワード線１１２、サブ行アドレス信号線１１４、メイン行選択手段としてのメインロウ選択デコーダ１１６、サブ行選択手段としてのサブロウ選択デコーダ群１２０を含む。
【０１１１】
メインロウ選択デコーダ１１６は、アドレス信号に応じてその出力に接続されるメインワード線１１０を選択／非選択状態にする機能を有する。
【０１１２】
サブロウ選択デコーダ１２０は、図５に示すように、第２の設定手段１２１を含み、この第２の設定手段１２１は、ゲート手段１２２ａ−１２２ｄ、反転素子１２８を含んで構成される。
【０１１３】
ゲート手段１２２は、サブワード線１１２の数に応じて複数例えば４個配設され、１本のサブ行アドレス信号線１１４の出力と、反転素子１２８の出力とを入力とし、その出力に接続されるサブワード線１１２をアドレス信号に応じて選択／非選択状態にする機能を有する。そして、サブ行アドレス信号線１１４のいずれかの動作に基づき、いずれかのゲート手段１２２が選択され、反転素子１２８の出力の論理とサブ行アドレス信号線１１４の出力の論理とが一致した時のみサブワード線１１２を活性化するように制御する。
【０１１４】
反転素子１２８は、各ゲート手段１２２とメインワード線１１０との間に接続され、ゲート手段１２２へメインワード線１１０の信号を変換して伝える伝達する機能を有する。
【０１１５】
正規メモリセル１０２は、マトリックス状に配置され、サブワード線１１２及びビット線対ＢＬ・／ＢＬに接続される。サブワード線１１２は、ゲート手段１２２ａ〜１２２ｄに各１本づつ接続されており、サブ行アドレス信号線１１４と１２８を介したメインワード線１１０との状態によってただ１本のみ選択状態になる。
【０１１６】
尚、実際には例えば１メガビットのＳＲＡＭ等では、１０４８５７６個のメモリセル１０２があり、ビット線対、サブワード線、サブロウ選択デコーダは各々１０２４本、メイワード線、メインロウ選択デコーダは各々２５６本有する。
【０１１７】
ここで、第２の設定手段１２１の詳細について図６を用いて説明する。図６に示す回路図は、図５中のサブロウ選択デコーダ群１２０の具体的な回路の一例である。
【０１１８】
第２の設定手段１２１に含まれるゲート手段１２２は、ＮＡＮＤゲート１２４とインバータ１２６とを含み構成される。
【０１１９】
ゲート手段１２２は、図６に示すように、サブ行アドレス信号線１１４から供給される２ビットのサブ行アドレス信号の一つと、インバータ１２８の出力とを入力する４つのＮＡＮＤゲート１２４ａ〜１２４ｄを有する。
【０１２０】
インバータ１２６ａ〜１２６ｄは、それぞれ、例えば相補なトランジスタ対等にて構成され、サブワード線１１２を駆動するドライバとして機能する。また、インバータ１２６ａ〜１２６ｄの正電源には、図示しない第１の被昇圧ラインＶＬＩＮＥ１が接続される。
【０１２１】
ＮＡＮＤゲート１２４ａ〜１２４ｄは、デコーダとして機能し、ＮＡＮＤゲート１２４ａ〜１２４ｄの入力の一方は、サブ行アドレス信号線１１４の何れか一本に接続され、他方は、インバータ１２８を介してメインワード線１１０に接続されている。したがって、サブワード線１１２が選択時には、行アドレス信号に従って、いずれか一つのＮＡＮＤゲート１２４より論理「Ｈ」が出力される。
【０１２２】
＜動作について＞
次に、上記構成の動作について図６を用いて説明する。
【０１２３】
メインワード線１１０が非選択状態（「Ｈ」）では、各ＮＡＮＤゲート１２４ａ〜１２４ｄにインバータ１２８を介してその反転信号である「Ｌ」が入力される。このため、ＮＡＮＤゲート１２４の出力は、他方の入力であるサブ行アドレス信号線１１４の状態に関わらず常に「Ｈ」となる。よって、サブワード線１１２は、常に「Ｌ」（非選択状態）になる。この時ビット線対ＢＬ・／ＢＬは「Ｈ」にプリチャージされ、メインワード線１１０も「Ｈ」であるので、ビット線ＢＬ・／ＢＬとメインワード線１１０にショートがあってもショート電流が流れない。
【０１２４】
メインワード線１１０が選択状態（「Ｌ」）では、各ＮＡＮＤゲート１２４ａ〜１２４ｄにインバータ１２８を介してその反転信号である「Ｈ」が入力される。このため、各ＮＡＮＤゲート１２４の出力は、サブ行アドレス信号線１１４の状態によって変化する。ここで、サブ行アドレス信号線１１４は、その内の一本のみ「Ｈ」となり、その他は「Ｌ」である。したがって、「Ｈ」となっている信号線に接続されている例えばＮＡＮＤゲート１２４ａの出力のみ「Ｌ」となり、インバータ１２６ａを介して接続されているサブワード線１１２を「Ｈ」（選択状態）にする。この時、他のＮＡＮＤゲート１２４ｂ〜１２４ｄ出力は、「Ｈ」のままなので、インバータ１２６ｂ〜１２６ｄを介して接続されているサブワード線１１２は「Ｌ」（非選択状態）のままである。
【０１２５】
したがって、複数本のサブワード線１１２の中で１本のみが選択されることとなり、メインワード線１１０が選択時「Ｌ」／非選択時「Ｈ」であっても通常動作に問題ない。
【０１２６】
以上のように本実施の形態２によれば、以下の効果を有する。
【０１２７】
（１）ビット線ＢＬ・／ＢＬとメインワード線１１０とにショートがある場合でも、その非選択期間でショート電流は流れないので、動作不良の正規メモリセルを行冗長メモリセルと列冗長メモリセルとを同時に使用することで動作的にも電気的にも良品が得られる。
【０１２８】
（２）サブ行アドレス信号線の論理とメインワード線の論理でゲート手段が動作されるので、サブワード線の活性・非活性を確実に行うことができる。したがって、ショート電流発生時に、メインワード線がハイレベル電位となっても、サブワード線はロウレベル電位となって、かつ、サブ行アドレス信号線の信号も伝達されず、サブワード線は非活性となって、不良となった正規メモリは選択されずに済む。
【０１２９】
（３）実施の形態１の装置に比して、１個の反転素子を４つのゲート手段に兼用して用いているので、素子数を大幅に低減することができ、半導体記憶装置の小型化及び製造コストを削減することができる。このように、複数のサブワード線を有するメモリでは、そのメインワード線とサブワード線との信号を反転せしめる反転素子を、各ゲート手段に共通に使用することで（兼用することで）、元来反転素子として機能する素子の素子数を大幅に低減することができ、装置の小型化、製造コストの低減等が図れる。
【０１３０】
［実施の形態３］
次に、本発明に係る実施の形態３について、図７〜図９を用いて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態３と上記実施の形態１との相違点は、メインワード線を、ハイレベルの時に選択状態とし、ロウレベルの時に非選択状態とすると共に、冗長回路の使用時に、メインワード線をＨに固定して、正規メモリセルの使用を禁止させた点にある。図７は、本例の半導体記憶装置の一例を示す回路図である。図８は、図７のメインロウ選択デコーダの詳細を示す回路図である。図９は、図７のサブロウ選択デコーダの一例を示す回路図である。
【０１３１】
本例では、図７に示すように、正規メモリセル２０２を含むメモリセルアレイブロック２００、メインワード線２１０、サブワード線２１２、メイン行選択手段としてのメインロウ選択デコーダ２２０、サブ行選択手段としてのサブロウ選択デコーダ群２６０等を含む。尚、図示しないが、実施の形態１にて開示された図１に示すブロック選択デコーダ６０及びそれに含まれる変更手段６２等も本例は備えている。したがって、その詳細な説明は省略する。
【０１３２】
メインロウ選択デコーダ２２０は、図７及び８に示すように、メインワード線２１０に接続された電位設定手段２２２を含んで構成される。
【０１３３】
電位設定手段２２２は、図７及び図８に示すように、図１の変更手段６２による変更時（以下正規メモリセル２０２非選択時という）に、不良となった正規メモリセル２０２の選択に使用されるメインワード線２１０の電位を、プリチャージされた一対のビット線ＢＬ・／ＢＬの電位にほぼ等しい電位に常時設定する機能を有し、駆動手段２３０、第１の電位設定手段２３２、第２の電位設定手段２３６、切換手段２４２を含み構成される。
【０１３４】
駆動手段２３０は、メインワード線２１０に接続され、該メインワード線２１０を駆動する機能を有し、インバータ等にて形成される一対のドライバ２３０ａ・２３０ｂを有する。
【０１３５】
第１の電位設定手段２３２は、正規メモリセル２０２非選択時に、不良となった正規メモリセル２０２が接続されるメインワード線２１０の電位を、プリチャージされたビット線ＢＬ・／ＢＬの電位にほぼ等しくなるように常に電位状態を設定する機能を有し、例えば第１の電源と第２のスイッチ手段としてのＰｃｈトランジスタ２３４にて形成される。
【０１３６】
このＰｃｈトランジスタ２３４は、メイン行アドレス信号線２１６とメインワード線２１０との間に介在され、制御端子であるゲート電極がヒューズ２４６に接続されている。Ｐｃｈトランジスタ２３４は、Ｎｃｈトランジスタ２３８のゲート電極にゲート電極が接続され、かつ、Ｎｃｈトランジスタ２３８のドレイン電極にソース電極が接続される。
【０１３７】
第２の電位設定手段２３６は、正規メモリセル２０２選択時、すなわち、不良が発生しない通常動作の場合に、メイン行アドレス信号線２１６のメイン行アドレス信号の出力に基づき、メインワード線２１０をハイレベル電位で活性化して、正規メモリセル２０２を選択可能な状態に設定する機能を有し、第１のスイッチ手段としてのＮｃｈトランジスタ２３８、ゲート手段２４０を含み構成される。
【０１３８】
Ｐｃｈトランジスタ２３４は、第２の電源とメインワード線２１０との間に介在され、制御端子であるゲート電極がヒューズ２４６に接続される。
【０１３９】
すなわち、第１の電源と接地電位との間に直列接続された抵抗２４４とヒューズ２４６との接続点にはＮｃｈトランジスタ２３８、Ｐｃｈトランジスタ２３４のゲート電極が接続されており、各トランジスタ２３８・２３４の一方の電極は共通してドライバ２３０ａ・２３０ｂの入力に接続され、他方の電極はＮｃｈトランジスタ２３８でゲート手段２４０の出力、Ｐｃｈトランジスタ２３４が第２の電源と接続される。
【０１４０】
ゲート手段２４０は、Ｎｃｈトランジスタ２３８とメイン行アドレス信号線２１６との間に介在され、各メイン行アドレス信号線２１６の論理がすべて同一のときのみメインワード線２１０を活性化するように制御される機能を有し、例えばＮＯＲゲート等にて形成される。
【０１４１】
切換手段２４２は、第１、第２の電位設定手段２３２、２３６の一方を有効とするように切り換える機能を有し、第１の電源と、プログラム素子例えばヒューズ２４６、抵抗２４４を含み構成される。ヒューズ２４６は、抵抗２４４と第１の電源との間に介在接続される。抵抗２４４は、接地線に接続される。尚、プログラム素子としては、ヒューズの他いわゆる不揮発性素子が好ましい。
【０１４２】
尚、メイン行アドレス信号線２１６は、メモリ行アドレス信号が導通され、図中では省略してあるが、例えばメインワード線が２５６本あるとすれば３組の信号線群での総本数は最大２０本になる。また、メインワード線駆動用のドライバ２３０ａ・２３０ｂの出力はメインロウ選択デコーダ２２０の出力となる。
【０１４３】
尚、第１の電位設定手段２３２、切換手段２４２、Ｎｃｈトランジスタ２３８とでメインワード線用制御手段２５０を構成しても良い。この場合、一対のドライバ２３０ａ・２３０ｂ間に介在され、ドライバ２３０ａ・２３０ｂへの入力信号によりメインワード線２１０を制御する機能を有する。
【０１４４】
サブロウ選択デコーダ群２６０は、図９に示すように、サブ行選択部２６２、制御手段２７０を含み構成される。
【０１４５】
各サブ行選択部２６２は、２入力ＮＡＮＤゲート２６４ａ〜２６４ｄとその出力に接続されサブワード線２１２を駆動するインバータ２６６ａ〜２６６ｄで構成される。
【０１４６】
各ＮＡＮＤゲート２６４ａ〜２６４ｄの入力の一方はサブ行アドレス信号線２１４の１本に接続されおり、他方の入力はサブワード線用制御手段２７０に接続されている。
【０１４７】
制御手段２７０は、不良となった正規メモリセル２０２の選択を禁止する禁止信号ｂｘｊに基づき、前記正規メモリセル２０２に接続された例えば４本のサブワード線を常時非活性化する機能を有し、ゲート手段２７２、反転素子２７４を含む。
【０１４８】
ゲート手段２７２は、メインワード線２１０の論理と、冗長メモリセルの使用時に正規メモリセル２０２の選択を禁止する禁止信号ｂｘｊとが入力される機能を有し、例えばＮＡＮＤゲート等にて形成される。
【０１４９】
反転素子２７４は、第１のゲート手段２７２の出力を反転してサブ行選択部２６２に出力される機能を有する。
【０１５０】
ゲート手段２７２の入力にはメインワード線２１０と禁止信号ｂＸｊが入力され、その出力は反転素子２７４で反転されてサブ行選択部２６２ａ〜２６２ｄのＮＡＮＤゲート２６４ａ〜２６４ｄに共通に入力される。
【０１５１】
尚、禁止信号ｂｘｊは、冗長メモリセルを用いる場合に正規メモリセルを選択しないよう正規アドレスデコーダ回路に入力される禁止信号であり、冗長メモリセル使用時にはこの信号は「Ｌ」になる。
【０１５２】
＜動作について＞
次に、図７の構成の動作について図７〜図９を用いて説明する。
【０１５３】
先ず、図８に示すように、メインロウ選択手段２２０において、ビット線ＢＬ・／ＢＬとメインワード線２１０とのショートが無く、かつ、不良メモリセルも無い場合は、ヒューズ２４６は切断されない。この時、ヒューズ２４６と抵抗２４４との接続点は「Ｈ」になる。これにより、Ｐｃｈトランジスタ２３４はオフ、Ｎｃｈトランジスタ２３８はオンとなり、ドライバ２３０ａ・２３０ｂの入力にはゲート手段２４０の出力が伝達され、通常の動作を行う。
【０１５４】
また、ビット線ＢＬとメインワード線２１０のショートは無いが、その他の理由で不良メモリセルが発生し、冗長メモリセルを使用する場合は、ヒューズ２４６は切断されない。この時、ドライバ２３０ａ・２３０ｂの入力はゲート手段２４０の出力になる。但し、冗長使用時には、ゲート手段２４０に入力されるメイン行アドレス信号はメインワード線２１０を選択する信号でないので、ゲート手段２４０の出力は「Ｌ」となる。このため、メインワード線２１０は「Ｌ」に固定され、このメインワード線２１０に従属するサブワード線２１２も非選択状態「Ｌ」に固定される。そして、不良となった正規メモリセル２０２の代わりに冗長メモリセルが選択される。
【０１５５】
さらに、ビット線ＢＬとメインワード線２１０とにショートが発生した場合、ヒューズ２４６は切断される。ここで、ヒューズ２４６が切断されると、ヒューズ２４６と抵抗２４４との接続点の電位は、接地電位（「Ｌ」）になり、Ｎｃｈトランジスタ２３８はオフ、Ｐｃｈトランジスタ２３４はオンになる。このため、ゲート手段２４０の出力はドライバ２３０ａ・２３０ｂに伝達されず、ドライバ２３０ａ・２３０ｂの入力が「Ｈ」に固定される。
【０１５６】
したがって、メインワード線２１０は「Ｈ」に固定され、プリチャージされたビット線ＢＬ（非選択状態なので「Ｈ」）と等しい電位となる。これにより、製造プロセス時に、ビット線ＢＬを形成する金属層とメインワード線２１０を構成する金属層との間に異物が混入し、ショートが発生しても、メインワード線２１０にショート電流は流れない。尚、サブロウ選択デコーダは、メインワード線２１０が「Ｈ」でも、サブワード線が選択されない構成であるとする。
【０１５７】
一方、図９において、冗長メモリセルを使用しない通常動作の場合、メインワード線２１０は選択状態で「Ｈ」、非選択状態では「Ｌ」になる。また、禁止信号ｂＸｊは「Ｈ」である。この時、ＮＡＮＤゲート２７２の出力は、メインワード線２１０の電位状態に依存する。つまり、禁止信号ｂｘｊが「Ｈ」の時は、メインワード線２１０の状態がそのまま各サブ行選択部２６２ａ−２６２ｄに入力される。
【０１５８】
冗長メモリセルを使用する場合、メインワード線２１０は「Ｈ」に固定される。また、禁止信号ｂｘｊは「Ｌ」になる。この時、ゲート手段２７２の出力は「Ｈ」になる。ここで、サブ行選択部２６２ａ〜２６２ｄにはゲート手段２７２の出力がインバータ２７４で、反転された「Ｌ」が入力される。
【０１５９】
したがって、各サブ行選択部２６２ａ〜２６４ｄ内のＮＡＮＤゲート２６４ａ〜２６４ｄの出力は、「Ｈ」になり、各サブワード線２１２はインバータ２６６ａ〜２６６ｄによって反転された「Ｌ」（非選択状態）となって、正規メモリセル２０２は選択されない。尚、ヒューズに換えて、例えばフローティングゲートトランジスタやＲＯＭメモリセル素子等を使用することもできる。
【０１６０】
以上のように本実施の形態３によれば、以下の効果を有する。
【０１６１】
（１）メインワード線２１０とビット線ＢＬにショートがあっても、メインワード線２１０は「Ｈ」、ビット線ＢＬ・／ＢＬは「Ｈ」（非選択状態）であるためのショート電流は流れない。また、行冗長メモリセルと列冗長メモリセルとを同時に使用することで動作不良を救済すれば良品が得られる。
【０１６２】
（２）正規メモリセルの非選択時に、ビット線の電位に、メインワード線の電位を等しく設定せしめる電位設定手段を設けたことで、仮にビット線層とメインワード線層との層間に異物が形成されてビット線とメインワード線にショートが発生しても、過剰な電流がメモリセルアレイブロック内に流れることはない。このため、冗長メモリセルが良好に駆動して品質が向上する。また、他の素子の誤動作等も防止できる。また、変更手段が設けてあることから、ショートがない場合には、通常通り、メインワード線をハイレベルにすることで、サブワード線を活性化して正規メモリセルの選択が可能である。
【０１６３】
すなわち、メインワード線とビット線とがショートすることによって、変更手段により、動作不良となっている正規メモリセルを冗長メモリセルで救済する場合にのみ、電位設定手段により、正規メモリセルを選択していたメインワード線をハイレベル電位に固定する。
【０１６４】
そして、制御手段により、不良となった正規メモリセルが従属されるサブワード線を非活性にする事でショート電流の流入の防止及び正規メモリセルの誤動作等の防止ができ、動作不良を冗長メモリセルを用いて救済することで良品を得られるので、歩留り向上を図ることができる。尚、この時、制御手段には、正規メモリセルの選択を禁止する禁止信号が供給されるので、サブ行アドレス信号の論理に拘わらず、正規メモリセルの選択を防止できる。
【０１６５】
（３）第１の電位設定手段により、ショートが発生した場合に、メインワード線の電位レベルを例えばハイレベルとすれば、その電位に固定しておくことで、ショート電流が流れるのを防止できる。また、第２の電位設定手段により、通常動作、すなわち正規メモリセルを選択する時では、メインワード線の電位ををハイレベル、選択しない時はロウレベルとしすることで実行できる。したがって、ショートが発生した場合にのみ、切換手段により第２の電位設定手段の使用を中止して、第１の電位設定手段を使用すれば、ショート対策が有効となる。
【０１６６】
（４）冗長メモリセル選択時には、ヒューズを切断することで、常にメインワード線をハイレベル電位にすることができる。尚、通常動作の場合は、メインワード線がハイレベル電位でサブワード線を活性化できるので、ヒューズを切断しないことで、正規メモリセルの選択を行うことができる。
【０１６７】
（５）メインワード線がハイレベル電位では、禁止信号を阻止して、正規メモリセルの選択を可能とし、メインワード線がロウレベルでは、禁止信号を出力して、正規メモリセルの選択を阻止できる。このように、ゲート手段によりメインワード線の論理に依存でき、制御手段の論理を簡略化できる。
【０１６８】
尚、図９は禁止信号ｂＸｊが「Ｈ」で活性状態になるように設定しても、メインワード線を非選択時にビット線と同じ電圧レベルにでき、サブワード線を非選択状態にすることができるならば本発明の効果が得られる。
【０１６９】
また、プリチャージ回路としては、図１０のように、ディスチャージ回路２８４を設けて、待機時にはビット線対ＢＬ・／ＢＬをＬレベルに固定し、選択時の直前にプリチャージするような構成であっても良い。
【０１７０】
すなわち、図１０に示すように、待機時のビット線ＢＬ・／ＢＬの電位が「Ｌ」である場合、ビット線プリチャージを制御信号ＰＣ２８２・２８６でコントロールする。ＰＣの信号は、ビット線が非選択の時は「Ｈ」、選択時は「Ｌ」であるが、選択状態になる少し前に、「Ｌ」になる。これにより、待機時は、ディスチャージ回路２８４でビット線の電位を「Ｌ」にし、動作時の直前に回路２８４を非活性化すると共にプリチャージ回路２８０を活性化させてビット線電位を「Ｈ」にする。
【０１７１】
図１１はビット線の非選択時電圧レベルが「Ｌ」の場合を示している。メインワード線２８８が非選択状態（「Ｌ」）から選択状態（「Ｈ」）になると、非選択状態の時は、ビット線ＢＬ・／ＢＬは、共に「Ｌ」であり、サブワード線２８９が選択状態になる少し前にいったん「Ｈ」にプリチャージし、その後、それぞれＢＬは「Ｈ」、／ＢＬは「Ｌ」になる。メインワード線２８８が選択期間を終えて非選択状態（「Ｌ」）になると、サブワード線２８９も非選択状態（「Ｌ」）になり、ビット線はディスチャージ回路２８４により「Ｌ」になる。
【０１７２】
［実施の形態４］
次に、本発明に係る実施の形態４について、図１２を用いて説明する。尚、前記実施の形態１と実質的に同様の構成要素に関しては説明を省略し、異なる部分について述べる。本実施の形態４は、例えば実施の形態１、２に示される半導体記憶装置のデバイス構造についての一例である。
【０１７３】
メモリセル３００は、図１２に示すように、最上層から順に、メインワード線３０２、有機ＳＯＧ（Spin On Grass ）３０４、ＴｉＮ３０５−金属層３０６−ＴｉＮ３０７の３層からなるビット線の層、ＢＰＳＧ３１０、ポリシリコンＤ層３１２、絶縁層３１３、ポリシリコンＣ層３１４、絶縁層３１５、ポリシリコンＢ層３１６、絶縁層層３１７、ポリシリコンＡ層３１８、素子分離膜３２０、アクティブフィールド３２２、ＳＵＢ３２４を含む。
【０１７４】
尚、これら各層の最適な層間膜厚を表１に示す。
【０１７５】
【表１】
【０１７６】
また、上記メモリセル３００の各層の静電容量Ｃは、面積をＡ、単位面積容量をＣａ、周囲長をＰ、単位周囲長容量をＣｐとすると、以下の数１のようになる。
【０１７７】
【数１】
【０１７８】
尚、演算はしていないが、表１の各データに基づき、数１にて演算された静電容量の各数値は、好ましくはＣMAX〜ＣMIN、さらに好ましくはＣTYP と読む。そして、数１にて演算される各演算結果も本発明のメモリセル３００の特有の静電容量としてその効果を奏することができるものであるとする。
【０１７９】
メインワード線３０２の層は、材質は金属層例えばＡｌ−Ｃｕ等にて形成され、膜厚は８６００オングストロームが好ましい。有機ＳＯＧ３０４の層は、膜厚は４０００オングストロームが好ましい。ＴｉＮ３０５・金属層３０６・ＴｉＮ３０７の３層はビット線であり、膜厚は６２００オングストロームが好ましく、金属層３０６の材質は例えばＡｌ−Ｃｕ等にて形成される。
【０１８０】
ＢＰＳＧ（Ｂ、Ｐシリケートガラス）３１０の層は、ＴｉＮ３０５・金属層３０６・ＴｉＮ３０７の層の下層に形成される領域にあっては、膜厚４０００オングストロームが好ましく、有機ＳＯＧ３０４の層の下層に形成される領域では、３０００オングストロームが好ましい。
【０１８１】
ポリシリコンＤ層３１２の膜厚は３５０オングストロームが好ましく、ＴＦＴフィールドとして機能する。絶縁層３１３の膜厚は、３００オングストロームが好ましい。ポリシリコンＣ層３１４の膜厚は、１０００オングストロームが好ましく、ＴＦＴゲートとして機能する。絶縁層３１５の膜厚は、ポリシリコンＣ層３１４の下層領域にあっては、１５００オングストロームが好ましく、ＢＰＳＧ３１０の下層領域にあっては、１０００オングストロームが好ましい。
【０１８２】
ポリシリコンＢ層３１６の膜厚は２０００オングストロームが好ましい。絶縁層３１７の膜厚は、ポリシリコンＢ層３１６の下層領域にあっては１２００オングストロームが好ましく、絶縁層３１５の下層領域にあっては１０００オングストロームが好ましい。ポリシリコンＡ層３１８の膜厚は、２５００オングストロームが好ましい。
【０１８３】
素子分離膜３２０は、材質は例えばＳｉＯ2 等にて形成され、膜厚は、ポリシリコンＡ層３１８の下層領域にあっては３６００オングストロームが好ましく、絶縁層３１７の下層領域にあっては３３００オングストロームが好ましい。
【０１８４】
以上のように、実施の形態４によれば、層間絶縁膜厚を薄く形成しているので、その層の上下の金属層のコンタクトを容易に形成できる。また、ビット線とメインワード線とが層間絶縁膜を介して形成ことにより、ビット線とメインワード線が金属層で形成されても、その交差する部分での絶縁が確実に行えるが、仮に製造中に異物が混入して、ショートが上記メインワード線とビット線との間に発生しても問題が生じず、良品を得て半導体記憶装置を使用することができる。
【０１８５】
尚、本発明に係る装置と方法はそのいくつかの特定の実施の形態に従って説明してきたが、当業者は本発明の主旨及び範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。例えば、上述した各実施の形態においては、行冗長メモリセル、列冗長メモリセルを各々メモリセルアレイブロックの列方向及び行方向に沿って形成したが、これに限らず、メモリセルアレイブロックの正規メモリセルと対応して形成してあれば、列方向のみもしくは行方向のみに形成しても良い。また、冗長メモリセルは正規メモリセルの近傍に限らず、他の箇所に形成しても良い。
【０１８６】
上記実施の形態１においては、メモリセルアレイを１６個のブロックに分割しているが、この分割数は設計的なパラメータによって決定されるもので１６分割に限られるものではなく、例えば４、８、２４、３２、６４等でも良い。
【０１８７】
また、行冗長メモリセルアレイをメモリセルアレイブロックの上部に含ませる構成としたが、分離させた構成としても良い。この場合、行冗長メモリセルを選択するサブワード線を選択するメインワード線のメインロウ選択デコーダを、正規メモリセルを従属せしめるメインワード線のメインロウ選択デコーダと独立して設けても良い。
【０１８８】
また、１つのメモリセルアレイブロックに、列冗長メモリセルアレイブロックを１つ形成する構成としたが、複数例えば左右に１つずつ計２個、３個、４個等設けても良い。
【０１８９】
メモリセルの接地線とワード線は、低抵抗の物質であれば高融点金属例えばＭｏ、Ｃｏ、Ｎｉ、Ｔａ等のポリサイドでもよいし、これらのシリサイドでもよい。
【０１９０】
以上の説明ではＳＲＡＭを用いて説明したが、本発明はこれに限定されるものではなく、デバイデットワード線方式を用いればＤＲＡＭ、ＥＥＰＲＯＭ等でも応用可能である。
【０１９１】
また、上記のような半導体記憶装置は、電子機器等にも応用できる。これにより、半導体記憶装置内に、製造過程で複数の各ショート領域が発生しても、良品として使用できるので、使えるチップ数が増大して無駄がなくなり、歩留まりの向上、品質向上等が図れると共に、電子機器の記憶装置としても好適に使用することができる。
【０１９２】
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置のブロック分割を説明するための概略説明図である。
【図２】図１に示す１６個のブロックのうちの２つのブロックを拡大して示す概略説明図である。
【図３】本発明の半導体記憶装置の実施の形態の一例を示す回路図である。
【図４】本発明の半導体記憶装置のワード線の電位状態の推移を示す図であり、ビット線を予めＨにした場合を示す。
【図５】本発明の半導体記憶装置の他の実施の形態の一例の概略を示すブロック図である。
【図６】図５のサブ行選択手段の一例を示す回路図である。
【図７】本発明の半導体記憶装置のさらに他の実施の形態の一例を示す回路図である。
【図８】図７のメイン行選択手段の詳細を示す回路図である。
【図９】図７のサブ行選択手段の詳細を示す回路図である。
【図１０】本発明の半導体記憶装置の実施の形態の一例において、ビット線プリチャージ回路の変形例を示す回路図である。
【図１１】本発明の半導体記憶装置のワード線の電位状態の推移を示す図であり、ビット線を予めＬにした場合を示す。
【図１２】図３の半導体記憶装置の断面を示す断面図である。
【図１３】同図（Ａ）は、従来のデバイデッドワード線方式の半導体記憶装置を示す概略ブロック図であり、同図（Ｂ）は、同図（Ｂ）のメモリセル領域を拡大したブロック図である。
【図１４】図１３（Ａ）のメインロウデコーダの領域を拡大したブロック図である。
【図１５】従来の半導体記憶装置の他の一例のサブＲｏｗデコーダを示す回路図である。
【図１６】従来の半導体記憶装置の問題点を指摘するための概略説明図である。
【符号の説明】
１０、１００、２００ メモリセルアレイブロック
１２、ＭＣ 正規メモリセル
１３ 行冗長メモリセル
１６ プリチャージ手段
２０ 冗長メモリセルアレイブロック
２２ 列冗長メモリセル
３０、１１０、２１０、２８８、４０６、４１０、４１２ メインワード線
３２、１１２、２１２、２８９、４０８、４１４ サブワード線
４０、１１６、２２０ メイン行選択手段
４２、１１８ 第１の設定手段
５０、１２０、２６０ サブ行選択手段
５２ 第２の設定手段
５４、１２８ 反転素子
５５ スイッチ手段
６０ ブロック選択手段
７０ カラム選択デコーダ
８０ ブロック制御回路
２２２ 電位設定手段
２３０ 駆動手段
２３２ 第１の電位設定手段
２３６ 第２の電位設定手段
２４０ ゲート手段
２４２ 切換手段
２７０ 制御手段
２７２ ゲート手段
ＢＬ、／ＢＬ ビット線
ＭＣ 正規メモリセル
Claims (9)
- 複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックと、
複数の前記正規メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線と、
複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線を選択するメイン行選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段と、
前記複数列の一対のビット線をプリチャージするプリチャージ手段と、
を有し、
前記メイン行選択手段は、ロウレベル電位で１本の前記メインワード線を活性に設定して該１本の前記メインワード線を選択し、プリチャージされた前記複数列の一対のビット線の電位とほぼ等しいハイレベル電位で他の前記メインワード線を非活性に設定する第１の設定手段を有し、
前記サブ行選択手段は、１本の前記メインワード線と１本の前記サブワード線との間に配設され、前記１本のメインワード線がハイレベル電位である時に、前記メインワード線に従属する前記ｎ本のサブワード線を非活性にするＮ個の第２の設定手段を有し、
Ｎ個の前記第２の設定手段の各々は、
前記１本のメインワード線の信号を入力して該信号の反転信号を出力するｎ個の反転素子と、
前記反転素子の出力がロウレベル電位の時に、前記１本のサブワード線を非活性にするｎ個のスイッチ手段と、
を有し、
前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有し、
前記ｎ個のスイッチ手段の各々は、
前記１本のメインワード線が活性であって、前記少なくとも１本のサブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化する第１のスイッチと、
前記１本のメインワード線の非活性時に、前記反転素子の出力に基づいて、前記１本のサブワード線を接地電位に引き下げて非活性化する第２のスイッチと、
を含むことを特徴とする半導体記憶装置。 - 請求項１において、
前記第１のスイッチは、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間に設けられたトランスファーゲートにより形成され、前記トランスファーゲートの第１の制御端子が前記１本のメインワード線に接続され、前記トランスファーゲートの第２の制御端子が前記反転素子の出力に接続され、前記１本のサブワード線と前記少なくとも１本のサブ行アドレス信号線との間の導通を制御することを特徴とする半導体記憶装置。 - 請求項１又は２において、
前記第２のスイッチは、前記１本のサブワード線と接地線との間に接続され、前記反転素子の出力に基づいて制御されるスイッチング素子であることを特徴とする半導体記憶装置。 - 複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックと、
複数の前記正規メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線と、
複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線を選択するメイン行選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段と、
前記複数列の一対のビット線をプリチャージするプリチャージ手段と、
を有し、
前記メイン行選択手段は、ロウレベル電位で１本の前記メインワード線を活性に設定して該１本の前記メインワード線を選択し、プリチャージされた前記複数列の一対のビット線の電位とほぼ等しいハイレベル電位で他の前記メインワード線を非活性に設定する第１の設定手段を有し、
前記サブ行選択手段は、１本の前記メインワード線と１本の前記サブワード線との間に配設され、前記１本のメインワード線がハイレベル電位である時に、前記メインワード線に従属する前記ｎ本のサブワード線を非活性にするＮ個の第２の設定手段を有し、
前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化される少なくとも１本のサブ行アドレス信号線を有し、
前記第２の設定手段は、前記少なくとも１本のサブ行アドレス信号線の出力と、前記１本のメインワード線に接続された反転素子の出力とを入力し、１本の前記メインワード線が活性であって、それに従属する１本の前記サブ行アドレス信号線が活性の時に、前記１本のサブワード線を活性化し、前記１本のメインワード線の非活性の時に、前記１本のサブワード線を非活性化するゲート手段を有することを特徴とする半導体記憶装置。 - 複数列の一対のビット線と、Ｎ×ｎ行のサブワード線と、前記複数列の一対のビット線と前記Ｎ×ｎ行のサブワード線との各交差部に配設された複数の各正規メモリセルと、を含み、前記サブワード線を行方向で複数にブロック分割してなる複数の正規メモリセルアレイブロックと、
各々の前記正規メモリセルアレイブロック毎に配置され、前記正規メモリセルの不良メモリセルに対して代用される冗長メモリセルを含む冗長メモリセルアレイブロックと、
複数の前記正規メモリセルアレイブロック及び前記冗長メモリセルアレイブロックに亘ってＮ本設けられたメインワード線であって、いずれか１本の前記メインワード線を活性とすることで、該１本のメインワード線に従属するｎ本の前記サブワード線を選択可能とするＮ行のメインワード線と、
複数の前記正規メモリセルアレイブロックに共用され、メイン行アドレス信号に基づいて、１本の前記メインワード線の電位をハイレベル電位に設定して該１本の前記メインワード線を選択し、選択されない前記メインワード線の電位をローレベル電位に設定するメイン行選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、ブロックアドレス信号に基づいて、一つの前記正規メモリセルアレイブロックを選択し、選択された一つの前記正規メモリセルアレイブロック内の前記サブワード線を選択するサブ行アドレス信号を出力するブロック選択手段と、
各々の前記正規メモリセルアレイブロック毎に設けられ、前記メイン行アドレス信号に基づいて選択された１本の前記メインワード線に従属するｎ本の前記サブワード線の中から、前記サブ行アドレス信号に基づいて、１本の前記サブワード線を選択するサブ行選択手段と、
前記複数列の一対のビット線をプリチャージするプリチャージ手段と、
前記サブ行選択手段と前記ブロック選択手段との間に接続されて、前記サブ行アドレス信号により活性化されるサブ行アドレス信号線と、
を有し、
前記ブロック選択手段は、前記冗長メモリセルを選択する冗長選択信号に基づき、不良となった前記正規メモリセルを前記冗長メモリセルアレイブロック内の前記冗長メモリセルに切り換え変更する変更手段を有し、
前記メイン行選択手段は、前記変更手段による変更時に、不良となった前記正規メモリセルの選択に使用される前記メインワード線の電位を、プリチャージされた前記一対のビット線の電位にほぼ等しいハイレベル電位に常時設定する電位設定手段を有し、
前記サブ行選択手段は、不良となった前記正規メモリセルの選択を禁止する時に活性となる禁止信号に基づき、不良となった前記正規メモリセルに接続されたｎ本のサブワード線を常時非活性化にする制御手段を有し、
前記電位設定手段は、
前記変更手段による変更時に、不良となった前記正規メモリセルが接続される前記メインワード線の電位を、プリチャージされた前記ビット線の電位に常にほぼ等しくなるように電位に設定する第１の電位設定手段と、
前記変更手段による変更前に、前記メイン行アドレス信号の出力に基づき、１本の前記メインワード線をハイレベル電位に設定して、前記正規メモリセルを選択可能な状態に設定する第２の電位設定手段と、
前記第１、第２の電位設定手段の一方を有効とするように切り換える切換手段と、
を含むことを特徴とする半導体記憶装置。 - 請求項５において、
メイン行選択手段に接続されて、前記メモリ行アドレス信号により活性化される少なくとも１本のメイン行アドレス信号線を有し、
前記切換手段は、接地線と第１の電源との間に介在接続されたプログラム素子を有し、
前記第２の電位設定手段は、第２の電源と前記メインワード線との間に介在され、第１の制御端子が前記プログラム素子に接続された第１のスイッチ手段を有し、
前記第１の電位設定手段は、前記少なくとも１本のメイン行アドレス信号線と前記メインワード線との間に介在され、第２の制御端子が前記プログラム素子に接続された第２のスイッチ手段を有することを特徴とする半導体記憶装置。 - 請求項５または６において、
前記制御手段は、１本の前記メインワード線と１本の前記サブワード線との間に設けられ、前記禁止信号が活性であるときに、前記少なくとも１本のサブ行アドレス信号の論理に拘わらず、前記１本のサブワード線を非活性とするゲート手段を有することを特徴とする半導体記憶装置。 - 請求項１〜請求項７のいずれかにおいて、
前記複数列の１対のビット線と前記Ｎ行のメインワード線とが層間絶縁膜を介して形成されることを特徴とする半導体記憶装置。 - 請求項１〜請求項８のいずれかに記載の半導体記憶装置を有することを特徴とする電子機器。
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