JP3001252B2 - 半導体メモリ - Google Patents
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- Design And Manufacture Of Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、不良になったメモリブロックを予備のメモ
リブロックに切り替え欠陥を救済する半導体メモリに係
り、特に汎用メモリにも適用可能で、かつ効率よく欠陥
を救済するのに好適な半導体メモリに関する。
リブロックに切り替え欠陥を救済する半導体メモリに係
り、特に汎用メモリにも適用可能で、かつ効率よく欠陥
を救済するのに好適な半導体メモリに関する。
［従来の技術］ 欠陥救済技術は、半導体メモリの歩留りの向上・製造
コストの低減に有効な手法として、広く用いられてい
る。この技術については、たとえば次の文献に記載され
ている。
コストの低減に有効な手法として、広く用いられてい
る。この技術については、たとえば次の文献に記載され
ている。
（１）アイ・エス・エス・シー・シー、ダイジェスト・
オブ・テクニカル・ペーパーズ、第80頁から第81頁、19
81年２月（ISSCC,Digest of Technical Papers,pp.80−
81,Feb.1981） （２）アイ・イー・イー・イー、ジャーナル・オブ・ソ
リッド・ステート・サーキッツ、第15巻第４号、第677
頁から第686頁、1980年８月（IEEE,Journal of Solid−
State Circuits,vol.SC−15,No.4,pp.677−686,Aug.198
1） （３）アイ・エス・エス・シー・シー、ダイジェスト・
オブ・テクニカル・ペーパーズ、第240頁から第241頁、
1989年２月（ISSCC,Digest of Technical Papers,pp.24
0−241,Feb.1989） 現在の半導体メモリで主として用いられているのは、
上記文献（１）に記載されているように、不良メモリセ
ルを含むワード線もしくはビット線を、あらかじめ半導
体メモリのチップ上に設けておいた予備のワード線もし
くは予備のビット線で置換するという方法である。これ
に対して、より大きなブロック単位で置換することが
（２）で提案されている。これは、ウェハ全体をひとつ
のメモリとする、いわゆるウェハスケールインテグレー
ションに関する文献である。（３）もウェハスケールイ
ンテグレーションに関する文献であるが、ここでは、不
良メモリセルを予備で置換するという方法ではなく、ウ
ェハ上の不良のあるチップを除いてメモリシステムを構
成するという方法が提案されている。
オブ・テクニカル・ペーパーズ、第80頁から第81頁、19
81年２月（ISSCC,Digest of Technical Papers,pp.80−
81,Feb.1981） （２）アイ・イー・イー・イー、ジャーナル・オブ・ソ
リッド・ステート・サーキッツ、第15巻第４号、第677
頁から第686頁、1980年８月（IEEE,Journal of Solid−
State Circuits,vol.SC−15,No.4,pp.677−686,Aug.198
1） （３）アイ・エス・エス・シー・シー、ダイジェスト・
オブ・テクニカル・ペーパーズ、第240頁から第241頁、
1989年２月（ISSCC,Digest of Technical Papers,pp.24
0−241,Feb.1989） 現在の半導体メモリで主として用いられているのは、
上記文献（１）に記載されているように、不良メモリセ
ルを含むワード線もしくはビット線を、あらかじめ半導
体メモリのチップ上に設けておいた予備のワード線もし
くは予備のビット線で置換するという方法である。これ
に対して、より大きなブロック単位で置換することが
（２）で提案されている。これは、ウェハ全体をひとつ
のメモリとする、いわゆるウェハスケールインテグレー
ションに関する文献である。（３）もウェハスケールイ
ンテグレーションに関する文献であるが、ここでは、不
良メモリセルを予備で置換するという方法ではなく、ウ
ェハ上の不良のあるチップを除いてメモリシステムを構
成するという方法が提案されている。
［発明が解決しようとする課題］ 上記従来の欠陥救済技術の問題点は、消費電流、特に
待機時消費電流が過大である不良（以下、DC不良とい
う）を修復できないことである。消費電流が仕様で定め
られた値よりも大きいチップは不良品として廃棄せざる
をえないため、DC不良は歩留りの向上を妨げる大きな原
因となっている。DC不良はいろいろな原因によって起こ
りうるが、たとえばDRAMのメモリアレー内で起こるもの
について第11図を用いて説明する。
待機時消費電流が過大である不良（以下、DC不良とい
う）を修復できないことである。消費電流が仕様で定め
られた値よりも大きいチップは不良品として廃棄せざる
をえないため、DC不良は歩留りの向上を妨げる大きな原
因となっている。DC不良はいろいろな原因によって起こ
りうるが、たとえばDRAMのメモリアレー内で起こるもの
について第11図を用いて説明する。
この図は、通常の１トランジスタ・１キャパシタ形の
メモリセルを用いたDRAMのメモリアレーとセンス回路の
等価回路図である。メモリアレー10内には、ワード線Ｗ
とデータ線対Ｄ、との交点に、メモリセルMCが配列さ
れている。Ｐはプレート（メモリセルのキャパシタの対
向電極）である。センス回路11内には、データ線上の信
号電圧を増幅するセンスアンプ110、データ線電位を初
期設定するためのプリチャージ回路111がある。このメ
モリが待機状態のときの各ノードの電位は次のとおりで
ある。まず、ワード線はすべて非選択状態であり、その
電位は接地電位（0V）に固定されている。データ線はプ
リチャージ回路111、配線115を通して直流電源VMPに接
続されている。プレートは配線105によって直流電源VPL
に接続されている。電源VPLとVMPの電位は、最近のDRAM
ではともに電源電圧VCCの1/2にするのが一般的である。
メモリセルを用いたDRAMのメモリアレーとセンス回路の
等価回路図である。メモリアレー10内には、ワード線Ｗ
とデータ線対Ｄ、との交点に、メモリセルMCが配列さ
れている。Ｐはプレート（メモリセルのキャパシタの対
向電極）である。センス回路11内には、データ線上の信
号電圧を増幅するセンスアンプ110、データ線電位を初
期設定するためのプリチャージ回路111がある。このメ
モリが待機状態のときの各ノードの電位は次のとおりで
ある。まず、ワード線はすべて非選択状態であり、その
電位は接地電位（0V）に固定されている。データ線はプ
リチャージ回路111、配線115を通して直流電源VMPに接
続されている。プレートは配線105によって直流電源VPL
に接続されている。電源VPLとVMPの電位は、最近のDRAM
ではともに電源電圧VCCの1/2にするのが一般的である。
さて、ここでワード線Ｗとデータ線Ｄとが108に示す
ようにショートしていたとする。このような不良がある
と、VMP（＝VCC/2）からプリチャージ回路、データ線、
ワード線を通して接地に向って電流が流れる。ワード線
WiとプレートＰとが109に示すようにショートしていた
場合は、VPL（＝VCC/2）からプレート、ワード線を通し
て接地に向って電流が流れる。いずれの場合も待機状態
において過大な直流電流が流れることになる。これらの
不良は従来の欠陥救済技術では修復できない。たとえ
Ｗ、Ｄを予備のワード線、データ線でそれぞれ置換した
としても、Ｗ、Ｄが選択されなくなるだけで、待機状態
における上記電流経路は残るからである。
ようにショートしていたとする。このような不良がある
と、VMP（＝VCC/2）からプリチャージ回路、データ線、
ワード線を通して接地に向って電流が流れる。ワード線
WiとプレートＰとが109に示すようにショートしていた
場合は、VPL（＝VCC/2）からプレート、ワード線を通し
て接地に向って電流が流れる。いずれの場合も待機状態
において過大な直流電流が流れることになる。これらの
不良は従来の欠陥救済技術では修復できない。たとえ
Ｗ、Ｄを予備のワード線、データ線でそれぞれ置換した
としても、Ｗ、Ｄが選択されなくなるだけで、待機状態
における上記電流経路は残るからである。
上記文献（３）には、不良のあるチップの電源スイッ
チを切ることが提案されている。このようにすれば一応
DC不良を修復することはできるが、ここで提案されてい
る方式には、次のような問題点がある。第１に、不良の
ある位置を記憶するためのROMがウェハの外部回路とし
て別に必要である。第２に、不良のメモリは取り除くこ
とになるので、使用できるメモリの容量が一定でなく、
その容量は不良チップの数および分布に依存する。これ
らの理由により、この方法は、DRAM、SRAMなどの汎用メ
モリへの適用はできず、限られた応用に留まる。また、
制御用の回路規模も大きく（チップ面積20％増）消費電
力も大きい。
チを切ることが提案されている。このようにすれば一応
DC不良を修復することはできるが、ここで提案されてい
る方式には、次のような問題点がある。第１に、不良の
ある位置を記憶するためのROMがウェハの外部回路とし
て別に必要である。第２に、不良のメモリは取り除くこ
とになるので、使用できるメモリの容量が一定でなく、
その容量は不良チップの数および分布に依存する。これ
らの理由により、この方法は、DRAM、SRAMなどの汎用メ
モリへの適用はできず、限られた応用に留まる。また、
制御用の回路規模も大きく（チップ面積20％増）消費電
力も大きい。
本発明の目的は、上記の諸問題点を解決し、汎用メモ
リにも適用可能な、DC不良を効率よく修復できる欠陥救
済方式の半導体メモリを提供することにある。
リにも適用可能な、DC不良を効率よく修復できる欠陥救
済方式の半導体メモリを提供することにある。
［課題を解決するための手段］ 上記目的を達成するための本発明の半導体メモリは、
例えば第１図に示すように、複数の正規のメモリブロッ
クと、予備メモリブロックと、前記複数のメモリブロッ
クの少なくとも一つが不良を含むメモリブロックである
時に、前記不良を含むメモリブロックのアドレスを記憶
する記憶回路と、を備え、前記複数のメモリブロックと
前記予備メモリブロックのそれぞれは、センス回路と第
１スイッチ手段を有し、前記第１スイッチ手段を介して
前記センス回路に所定電圧が供給され、前記記憶回路の
出力に応じて、前記不良を含むメモリブロックの前記第
１スイッチ手段はオフとなり、前記予備メモリブロック
の前記第１スイッチ手段はオンとされるように構成して
いる。
例えば第１図に示すように、複数の正規のメモリブロッ
クと、予備メモリブロックと、前記複数のメモリブロッ
クの少なくとも一つが不良を含むメモリブロックである
時に、前記不良を含むメモリブロックのアドレスを記憶
する記憶回路と、を備え、前記複数のメモリブロックと
前記予備メモリブロックのそれぞれは、センス回路と第
１スイッチ手段を有し、前記第１スイッチ手段を介して
前記センス回路に所定電圧が供給され、前記記憶回路の
出力に応じて、前記不良を含むメモリブロックの前記第
１スイッチ手段はオフとなり、前記予備メモリブロック
の前記第１スイッチ手段はオンとされるように構成して
いる。
すなわち、正規の各メモリブロックへの電源および信
号の供給をスイッチ回路によって停止できるようにし、
また一方、DC不良のあるメモリブロックのアドレスを記
憶するROMをチップ上に設けておき、その出力によって
上記スイッチ回路を制御して、不良メモリブロックへの
電源および信号の供給を停止し、かわりに予備メモリブ
ロックに電源および信号を供給するようにするものであ
る。
号の供給をスイッチ回路によって停止できるようにし、
また一方、DC不良のあるメモリブロックのアドレスを記
憶するROMをチップ上に設けておき、その出力によって
上記スイッチ回路を制御して、不良メモリブロックへの
電源および信号の供給を停止し、かわりに予備メモリブ
ロックに電源および信号を供給するようにするものであ
る。
ここで、上記正規のメモリブロック用スイッチ手段
は、上記ROMの出力をデコードする第１のデコード手段
と、上記アドレス信号をデコードする第２のデコード手
段と、該第１、第２のデコード手段により制御されるス
イッチ回路とを備えるものとすればよい。
は、上記ROMの出力をデコードする第１のデコード手段
と、上記アドレス信号をデコードする第２のデコード手
段と、該第１、第２のデコード手段により制御されるス
イッチ回路とを備えるものとすればよい。
またあるいは、上記メモリセルは１トランジスタ・１
キャパシタ形ダイナミックメモリセルであり、上記正規
のメモリブロック用および予備メモリブロック用スイッ
チ手段は、上記メモリセルのプレート用電源と、データ
線プリチャージ用電源と、データ線プリチャージ信号と
を少なくとも供給もしくは供給停止するものであればよ
い。
キャパシタ形ダイナミックメモリセルであり、上記正規
のメモリブロック用および予備メモリブロック用スイッ
チ手段は、上記メモリセルのプレート用電源と、データ
線プリチャージ用電源と、データ線プリチャージ信号と
を少なくとも供給もしくは供給停止するものであればよ
い。
［作 用］ 正規の各メモリブロックへの電源および信号の供給を
スイッチ回路によって停止できるようにすることによ
り、待機時や不良になった場合を含め、使用されないメ
モリブロックには信号はもとより電源の供給を停止する
ことができる。このことは不要な電力消費をなくすもの
である。
スイッチ回路によって停止できるようにすることによ
り、待機時や不良になった場合を含め、使用されないメ
モリブロックには信号はもとより電源の供給を停止する
ことができる。このことは不要な電力消費をなくすもの
である。
不良のある正規のメモリブロックへの電源および信号
の供給を停止し、かわりに予備メモリブロックを用いる
ことにより、従来の欠陥救済技術では修復できなかった
DC不良をも修復できるようになる。また、不良メモリブ
ロックへの信号の供給を停止することにより、不必要な
電流の消費を抑えることが可能になる。
の供給を停止し、かわりに予備メモリブロックを用いる
ことにより、従来の欠陥救済技術では修復できなかった
DC不良をも修復できるようになる。また、不良メモリブ
ロックへの信号の供給を停止することにより、不必要な
電流の消費を抑えることが可能になる。
これらの電源および信号の切り替え制御をチップ上に
設けたROMにより行うことにより、外部に制御回路を設
ける必要がなくなり、したがって上記の本発明の手段は
汎用メモリに適用することが可能になる。
設けたROMにより行うことにより、外部に制御回路を設
ける必要がなくなり、したがって上記の本発明の手段は
汎用メモリに適用することが可能になる。
［実施例］ 以下、図面を参照して、この発明の実施例を説明す
る。なお、以下の説明では、DRAM（ダイナミックランダ
ムアクセスメモリ）、特に１トランジスタ・１キャパシ
タ形メモリセルを用いたDRAMに欠陥救済を導入した場合
について述べるが、本発明はSRAM（スタティックランダ
ムアクセスメモリ）、EPROM（書替可能読出し専用メモ
リ）、EEPROM（電気的書替可能読出し専用メモリ）等の
他の半導体メモリにも適用可能である。また、主として
CMOS技術を用いた半導体メモリについて述べるが、本発
明は他の技術、たとえば単一極性のMOSトランジスタ、
バイポーラトランジスタ、あるいはそれらの組合せを用
いた半導体メモリにも適用可能である。
る。なお、以下の説明では、DRAM（ダイナミックランダ
ムアクセスメモリ）、特に１トランジスタ・１キャパシ
タ形メモリセルを用いたDRAMに欠陥救済を導入した場合
について述べるが、本発明はSRAM（スタティックランダ
ムアクセスメモリ）、EPROM（書替可能読出し専用メモ
リ）、EEPROM（電気的書替可能読出し専用メモリ）等の
他の半導体メモリにも適用可能である。また、主として
CMOS技術を用いた半導体メモリについて述べるが、本発
明は他の技術、たとえば単一極性のMOSトランジスタ、
バイポーラトランジスタ、あるいはそれらの組合せを用
いた半導体メモリにも適用可能である。
〔実施例１〕 第１図に本発明の一実施例を示す。これは、DRAMに本
発明を適用した例である。図中、10および20はワード線
Ｗとデータ線対Ｄ、の交点にメモリセルが配置された
メモリマットであり、10は正規の、20は予備のメモリマ
ットである。図にはそれぞれ１個ずつしか記載されてい
ないが、正規のメモリマットはＭ個、予備のメモリマッ
トはＲ個設けられている（Ｍ、Ｒはいずれも２以上の整
数）。11および21はデータ線対上の信号を増幅するセン
ス回路、12および22はワード線を選択するロウデコー
ダ、13および23はデータ線を選択するカラムデコーダで
ある。14および24は各メモリマットへ電源を供給するス
イッチ回路、15および25は各メモリマットへ信号を供給
するスイッチ回路である。16および17は、14、15を制御
するデコード回路である。
発明を適用した例である。図中、10および20はワード線
Ｗとデータ線対Ｄ、の交点にメモリセルが配置された
メモリマットであり、10は正規の、20は予備のメモリマ
ットである。図にはそれぞれ１個ずつしか記載されてい
ないが、正規のメモリマットはＭ個、予備のメモリマッ
トはＲ個設けられている（Ｍ、Ｒはいずれも２以上の整
数）。11および21はデータ線対上の信号を増幅するセン
ス回路、12および22はワード線を選択するロウデコー
ダ、13および23はデータ線を選択するカラムデコーダで
ある。14および24は各メモリマットへ電源を供給するス
イッチ回路、15および25は各メモリマットへ信号を供給
するスイッチ回路である。16および17は、14、15を制御
するデコード回路である。
30はロウアドレスバッファ、31はカラムアドレスバッ
ファである。ロウアドレスバッファの出力信号のうち、
ｍ（＝log2M）ビット40Aはメモリマットを指定する信号
（以下、マット間アドレス信号という）、残りのビット
40Bはメモリマット内のワード線を指定する信号（以
下、マット内アドレス信号という）である。35はDC不良
のあるメモリマットのマット間アドレスを記憶しておく
ためのROM、36はROMの出力とアドレスバッファの出力の
マット間アドレス信号を比較する比較回路である。32は
メモリセルのプレート用の電源VPLを発生する回路、33
はデータ線プリチャージ用の電源VMPを発生する回路、3
4はセンス回路を駆動するためのタイミング信号群を発
生する回路である。なお、データの入出力回路はここで
は記載を省略してある。
ファである。ロウアドレスバッファの出力信号のうち、
ｍ（＝log2M）ビット40Aはメモリマットを指定する信号
（以下、マット間アドレス信号という）、残りのビット
40Bはメモリマット内のワード線を指定する信号（以
下、マット内アドレス信号という）である。35はDC不良
のあるメモリマットのマット間アドレスを記憶しておく
ためのROM、36はROMの出力とアドレスバッファの出力の
マット間アドレス信号を比較する比較回路である。32は
メモリセルのプレート用の電源VPLを発生する回路、33
はデータ線プリチャージ用の電源VMPを発生する回路、3
4はセンス回路を駆動するためのタイミング信号群を発
生する回路である。なお、データの入出力回路はここで
は記載を省略してある。
本実施例の欠陥救済動作を以下に説明する。欠陥救済
において中心的役割を果たすのは、スイッチ回路14、1
5、24、25、およびデコード回路16、17である。14はマ
ットエネーブル信号MEが論理“1"のときにオン、15はME
とマット選択信号MSがともに論理“1"のときにオン、24
は予備マットエネーブル信号SMEが論理“1"のときにオ
ン、25はSMEと予備マット選択SMSがともに論理“1"のと
きにオンになる。16はROM（不良メモリマットのマット
間アドレスが記憶されている）の出力45を受けて、当該
メモリマットの良否を判定し、不良であれば出力MEを論
理“0"に、不良でなければ論理“1"にする。17はマット
間アドレス信号40Aを受けて、それが当該メモリマット
のアドレスであれば出力MSを論理“1"に、さもなければ
論理“0"にする。
において中心的役割を果たすのは、スイッチ回路14、1
5、24、25、およびデコード回路16、17である。14はマ
ットエネーブル信号MEが論理“1"のときにオン、15はME
とマット選択信号MSがともに論理“1"のときにオン、24
は予備マットエネーブル信号SMEが論理“1"のときにオ
ン、25はSMEと予備マット選択SMSがともに論理“1"のと
きにオンになる。16はROM（不良メモリマットのマット
間アドレスが記憶されている）の出力45を受けて、当該
メモリマットの良否を判定し、不良であれば出力MEを論
理“0"に、不良でなければ論理“1"にする。17はマット
間アドレス信号40Aを受けて、それが当該メモリマット
のアドレスであれば出力MSを論理“1"に、さもなければ
論理“0"にする。
正規のメモリマット10に着目し、まず、不良がない場
合について述べる。このときは、デコード回路16の出力
信号MEが論理“1"であり、スイッチ回路14がオンになっ
ている。これにより、電源VPL、VMPがメモリマット10に
供給される。メモリが動作状態になると、アドレスバッ
ファがアドレス信号を発生する。このうちのマット間ア
ドレス信号40Aが、デコード回路17によりデコードさ
れ、その出力信号MSは、当該メモリマット10が選択され
た場合は論理“1"に、選択されない場合は論理“0"にな
る。これにより、当該メモリマット10が選択された場合
は、スイッチ回路15がオンになり、タイミング信号が供
給される。選択されない場合は、タイミング信号は供給
されない。一方、予備マットエネーブル信号SMEは論理
“0"になっているので、予備メモリマットには電源もタ
イミング信号も供給されない。
合について述べる。このときは、デコード回路16の出力
信号MEが論理“1"であり、スイッチ回路14がオンになっ
ている。これにより、電源VPL、VMPがメモリマット10に
供給される。メモリが動作状態になると、アドレスバッ
ファがアドレス信号を発生する。このうちのマット間ア
ドレス信号40Aが、デコード回路17によりデコードさ
れ、その出力信号MSは、当該メモリマット10が選択され
た場合は論理“1"に、選択されない場合は論理“0"にな
る。これにより、当該メモリマット10が選択された場合
は、スイッチ回路15がオンになり、タイミング信号が供
給される。選択されない場合は、タイミング信号は供給
されない。一方、予備マットエネーブル信号SMEは論理
“0"になっているので、予備メモリマットには電源もタ
イミング信号も供給されない。
次に、正規のメモリマット10にDC不良があり、このマ
ットを予備メモリマット20で置換する場合を考える。こ
の場合は、メモリマット10のマット間アドレスをROM35
に書き込んでおく。これにより、メモリマット10のエネ
ーブル信号MEは論理“0"に、予備メモリマット20のエネ
ーブル信号SMEは論理“1"になる。したがって、電源
VPL、VMPは、10には供給されず、20に供給されるように
なる。メモリが動作状態になると、先と同様に、信号MS
が、当該メモリマット10が選択された場合は論理“1"
に、選択されない場合は論理“0"になる。しかし、メモ
リマット10のMEが論理“0"でスイッチ回路15がオフであ
るため、たとえ選択されてもタイミング信号は供給され
ない。一方、マット間アドレス信号とROMの出力とが、
比較回路36により比較される。メモリマット10が選択さ
れた場合は、その出力SMSが論理“1"になる。これによ
り、予備メモリマット20のスイッチ回路25がオンにな
り、タイミング信号が20に供給される。
ットを予備メモリマット20で置換する場合を考える。こ
の場合は、メモリマット10のマット間アドレスをROM35
に書き込んでおく。これにより、メモリマット10のエネ
ーブル信号MEは論理“0"に、予備メモリマット20のエネ
ーブル信号SMEは論理“1"になる。したがって、電源
VPL、VMPは、10には供給されず、20に供給されるように
なる。メモリが動作状態になると、先と同様に、信号MS
が、当該メモリマット10が選択された場合は論理“1"
に、選択されない場合は論理“0"になる。しかし、メモ
リマット10のMEが論理“0"でスイッチ回路15がオフであ
るため、たとえ選択されてもタイミング信号は供給され
ない。一方、マット間アドレス信号とROMの出力とが、
比較回路36により比較される。メモリマット10が選択さ
れた場合は、その出力SMSが論理“1"になる。これによ
り、予備メモリマット20のスイッチ回路25がオンにな
り、タイミング信号が20に供給される。
次に、本実施例の要素回路の詳細を図面を用いて説明
する。第２図はROM35の実現方法の一例である。図中、3
50が１個のマット間アドレスを記憶する単位回路であ
る。各予備メモリマットに対応して１個、計Ｒ個の回路
350が設けられている。マット間アドレスはｍビットか
ら成るので、回路350内には、１ビット分の記憶回路351
がｍ個と、予備マットエネーブル信号SMEを発生する回
路352（回路構成は351と同じ）とが設けられている。回
路351は、記憶用のデバイスとしてレーザで切断される
ヒューズ353を用いている。ヒューズが切断されていな
いときは、ノード354が高レベルであり、出力Ｆは低レ
ベル、すなわち論理“0"である。このときMOSFET356は
非導通状態である。ヒューズを切断すると、ノード354
が低レベルになり、出力Ｆが高レベル、すなわち論理
“1"になる。このときMOSFET356は導通状態になり、ノ
ード354を低レベルに保持する。MOSFET355は、ヒューズ
が切断されているときにノード354を確実に低レベルに
するためのものである。このゲートには、電源投入直
後、あるいは適宜（たとえば１サイクルに１回）高レベ
ルになる信号FUSを印加しておけばよい。
する。第２図はROM35の実現方法の一例である。図中、3
50が１個のマット間アドレスを記憶する単位回路であ
る。各予備メモリマットに対応して１個、計Ｒ個の回路
350が設けられている。マット間アドレスはｍビットか
ら成るので、回路350内には、１ビット分の記憶回路351
がｍ個と、予備マットエネーブル信号SMEを発生する回
路352（回路構成は351と同じ）とが設けられている。回
路351は、記憶用のデバイスとしてレーザで切断される
ヒューズ353を用いている。ヒューズが切断されていな
いときは、ノード354が高レベルであり、出力Ｆは低レ
ベル、すなわち論理“0"である。このときMOSFET356は
非導通状態である。ヒューズを切断すると、ノード354
が低レベルになり、出力Ｆが高レベル、すなわち論理
“1"になる。このときMOSFET356は導通状態になり、ノ
ード354を低レベルに保持する。MOSFET355は、ヒューズ
が切断されているときにノード354を確実に低レベルに
するためのものである。このゲートには、電源投入直
後、あるいは適宜（たとえば１サイクルに１回）高レベ
ルになる信号FUSを印加しておけばよい。
不良のある正規のメモリマットを予備メモリマットで
置換する場合は、使用する予備メモリマットに対応する
回路350に、次のようにして、正規のメモリマットのア
ドレスを記憶させる。まず、回路352内のヒューズを切
断する。これにより、予備メモリマットエネーブル信号
SMEが論理“1"になる。回路351内の各ヒューズを切断す
るか否かは、正規のメモリマットのマット間アドレスに
よって定める。たとえばマット間アドレスのビットが
“1"ならば切断し、“0"ならば切断しない（もちろん逆
でもよい）。ヒューズを切断された回路351の出力のみ
が論理“1"になる。不良のある正規のメモリマットが複
数ある場合は、複数個の回路350に正規のメモリマット
のアドレスを書き込めばよい。
置換する場合は、使用する予備メモリマットに対応する
回路350に、次のようにして、正規のメモリマットのア
ドレスを記憶させる。まず、回路352内のヒューズを切
断する。これにより、予備メモリマットエネーブル信号
SMEが論理“1"になる。回路351内の各ヒューズを切断す
るか否かは、正規のメモリマットのマット間アドレスに
よって定める。たとえばマット間アドレスのビットが
“1"ならば切断し、“0"ならば切断しない（もちろん逆
でもよい）。ヒューズを切断された回路351の出力のみ
が論理“1"になる。不良のある正規のメモリマットが複
数ある場合は、複数個の回路350に正規のメモリマット
のアドレスを書き込めばよい。
記憶用のデバイスは、ここで示したレーザで切断され
るヒューズに限られない。電気的に切断されるヒューズ
や、EPROMなどの不揮発性メモリを用いてもよい。
るヒューズに限られない。電気的に切断されるヒューズ
や、EPROMなどの不揮発性メモリを用いてもよい。
第３図は比較回路36の実現方法の一例である。図中、
360が、ROMの出力とマット間アドレス信号とを比較する
単位回路である。各予備メモリマットに対応して１個、
計Ｒ個の回路360が設けられている。回路360は、ｍ個の
排他的論理和ゲート361、インバータ362、およびNORゲ
ート363から成る。出力（予備メモリマット選択信号SMS
i）は、ROMの出力Fijとアドレス信号an＋ｊ（ｊ＝０〜
ｍ−１）がすべて一致し、かつ予備マットエネーブル信
号SMEi＝１のときにかぎり、論理“1"となる。比較回路
は、ここに示した回路に限らず、これと論理的に同等な
他の回路でもよい。
360が、ROMの出力とマット間アドレス信号とを比較する
単位回路である。各予備メモリマットに対応して１個、
計Ｒ個の回路360が設けられている。回路360は、ｍ個の
排他的論理和ゲート361、インバータ362、およびNORゲ
ート363から成る。出力（予備メモリマット選択信号SMS
i）は、ROMの出力Fijとアドレス信号an＋ｊ（ｊ＝０〜
ｍ−１）がすべて一致し、かつ予備マットエネーブル信
号SMEi＝１のときにかぎり、論理“1"となる。比較回路
は、ここに示した回路に限らず、これと論理的に同等な
他の回路でもよい。
第４図は、正規のメモリマット用スイッチ回路14、15
およびデコード回路16、17の実現方法の一例である。デ
コード回路16は、Ｒ個の回路160とNORゲート161から成
る。回路160は、ROMの出力のうちの１個のアドレスFi0
〜Fim−１をデコードする単位回路であり、インバータ1
62とANDゲート163から成る。インバータ162の挿入箇所
は、当該メモリマットのマット間アドレスによって定め
る。Fi0〜Fim−１が当該メモリマットのアドレスと一致
し、かつ予備マットエネーブル信号SMEi＝１のときにAN
Dゲート163の出力が論理“1"になり、このときNOR161ゲ
ートの出力（メモリマットエネーブル信号ME）は論理
“0"になる。当該メモリマットのアドレスが、Ｒ個のア
ドレスFi0〜Fim−１（ｉ＝０〜Ｒ−１）のいずれとも一
致しなかった場合は、MEは論理“1"になる。
およびデコード回路16、17の実現方法の一例である。デ
コード回路16は、Ｒ個の回路160とNORゲート161から成
る。回路160は、ROMの出力のうちの１個のアドレスFi0
〜Fim−１をデコードする単位回路であり、インバータ1
62とANDゲート163から成る。インバータ162の挿入箇所
は、当該メモリマットのマット間アドレスによって定め
る。Fi0〜Fim−１が当該メモリマットのアドレスと一致
し、かつ予備マットエネーブル信号SMEi＝１のときにAN
Dゲート163の出力が論理“1"になり、このときNOR161ゲ
ートの出力（メモリマットエネーブル信号ME）は論理
“0"になる。当該メモリマットのアドレスが、Ｒ個のア
ドレスFi0〜Fim−１（ｉ＝０〜Ｒ−１）のいずれとも一
致しなかった場合は、MEは論理“1"になる。
デコード回路17は、マット間アドレス信号an〜an＋ｍ
−１をデコードする回路であり、インバータ172とANDゲ
ート173から成る。インバータ172の挿入箇所は、上述の
回路160と同様に定める。アドレス信号an〜an＋ｍ−１
が当該メモリマットのアドレスと一致したときにかぎ
り、マット選択信号MSが論理“1"になる。
−１をデコードする回路であり、インバータ172とANDゲ
ート173から成る。インバータ172の挿入箇所は、上述の
回路160と同様に定める。アドレス信号an〜an＋ｍ−１
が当該メモリマットのアドレスと一致したときにかぎ
り、マット選択信号MSが論理“1"になる。
スイッチ回路14は、２個のｎチャネルMOSFET・141、1
42から成る。マットエネーブル信号MEが論理“1"のとき
は、２個のMOSFETが導通状態であり、電源VPLがメモリ
アレー10内のプレートＰへ、電源VMPがセンス回路内の
データ線プリチャージ回路111へ、それぞれ供給され
る。MEが論理“0"のときは、２個のMOSFETが非導通状態
であり、電圧は供給されない。
42から成る。マットエネーブル信号MEが論理“1"のとき
は、２個のMOSFETが導通状態であり、電源VPLがメモリ
アレー10内のプレートＰへ、電源VMPがセンス回路内の
データ線プリチャージ回路111へ、それぞれ供給され
る。MEが論理“0"のときは、２個のMOSFETが非導通状態
であり、電圧は供給されない。
スイッチ回路15は、NANDゲート151、153とANDゲート1
52から成る。メモリが待機状態のときは、プリチャージ
信号PCとセンスアンプ駆動信号SAがともに“0"である。
したがって、プリチャージ信号線114は“1"であり、デ
ータ線はプリチャージ回路111によってVMPにプリチャー
ジされている。また、センスアンプ駆動回路18内のＮチ
ャネルMOSFET・181、ＰチャネルMOSFET・182は、ともに
非導通状態であり、センスアンプ駆動配線112、113はと
もに、図示していない回路によってプリチャージされて
いる。メモリが動作状態になると、PCとSAがともに“1"
になる。このとき、マットエネーブル信号MEとマット選
択信号MSがともに論理“1"ならば、プリチャージ信号線
114は“0"になり、MOSFET・181、182が導通状態になる
のでセンスアンプ駆動配線112は電源電位VCCに、113は
接地電位になる。これにより、データ線のプリチャージ
が停止し、センスアンプ110が駆動される。しかし、ME
とMSの一方でも“0"ならば、112、113、114の電位はか
わらない。
52から成る。メモリが待機状態のときは、プリチャージ
信号PCとセンスアンプ駆動信号SAがともに“0"である。
したがって、プリチャージ信号線114は“1"であり、デ
ータ線はプリチャージ回路111によってVMPにプリチャー
ジされている。また、センスアンプ駆動回路18内のＮチ
ャネルMOSFET・181、ＰチャネルMOSFET・182は、ともに
非導通状態であり、センスアンプ駆動配線112、113はと
もに、図示していない回路によってプリチャージされて
いる。メモリが動作状態になると、PCとSAがともに“1"
になる。このとき、マットエネーブル信号MEとマット選
択信号MSがともに論理“1"ならば、プリチャージ信号線
114は“0"になり、MOSFET・181、182が導通状態になる
のでセンスアンプ駆動配線112は電源電位VCCに、113は
接地電位になる。これにより、データ線のプリチャージ
が停止し、センスアンプ110が駆動される。しかし、ME
とMSの一方でも“0"ならば、112、113、114の電位はか
わらない。
第５図は、予備メモリマット用スイッチ回路24、25の
実現方法の一例である。これらの回路は、第４図のスイ
ッチ回路14、15とそれぞれ同じである。相違点は、ME、
MSのかわりに、予備マットエネーブル信号SME（ROM35の
出力）、予備マット選択信号SMS（比較回路36の出力）
で制御されることである。
実現方法の一例である。これらの回路は、第４図のスイ
ッチ回路14、15とそれぞれ同じである。相違点は、ME、
MSのかわりに、予備マットエネーブル信号SME（ROM35の
出力）、予備マット選択信号SMS（比較回路36の出力）
で制御されることである。
第６図は、スイッチ回路14、15の実現方法の他の例で
ある。ここでは、データ線プリチャージ用電源VMPの供
給を停止するのに、プリチャージ回路111を用いてい
る。そのために、MOSFET・142を除去し、スイッチ回路1
5の論理を変更してある。マットエネーブル信号MEが
“0"のときは、プリチャージ信号線114は常に“0"であ
る。そのため、VMPはプリチャージ電源線115までは供給
されるが、データ線には供給されない。もちろん、MOSF
ET・142とプリチャージ回路111との両方で、VMPの供給
を停止するようにすればより確実である。
ある。ここでは、データ線プリチャージ用電源VMPの供
給を停止するのに、プリチャージ回路111を用いてい
る。そのために、MOSFET・142を除去し、スイッチ回路1
5の論理を変更してある。マットエネーブル信号MEが
“0"のときは、プリチャージ信号線114は常に“0"であ
る。そのため、VMPはプリチャージ電源線115までは供給
されるが、データ線には供給されない。もちろん、MOSF
ET・142とプリチャージ回路111との両方で、VMPの供給
を停止するようにすればより確実である。
第７図は、スイッチ回路14の実現方法の他の例であ
る。ここでは、不良のあるメモリマットの配線に電源を
供給しないだけでなく、その電位を固定している。すな
わち、マットエネーブル信号MEが“0"のときは、MOSFET
・141、142がオフであるから、VPL、VMPはそれぞれ配線
105、115には供給されない。一方、インバータ144の出
力は“1"であるから、ｎチャネルMOSFET・145、146はオ
ンであり、配線105、115は接地される。このようにする
ことによって、配線105、115の電位が不安定になってチ
ップ上の他の回路にノイズなどの悪影響をおよぼすの
を、防止することができる。
る。ここでは、不良のあるメモリマットの配線に電源を
供給しないだけでなく、その電位を固定している。すな
わち、マットエネーブル信号MEが“0"のときは、MOSFET
・141、142がオフであるから、VPL、VMPはそれぞれ配線
105、115には供給されない。一方、インバータ144の出
力は“1"であるから、ｎチャネルMOSFET・145、146はオ
ンであり、配線105、115は接地される。このようにする
ことによって、配線105、115の電位が不安定になってチ
ップ上の他の回路にノイズなどの悪影響をおよぼすの
を、防止することができる。
デコード回路およびスイッチ回路は、第４図〜第７図
に示した回路に限らず、論理的に同等な他の回路でもよ
い。
に示した回路に限らず、論理的に同等な他の回路でもよ
い。
本実施例の特徴を以下に述べる。第１の特徴は、使用
されないメモリマットには、電源VPL、VMPを供給しない
ことである。DC不良がない場合は、予備メモリマットに
は電源を供給しない。DC不良がある場合は、不良のある
正規のメモリマットへの電源の供給を停止し、かわりに
予備メモリマットに電源を供給する。これにより、DC不
良があるメモリマットの電流経路（第11図参照）を断つ
ことができ、DC不良があるメモリを修復することができ
る。
されないメモリマットには、電源VPL、VMPを供給しない
ことである。DC不良がない場合は、予備メモリマットに
は電源を供給しない。DC不良がある場合は、不良のある
正規のメモリマットへの電源の供給を停止し、かわりに
予備メモリマットに電源を供給する。これにより、DC不
良があるメモリマットの電流経路（第11図参照）を断つ
ことができ、DC不良があるメモリを修復することができ
る。
第２の特徴は、メモリが待機時のときも、上記電源の
供給の切替えが行われていることである。これは、電源
の切替えを司るスイッチ回路14、24を制御する信号MEお
よびSMEが、直流信号だからである。従来の欠陥救済技
術は、メモリが動作時になって初めて、信号の供給先を
切替えるという方式である。すなわち、不良ワード線ま
たはデータ線への信号の供給を停止し、かわりに予備ワ
ード線またはデータ線に信号を供給する。これに対して
本実施例では、待機時においてすでに電源の供給が切替
えられているので、待機時のDC不良をも修復することが
できる。
供給の切替えが行われていることである。これは、電源
の切替えを司るスイッチ回路14、24を制御する信号MEお
よびSMEが、直流信号だからである。従来の欠陥救済技
術は、メモリが動作時になって初めて、信号の供給先を
切替えるという方式である。すなわち、不良ワード線ま
たはデータ線への信号の供給を停止し、かわりに予備ワ
ード線またはデータ線に信号を供給する。これに対して
本実施例では、待機時においてすでに電源の供給が切替
えられているので、待機時のDC不良をも修復することが
できる。
第３の特徴は、使用されないメモリマットには、デー
タ線プリチャージ信号PCおよびセンスアンプ駆動信号SA
を供給しないことである。これにより、使用されないメ
モリマットで無駄な電力が消費されるのを防止すること
ができる。本実施例ではPCおよびSAの供給を停止してい
るが、そのほかの信号、たとえばロウデコーダやカラム
デコーダで使用される信号の供給をも停止するようにし
てもよい。
タ線プリチャージ信号PCおよびセンスアンプ駆動信号SA
を供給しないことである。これにより、使用されないメ
モリマットで無駄な電力が消費されるのを防止すること
ができる。本実施例ではPCおよびSAの供給を停止してい
るが、そのほかの信号、たとえばロウデコーダやカラム
デコーダで使用される信号の供給をも停止するようにし
てもよい。
第４の特徴は、以上述べた電源および信号の切替え
を、チップ上に設けた回路で制御していることである。
したがって、先に述べた文献（３）の方法と異なり、本
方式は汎用メモリにも適用可能である。しかも、ROM、
比較回路、デコード回路およびスイッチ回路は、第２図
〜第７図に示したように、比較的簡単な回路で実現でき
るので、欠陥救済によるチップの面積増加は小さい。
を、チップ上に設けた回路で制御していることである。
したがって、先に述べた文献（３）の方法と異なり、本
方式は汎用メモリにも適用可能である。しかも、ROM、
比較回路、デコード回路およびスイッチ回路は、第２図
〜第７図に示したように、比較的簡単な回路で実現でき
るので、欠陥救済によるチップの面積増加は小さい。
〔実施例２〕 第８図に本発明の第２の実施例を示す。第１図の実施
例との相違点は、デコーダ37が設けられていることであ
る。第１図の実施例では、デコード回路17が、正規のメ
モリマット毎に分散して配置されていた。本実施例で
は、それらを１ヵ所に集めてデコーダ37とし、アドレス
バッファ30の近傍に配置している。デコーダ37の入力は
マット間アドレス信号、出力は正規のメモリマット選択
信号MSであり、各正規のメモリマットまで配線されてい
る。
例との相違点は、デコーダ37が設けられていることであ
る。第１図の実施例では、デコード回路17が、正規のメ
モリマット毎に分散して配置されていた。本実施例で
は、それらを１ヵ所に集めてデコーダ37とし、アドレス
バッファ30の近傍に配置している。デコーダ37の入力は
マット間アドレス信号、出力は正規のメモリマット選択
信号MSであり、各正規のメモリマットまで配線されてい
る。
本実施例の特徴は、配線の充放電による消費電力が小
さいことである。第１図の実施例では、マット間アドレ
ス信号の配線40の本数は、ｍ（＝log2M）本であり、最
悪の場合、メモリの１サイクルの間にｍ本すべてが充放
電される。一方、第８図の実施例では、正規のメモリマ
ット選択信号MSの配線47の本数はＭ本であるが、そのう
ちメモリの１サイクルの間に充放電されるのは１本だけ
である。第１図の配線40や第８図の配線47は、チップ全
体にわたって設置する必要があるため、その寄生容量は
かなり大きい。したがって、消費電力低減のためには、
充放電される配線の数が少ない方が望ましい。
さいことである。第１図の実施例では、マット間アドレ
ス信号の配線40の本数は、ｍ（＝log2M）本であり、最
悪の場合、メモリの１サイクルの間にｍ本すべてが充放
電される。一方、第８図の実施例では、正規のメモリマ
ット選択信号MSの配線47の本数はＭ本であるが、そのう
ちメモリの１サイクルの間に充放電されるのは１本だけ
である。第１図の配線40や第８図の配線47は、チップ全
体にわたって設置する必要があるため、その寄生容量は
かなり大きい。したがって、消費電力低減のためには、
充放電される配線の数が少ない方が望ましい。
一方、配線本数を比較してみると、第１図の配線40は
ｍ本、第８図の配線47はＭ本である。ｍ＜Ｍであるか
ら、チップ面積の点では第１図の実施例の方が望まし
い。
ｍ本、第８図の配線47はＭ本である。ｍ＜Ｍであるか
ら、チップ面積の点では第１図の実施例の方が望まし
い。
〔実施例３〕 第９図に本発明の第３の実施例を示す。本実施例は、
本発明をシェアドセンス方式および多分割データ線方式
を用いたDRAMに適用した例である。カラムデコーダはチ
ップの端に１個だけ設けられており、その出力が図示し
ていない配線によって各メモリマットに分配されてい
る。センス回路11は、左右のメモリマット10Lと10Rとで
共用されている。同様に、センス回路21は、20Lと20Rと
で共用されている。
本発明をシェアドセンス方式および多分割データ線方式
を用いたDRAMに適用した例である。カラムデコーダはチ
ップの端に１個だけ設けられており、その出力が図示し
ていない配線によって各メモリマットに分配されてい
る。センス回路11は、左右のメモリマット10Lと10Rとで
共用されている。同様に、センス回路21は、20Lと20Rと
で共用されている。
第10図に正規のメモリマット用スイッチ回路およびデ
コード回路の詳細を示す。図中、116L、116Rはそれぞ
れ、メモリマット10L、10Rのデータ線をセンスアンプや
データ線プリチャージ回路に接続するためのトランスフ
ァゲートである。16Lおよび16Rはそれぞれ、メモリマッ
ト10L用、10R用の正規のメモリマットエネーブル信号ME
−Ｌ、ME−Ｒを発生するデコード回路である。17Lおよ
び17Rはそれぞれ、メモリマット10L用、10R用の正規の
メモリマット選択信号を発生するデコード回路である。
これらの回路は、第４図に示したものと同じであるの
で、図には構成の記載を省略してある。14はメモリマッ
トへ電源を供給するスイッチ回路、15はメモリマットへ
信号を供給するスイッチ回路である。これらの回路につ
いて以下に説明する。
コード回路の詳細を示す。図中、116L、116Rはそれぞ
れ、メモリマット10L、10Rのデータ線をセンスアンプや
データ線プリチャージ回路に接続するためのトランスフ
ァゲートである。16Lおよび16Rはそれぞれ、メモリマッ
ト10L用、10R用の正規のメモリマットエネーブル信号ME
−Ｌ、ME−Ｒを発生するデコード回路である。17Lおよ
び17Rはそれぞれ、メモリマット10L用、10R用の正規の
メモリマット選択信号を発生するデコード回路である。
これらの回路は、第４図に示したものと同じであるの
で、図には構成の記載を省略してある。14はメモリマッ
トへ電源を供給するスイッチ回路、15はメモリマットへ
信号を供給するスイッチ回路である。これらの回路につ
いて以下に説明する。
プレート用電極VPLは、ME−Ｌが“1"のときメモリマ
ット10Lに、ME−Ｒが“1"のときメモリマット10Rに、そ
れぞれ供給される。データ線プリチャージ用電源V
MPは、ME−Ｌ、ME−Ｒのうち一方でも論理“1"ならば、
配線115を通してプリチャージ回路111まで供給される。
ただし、後述のように、不良の（MEが“0"である）側の
メモリマットのデータ線へは、VMPは供給されない。プ
リチャージ回路およびセンスアンプ用の信号の供給は、
４個の信号ME−Ｌ、ME−Ｒ、MS−Ｌ、MS−Ｒによって制
御される。左右のマットエネーブル信号の論理和とマッ
ト選択信号の論理和とが、ORゲート158、159によってそ
れぞれ作られ、ゲート151〜153を制御する。したがっ
て、左右のメモリマットのうち不良でない方が選択され
た場合は、データ線のプリチャージが停止し、センスア
ンプが駆動される。
ット10Lに、ME−Ｒが“1"のときメモリマット10Rに、そ
れぞれ供給される。データ線プリチャージ用電源V
MPは、ME−Ｌ、ME−Ｒのうち一方でも論理“1"ならば、
配線115を通してプリチャージ回路111まで供給される。
ただし、後述のように、不良の（MEが“0"である）側の
メモリマットのデータ線へは、VMPは供給されない。プ
リチャージ回路およびセンスアンプ用の信号の供給は、
４個の信号ME−Ｌ、ME−Ｒ、MS−Ｌ、MS−Ｒによって制
御される。左右のマットエネーブル信号の論理和とマッ
ト選択信号の論理和とが、ORゲート158、159によってそ
れぞれ作られ、ゲート151〜153を制御する。したがっ
て、左右のメモリマットのうち不良でない方が選択され
た場合は、データ線のプリチャージが停止し、センスア
ンプが駆動される。
SHRはトランスファゲート用のタイミング信号であ
り、メモリが待機状態のときは“0"である。したがっ
て、メモリマット10L用のトランスファゲート116Lは、
マットエネーブル信号ME−Ｌが“1"ならばオン、ME−Ｌ
が“0"ならばオフである。メモリが動作状態になると、
SHRが“1"になる。したがって、MS−Ｒが“1"のとき、
すなわち反対側のメモリマット10Rが選択されたとき、
トランスファゲート116Lはオフになる。MS−Ｒが“0"か
つME−Ｌが“1"のときは、トランスファゲート116はオ
ンである。以上の説明から明らかなように、ME−Ｌが
“0"のときは、トランスファゲート116Lは、待機時、動
作時ともオフであるため、電源VMPは10Lのデータ線には
供給されない。これにより、メモリマット10LにDC不良
がある場合の電流経路（第11図参照）を断つことができ
る。以上メモリマット10Lについて述べたが、10Rについ
ても同様である。
り、メモリが待機状態のときは“0"である。したがっ
て、メモリマット10L用のトランスファゲート116Lは、
マットエネーブル信号ME−Ｌが“1"ならばオン、ME−Ｌ
が“0"ならばオフである。メモリが動作状態になると、
SHRが“1"になる。したがって、MS−Ｒが“1"のとき、
すなわち反対側のメモリマット10Rが選択されたとき、
トランスファゲート116Lはオフになる。MS−Ｒが“0"か
つME−Ｌが“1"のときは、トランスファゲート116はオ
ンである。以上の説明から明らかなように、ME−Ｌが
“0"のときは、トランスファゲート116Lは、待機時、動
作時ともオフであるため、電源VMPは10Lのデータ線には
供給されない。これにより、メモリマット10LにDC不良
がある場合の電流経路（第11図参照）を断つことができ
る。以上メモリマット10Lについて述べたが、10Rについ
ても同様である。
スイッチ回路は、第10図に示した回路に限られず、論
理的に同等な他の回路でもよい。
理的に同等な他の回路でもよい。
以上の実施例はいずれも、不良のある正規のメモリマ
ットを予備メモリマットで置換するという方式である。
このようなメモリマット単位の置換は、従来の半導体メ
モリでは現実的とは言えなかった。メモリマット数Ｍが
少ないために、予備メモリマットを設けると、冗長度
（正規のメモリマット数に対する予備メモリマット数の
割合:R/M）が相当大きくなるからである。しかし、メモ
リマット数Ｍはメモリの高集積化とともに増加する傾向
にあり、ギガビット級のメモリでは256〜1024にもなる
と予想される。したがって、冗長度をあまり大きくする
ことなく、予備メモリマットを設けることができるよう
になる。
ットを予備メモリマットで置換するという方式である。
このようなメモリマット単位の置換は、従来の半導体メ
モリでは現実的とは言えなかった。メモリマット数Ｍが
少ないために、予備メモリマットを設けると、冗長度
（正規のメモリマット数に対する予備メモリマット数の
割合:R/M）が相当大きくなるからである。しかし、メモ
リマット数Ｍはメモリの高集積化とともに増加する傾向
にあり、ギガビット級のメモリでは256〜1024にもなる
と予想される。したがって、冗長度をあまり大きくする
ことなく、予備メモリマットを設けることができるよう
になる。
置換の単位は必ずしも物理的なメモリマットでなくて
もよい。たとえば、１つのメモリマットを複数個のブロ
ックに分割し、その１ブロックを置換の単位としてもよ
い。逆に、複数個のメモリマットを置換の単位としても
よい。
もよい。たとえば、１つのメモリマットを複数個のブロ
ックに分割し、その１ブロックを置換の単位としてもよ
い。逆に、複数個のメモリマットを置換の単位としても
よい。
［発明の効果］ 本発明によれば、従来の欠陥救済技術では修復できな
かった汎用メモリのDC不良を効率よく修復できる。
かった汎用メモリのDC不良を効率よく修復できる。
第１図、第８図、第９図は本発明の実施例の半導体メモ
リの構成を示すブロック図、第２図〜第７図、第10図は
本発明の実施例の要素回路の回路図、第11図は従来の半
導体メモリの構成を示すブロック図である。 符号の説明 １……半導体チップ、 10、10L、10R……正規のメモリマット、 20、20L、20R……予備メモリマット、 11、21……センス回路、 12、12L、12R、22、22L、22R……ロウデコーダ、 13、23……カラムデコーダ、 14、15、24、25……スイッチ回路、 16、17、16L、16R、17L、17R……デコード回路、 18……センスアンプ駆動回路、 30……ロウアドレスバッファ、 31……カラムアドレスバッファ、 32……プレート用電源回路、 33……データ線プリチャージ電源回路、 34……タイミング信号発生回路、 36……比較回路、 37……デコーダ、 110……センスアンプ、 111……データ線プリチャージ回路、 116L、116R……トランスファゲート。
リの構成を示すブロック図、第２図〜第７図、第10図は
本発明の実施例の要素回路の回路図、第11図は従来の半
導体メモリの構成を示すブロック図である。 符号の説明 １……半導体チップ、 10、10L、10R……正規のメモリマット、 20、20L、20R……予備メモリマット、 11、21……センス回路、 12、12L、12R、22、22L、22R……ロウデコーダ、 13、23……カラムデコーダ、 14、15、24、25……スイッチ回路、 16、17、16L、16R、17L、17R……デコード回路、 18……センスアンプ駆動回路、 30……ロウアドレスバッファ、 31……カラムアドレスバッファ、 32……プレート用電源回路、 33……データ線プリチャージ電源回路、 34……タイミング信号発生回路、 36……比較回路、 37……デコーダ、 110……センスアンプ、 111……データ線プリチャージ回路、 116L、116R……トランスファゲート。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 中込 儀延 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日立超エル・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平３−150799（ＪＰ，Ａ) 特開 平３−232200（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 11/401 H01L 21/82 H01L 27/108 H01L 21/8242
Claims (17)
- 【請求項１】複数のメモリブロックと、 予備メモリブロックと、 前記複数のメモリブロックの少なくとも一つが不良を含
むメモリブロックである時に、前記不良を含むメモリブ
ロックのアドレスを記憶する記憶回路と、を備え、 前記複数のメモリブロックと前記予備メモリブロックの
それぞれは、センス回路と第１スイッチ手段を有し、 前記第１スイッチ手段を介して前記センス回路に所定電
圧が供給され、 前記記憶回路の出力に応じて、前記不良を含むメモリブ
ロックの前記第１スイッチ手段はオフとなり、前記予備
メモリブロックの前記第１スイッチ手段はオンとされる
ことを特徴とする半導体メモリ。 - 【請求項２】請求項１に記載の半導体メモリであって、 前記複数のメモリブロックと前記予備メモリブロックの
それぞれは、第２スイッチ手段を有し、前記第２スイッ
チ手段を介して前記センス回路に制御信号が供給され、 前記記憶回路の出力に応じて、前記不良を含むメモリブ
ロックの前記第２スイッチ手段はオフとなることを特徴
とする半導体メモリ。 - 【請求項３】請求項１または請求項２に記載の半導体メ
モリであって、 前記複数のメモリブロックと前記予備メモリブロックの
それぞれは、複数のデータ線と複数のワード線との所定
の交点に設けられた複数のメモリセルを有し、 前記センス回路は、対応するメモリブロックの前記複数
のデータ線のそれぞれに対応して設けられた複数のプリ
チャージ回路を有し、 前記複数のプリチャージ回路には、対応する前記第１ス
イッチ手段を介して前記所定電圧が供給されることを特
徴とする半導体メモリ。 - 【請求項４】請求項２に記載の半導体メモリであって、 前記複数のメモリブロックと前記予備メモリブロックの
それぞれは、複数のデータ線と複数のワード線との所定
の交点に設けられた複数のメモリセルを有し、 前記センス回路は、対応するメモリブロックの前記複数
のデータ線のそれぞれに対応して設けられた複数のセン
スアンプを含み、 前記複数のセンスアンプには、対応する前記第２スイッ
チ手段を介して前記制御信号が供給されることを特徴と
する半導体メモリ。 - 【請求項５】請求項２に記載の半導体メモリであって、 前記複数のメモリブロックと前記予備メモリブロックの
それぞれは、複数のデータ線と複数のワード線との所定
の交点に設けられた複数のメモリセルを有し、 前記センス回路は、対応するメモリブロックの前記複数
のデータ線のそれぞれに対応して設けられた複数のプリ
チャージ回路及び複数のセンスアンプを有し、 前記複数のプリチャージ回路には、対応する前記第１ス
イッチ手段を介して前記所定電圧が供給され、 前記複数のセンスアンプには、対応する前記第２スイッ
チ手段を介して前記制御信号が供給されることを特徴と
する半導体メモリ。 - 【請求項６】請求項３乃至請求項５のいずれかに記載の
半導体メモリであって、 前記不良を含むメモリブロックは、前記複数のワード線
の一つと前記複数のデータ線の一つとの間に生じた短絡
を含むことを特徴とする半導体メモリ。 - 【請求項７】請求項１乃至請求項６のいずれかに記載の
半導体メモリは、更に、 アドレス信号を発生するためのアドレス手段と、 前記記憶回路の出力と前記アドレス信号とを比較するた
めの比較手段と、を有することを特徴とする半導体メモ
リ。 - 【請求項８】複数のメモリブロックと、 予備メモリブロックと、 前記複数のメモリブロックの少なくとも一つが不良を含
むメモリブロックである時に、前記不良を含むメモリブ
ロックのアドレスを記憶する記憶回路と、を備え、 前記複数のメモリブロック及び前記予備メモリブロック
のそれぞれは、複数のデータ線と、前記複数のデータ線
に交差する複数のワード線と、その所定の交点に配置さ
れる複数のメモリセルと、前記複数のメモリセルのそれ
ぞれに関連するキャパシタ電極の一つであるプレート電
極と、第１スイッチ手段と、を有し、 前記第１スイッチ手段を介して所定電位が前記プレート
電極に供給され、 前記記憶回路の出力によって、前記不良を含むメモリブ
ロックの前記第１スイッチ手段はオフとなり、前記予備
メモリブロックの前記第１スイッチ手段はオンとなるこ
とを特徴とする半導体メモリ。 - 【請求項９】請求項８に記載の半導体メモリであって、 前記不良を含むメモリブロックは、前記複数のワード線
の一つと前記プレート電極との間に生じた短絡を含むこ
とを特徴とする半導体メモリ。 - 【請求項１０】第１及び第２メモリマットと、 前記第１及び第２メモリマットで共有されるセンス回路
と、 前記第１メモリマットと前記センス回路を結合するため
の第１スイッチ手段と、 前記第２メモリマットと前記センス回路を結合するため
の第２スイッチ手段と、 第３スイッチ手段と、 前記第１及び第２メモリマットの少なくとも一つが不良
を含むメモリマットである時に、前記不良を含むメモリ
マットのアドレスを記憶する記憶回路と、を備え、 前記第３スイッチ手段を介して所定電位が前記センス回
路に供給され、 前記記憶回路の出力により、前記第１メモリマットが前
記不良を含むメモリマットである時には前記第１スイッ
チ手段がオフとされ、前記第２メモリマットが前記不良
を含むメモリマットである時には前記第２スイッチ手段
がオフとされ、前記第１及び第２メモリマットの両方が
前記不良を含むメモリマットである時には前記第３スイ
ッチ手段がオフとされることを特徴とする半導体メモ
リ。 - 【請求項１１】請求項10に記載の半導体メモリであっ
て、 前記第１及び第２メモリマットのそれぞれは、複数のデ
ータ線と、前記複数のデータ線に交差する複数のワード
線と、その交点に配置される複数のメモリセルとをそれ
ぞれ有し、 前記センス回路は、前記複数のデータ線に結合された複
数のプリチャージ回路を有し、 前記複数のプリチャージ回路は、対応する前記第３スイ
ッチ手段を介して前記所定電圧が供給されることを特徴
とする半導体メモリ。 - 【請求項１２】請求項11に記載の半導体メモリであっ
て、 前記不良を含むメモリブロックは、前記複数のワード線
の一つと前記複数のデータ線の一つとの間に生じた短絡
を有することを特徴とする半導体メモリ。 - 【請求項１３】請求項10に記載の半導体メモリであっ
て、 前記第１及び第２メモリマットのそれぞれは、複数のデ
ータ線と、前記複数のデータ線に交差する複数のワード
線と、その交点に配置される複数のメモリセルと、前記
複数のメモリセルのそれぞれに関連するキャパシタ電極
の一つであるプレート電極と、第４スイッチ手段と、を
有し、 前記第４スイッチ手段を介して所定電位が前記プレート
電極に供給され、 前記第１及び第２のメモリマットの少なくとも一つが前
記不良を含むメモリマットである時に、対応する前記第
４スイッチ手段は、前記記憶回路の出力によってオフと
なることを特徴とする半導体メモリ。 - 【請求項１４】請求項13に記載の半導体メモリであっ
て、 前記不良を含むメモリブロックは、前記複数のワード線
の一つと前記プレート電極との間に生じた短絡を含むこ
とを特徴とする半導体メモリ。 - 【請求項１５】請求項１乃至請求項14のいずれかに記載
の半導体メモリであって、前記記憶回路は、ROMである
ことを特徴とする半導体メモリ。 - 【請求項１６】請求項15に記載の半導体メモリであっ
て、前記ROMはヒューズを含むことを特徴とする半導体
メモリ。 - 【請求項１７】請求項１乃至請求項16のいずれかに記載
の半導体メモリであって、前記半導体メモリは、DRAMで
あることを特徴とする半導体メモリ。
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