JPS6214399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS6214399A JPS6214399A JP60153542A JP15354285A JPS6214399A JP S6214399 A JPS6214399 A JP S6214399A JP 60153542 A JP60153542 A JP 60153542A JP 15354285 A JP15354285 A JP 15354285A JP S6214399 A JPS6214399 A JP S6214399A
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- JP
- Japan
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- transistor
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- prom
- cell
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置、特に冗長回路付きのバイポー
ラＲＡＭの不良セルアドレス続出回路に関する。
ラＲＡＭの不良セルアドレス続出回路に関する。
、従来。技術、・：
□イ。Ｉｔｓ□１よ。、カ□イいわお。。６ｏあ
′るが、大容量になればなる程、チップ上の一部の
留り向上を図ることが考えられており、
大容量化 ｌで一歩進んでいるＭＯＳメ
モリでは冗長セルが広く用いられている。バイポーラメ
モリでは使用例 □を余り見ないが、バ
イポーラメモリでも大容量化が進んでおり、冗長セルの
必要性は高まっている。 □冗長セル方式
をとるとチップに冗長ワード線長 と４図
はこの種の回路を示し、１０は通常のセルアレイ、１２
は冗長セルアレイ （冗長ワード線又は
５ビツト線）、１４は不良セルアドレスを記憶する１
６はメモリアクセスアドレスＡｄと不良セル７
［ドレスを比較する比較ゲートである。
′るが、大容量になればなる程、チップ上の一部の
留り向上を図ることが考えられており、
大容量化 ｌで一歩進んでいるＭＯＳメ
モリでは冗長セルが広く用いられている。バイポーラメ
モリでは使用例 □を余り見ないが、バ
イポーラメモリでも大容量化が進んでおり、冗長セルの
必要性は高まっている。 □冗長セル方式
をとるとチップに冗長ワード線長 と４図
はこの種の回路を示し、１０は通常のセルアレイ、１２
は冗長セルアレイ （冗長ワード線又は
５ビツト線）、１４は不良セルアドレスを記憶する１
６はメモリアクセスアドレスＡｄと不良セル７
［ドレスを比較する比較ゲートである。
動作を説明すると、メモリｌ（’４端了ビンから入力す
るアドレスＡｄはトランジスタＱ１及び電流源Ｃ８から
なる入カバソファを経てアドレスバッファア１８に加わ
り、こ−でアドレスビットＡとその反転ビットＡにされ
、ドライバデコーダ２０に入力される。こ＼ではＡｄ、
１４，１６．１８などはアドレスの１ビツト分を示して
おり、他のアドレスビットについても同様回路が設けら
れ、そのアドレスバッファからのアドレスピノｌ−Ａま
たはその反転ビットがドライバデコーダ２０に入力され
る。ドライバデコーダ２０はワード線に対するものとす
るとデコーダは一般にノアゲーＩ・を備え、入力アドレ
スビットが全て■７７レベルら１１レベル出力を生じ、
ドライバを通してワー］゛線をＨレベルにする（選択す
る）。
るアドレスＡｄはトランジスタＱ１及び電流源Ｃ８から
なる入カバソファを経てアドレスバッファア１８に加わ
り、こ−でアドレスビットＡとその反転ビットＡにされ
、ドライバデコーダ２０に入力される。こ＼ではＡｄ、
１４，１６．１８などはアドレスの１ビツト分を示して
おり、他のアドレスビットについても同様回路が設けら
れ、そのアドレスバッファからのアドレスピノｌ−Ａま
たはその反転ビットがドライバデコーダ２０に入力され
る。ドライバデコーダ２０はワード線に対するものとす
るとデコーダは一般にノアゲーＩ・を備え、入力アドレ
スビットが全て■７７レベルら１１レベル出力を生じ、
ドライバを通してワー］゛線をＨレベルにする（選択す
る）。
このときアクセスアドレスＡｄは比較ゲート１６に入力
し、ＦＲＯＭ１４よりの不良セルアドレスと比較される
。これらが不一致であればアドレスバッファ１８および
ドライバデコーダ２０は動作を続け、入力アドレスが自
己のｌノーｌ線に対するものであれば］゛ライムデコー
ダ２０はｌ−記のようにセルアレイ１０の自己に対応す
るり一１′線を選択する（１ルヘルにする）が、一致す
れば比較ゲート１６はドライバデコーダ２０の動作を禁
止し、かつ冗長セルアレイ１２を選択する（この処理は
、詳しくはアドレスの各ビットに対する比較ゲートが一
致出力を生じるとき、これを判定する回路（アンドゲー
ト等）の出力により行なわれる）。
し、ＦＲＯＭ１４よりの不良セルアドレスと比較される
。これらが不一致であればアドレスバッファ１８および
ドライバデコーダ２０は動作を続け、入力アドレスが自
己のｌノーｌ線に対するものであれば］゛ライムデコー
ダ２０はｌ−記のようにセルアレイ１０の自己に対応す
るり一１′線を選択する（１ルヘルにする）が、一致す
れば比較ゲート１６はドライバデコーダ２０の動作を禁
止し、かつ冗長セルアレイ１２を選択する（この処理は
、詳しくはアドレスの各ビットに対する比較ゲートが一
致出力を生じるとき、これを判定する回路（アンドゲー
ト等）の出力により行なわれる）。
こうして不良セルがアクセスされるとき、それに代って
冗長セルがアクセスされ、正品なメモリ動作が行なわれ
るようにされ、不良セルがあってもそのメモリチップを
廃棄せずにすむ。不良セルはメモリ製造段階での試験で
検出され、そのセルアドレスがＦＲＯＭ１４に書込まれ
る。
冗長セルがアクセスされ、正品なメモリ動作が行なわれ
るようにされ、不良セルがあってもそのメモリチップを
廃棄せずにすむ。不良セルはメモリ製造段階での試験で
検出され、そのセルアドレスがＦＲＯＭ１４に書込まれ
る。
ＦＲＯＭセルは第５図に示すように書込み川のトランジ
スタＱ５、差動増幅器を構成するトランジスタＱ６．Ｑ
？、エミッタホロア出力段を構成するｌ・ランジスタＱ
８．３開直列のダイオードＤ５．２個直列のダイオード
Ｄ６、抵抗および電流源からなる。書込み回路２４によ
りトランジスタＱ５のベース、エミッタ接合を破壊する
と該トランジスタＱ５はダイオード１１固と同じになり
、ベース、エミッタ接合を破壊しなければオフ状態であ
る。
スタＱ５、差動増幅器を構成するトランジスタＱ６．Ｑ
？、エミッタホロア出力段を構成するｌ・ランジスタＱ
８．３開直列のダイオードＤ５．２個直列のダイオード
Ｄ６、抵抗および電流源からなる。書込み回路２４によ
りトランジスタＱ５のベース、エミッタ接合を破壊する
と該トランジスタＱ５はダイオード１１固と同じになり
、ベース、エミッタ接合を破壊しなければオフ状態であ
る。
オフ状態のときトランジスタＱ６のベース電位はＤ５に
よるダイオード３段落ち（抵抗による電圧降下を無視す
る。以下同じ）であり、トランジスタＱ７はＤ６による
ダイオード２段落ちであるので後者の方が高く、トラン
ジスタＱ７はオン、Ｑ６はオフ、出力ＯｕｔはＬレベル
である。オン状態のとき、Ｄ５はＱ５によるダイオード
１つと同じになり、トランジスタＱ６のベース電位はダ
イオード１段落ち、トランジスタＱ７のベース電位はＤ
６によるダイオード２段落ちで前者が高く、トランジス
タＱ６がオン、Ｑ７はオフ、出力ＯｕｔはＨレベルであ
る。この出力ＯｕｔのＨ，Ｌがアドレスピントの“１″
、′０゛を表わす。この第５図の回路はアドレスの１ビ
ツトに対応し、アドレスがｎビットならｎ個設けられる
。
よるダイオード３段落ち（抵抗による電圧降下を無視す
る。以下同じ）であり、トランジスタＱ７はＤ６による
ダイオード２段落ちであるので後者の方が高く、トラン
ジスタＱ７はオン、Ｑ６はオフ、出力ＯｕｔはＬレベル
である。オン状態のとき、Ｄ５はＱ５によるダイオード
１つと同じになり、トランジスタＱ６のベース電位はダ
イオード１段落ち、トランジスタＱ７のベース電位はＤ
６によるダイオード２段落ちで前者が高く、トランジス
タＱ６がオン、Ｑ７はオフ、出力ＯｕｔはＨレベルであ
る。この出力ＯｕｔのＨ，Ｌがアドレスピントの“１″
、′０゛を表わす。この第５図の回路はアドレスの１ビ
ツトに対応し、アドレスがｎビットならｎ個設けられる
。
不良アドレスを格納するＦＲＯＭ１４は、メモリ製造段
階で書込みが行なわれるが、これは確実に書込まれたか
、またその後の製造工程及びメモリの信頼度試験で受け
る加熱などにより書込んだ内容が変化しなかったか否か
をチェックする必要があり、これにはＦＲＯＭの記憶内
容を読出してみる必要がある。ＦＲＯＭセルの出力端Ｏ
ｕｔに探針を当てることができれば、これは簡単に行な
えるが、集積度の高いＩＣチップでは勿論か＼ることは
できない。出力端Ｏｕｔをチップ周辺のパッドに接続し
ておけば、該パッドに探引を当てて読取りを行なうこと
ができるが、これも該パッドのためのスペースを必要と
し、集積度を低下する。またこの方式では、チップをパ
ッケージに格納した後では読堆りを行なうことができな
い。
階で書込みが行なわれるが、これは確実に書込まれたか
、またその後の製造工程及びメモリの信頼度試験で受け
る加熱などにより書込んだ内容が変化しなかったか否か
をチェックする必要があり、これにはＦＲＯＭの記憶内
容を読出してみる必要がある。ＦＲＯＭセルの出力端Ｏ
ｕｔに探針を当てることができれば、これは簡単に行な
えるが、集積度の高いＩＣチップでは勿論か＼ることは
できない。出力端Ｏｕｔをチップ周辺のパッドに接続し
ておけば、該パッドに探引を当てて読取りを行なうこと
ができるが、これも該パッドのためのスペースを必要と
し、集積度を低下する。またこの方式では、チップをパ
ッケージに格納した後では読堆りを行なうことができな
い。
それ数本発明は集積度を低下させることなく、極めて簡
単な手段で、パンケージに収納したあとでも不良アドレ
スを読取ることができ、勿論メモリ動作には何ら支障を
与えない、不良アドレス読出し回路を提供しようとする
ものである。
単な手段で、パンケージに収納したあとでも不良アドレ
スを読取ることができ、勿論メモリ動作には何ら支障を
与えない、不良アドレス読出し回路を提供しようとする
ものである。
ｃ問題点を解決するための手段〕
本発明は、不良セルのアドレスを記憶するＰＲＯＭを備
え、不良セルがアクセスされるときはそれに代って冗長
セルをアクセスするようにしたバイポーラ型半導体記憶
装置において、該ＦＲＯＭのセルの出力端にベースが接
続される第１のトランジスタを設け、該トランジスタを
、入カバソファ回路のメモリアクセスアドレスビットか
ベースに加えられる第２のトランジスタとカレントスイ
ッチを構成させ、前記第１のトランジスタは記憶装置の
通常動作ではオフになるようにレベル調整してなること
を特徴とするものである。
え、不良セルがアクセスされるときはそれに代って冗長
セルをアクセスするようにしたバイポーラ型半導体記憶
装置において、該ＦＲＯＭのセルの出力端にベースが接
続される第１のトランジスタを設け、該トランジスタを
、入カバソファ回路のメモリアクセスアドレスビットか
ベースに加えられる第２のトランジスタとカレントスイ
ッチを構成させ、前記第１のトランジスタは記憶装置の
通常動作ではオフになるようにレベル調整してなること
を特徴とするものである。
第１図に本発明の実施例を示す。第４図と比較すれば明
らかなように本発明ではトランジスタＱ２を設け、入カ
バソファ用トランジスタＱ１とカレントスイッチを組ま
せる。ＦＲＯＭ１４の出力端はダイオードＤ＋を介して
トランジスタＱ２のベースヘ接続され、このダイオード
ＤＩは電流源Ｃ８１によりオン状態を維持され、ダイオ
ード１つ分の順方向電圧降下を生じるようにされる。ト
ランジスタＱ２のコレクタは電ｔＡ（こ＼ではグランド
）へ接続され、エミッタはダイオードＤ２を介して入カ
バソファ２２の出力端へ接続される。またトランジスタ
Ｑ２のベース、グランド間にはコンデンサＣが接続され
る。
らかなように本発明ではトランジスタＱ２を設け、入カ
バソファ用トランジスタＱ１とカレントスイッチを組ま
せる。ＦＲＯＭ１４の出力端はダイオードＤ＋を介して
トランジスタＱ２のベースヘ接続され、このダイオード
ＤＩは電流源Ｃ８１によりオン状態を維持され、ダイオ
ード１つ分の順方向電圧降下を生じるようにされる。ト
ランジスタＱ２のコレクタは電ｔＡ（こ＼ではグランド
）へ接続され、エミッタはダイオードＤ２を介して入カ
バソファ２２の出力端へ接続される。またトランジスタ
Ｑ２のベース、グランド間にはコンデンサＣが接続され
る。
これらのダイオ−ＦＤ＋、Ｄ２はレベル調整用で、場合
によっては除去できる。また二１ンデンサＣは誤動作防
止用である。即ち、メモリが動作しているときはアドレ
スＡｄは刻々変り、大カバノファ２２の出力端電位はｌ
ルヘル、【４レヘルを不規則に変動する。ところでダイ
オードＤ２のアノード・カソード間、トランジスタＱ２
のエミッタ・ベース間、及びダイオードＤ１のアノード
・カソード間は逆方向ではいずれもキャパシタであるか
ら、これらのキャパシタを通して入カバソファ出力端の
電位変動がＦＲＯＭ１４の出力端へ加わり、比較ゲート
１６が動作不安定になる（不一致なのに一致と判定した
りする）恐れがあるが、コンデンサＣでトランジスタＱ
２のベースをグランドへ落しておけば、か＼る誤動作は
防■Ｌできる。
によっては除去できる。また二１ンデンサＣは誤動作防
止用である。即ち、メモリが動作しているときはアドレ
スＡｄは刻々変り、大カバノファ２２の出力端電位はｌ
ルヘル、【４レヘルを不規則に変動する。ところでダイ
オードＤ２のアノード・カソード間、トランジスタＱ２
のエミッタ・ベース間、及びダイオードＤ１のアノード
・カソード間は逆方向ではいずれもキャパシタであるか
ら、これらのキャパシタを通して入カバソファ出力端の
電位変動がＦＲＯＭ１４の出力端へ加わり、比較ゲート
１６が動作不安定になる（不一致なのに一致と判定した
りする）恐れがあるが、コンデンサＣでトランジスタＱ
２のベースをグランドへ落しておけば、か＼る誤動作は
防■Ｌできる。
付加部分を除いて基本部分のみを示すと、ＰＲＯＭ記憶
内容読出し回路は第２図の如くなる。この回路では定電
流源Ｃ８はトランジスタＱ３、抵抗Ｒ，Ｑ３のベースに
加える基準電圧ｖＲで構成される。
内容読出し回路は第２図の如くなる。この回路では定電
流源Ｃ８はトランジスタＱ３、抵抗Ｒ，Ｑ３のベースに
加える基準電圧ｖＲで構成される。
この第２図で、第３図の波形図を参照しながら動作を説
明すると、入力アドレス信号ＡｄはＨレベル（例えば“
１”に相当）で通常−０，８■、Ｌレベル（“０”に相
当）で通常−１，８Ｖ程度であり、これに対してＦＲＯ
Ｍ１４の出力はＨレベルが−２，５■、Ｌレベルが−３
，５Ｖであるようにする。このレベル調整は、第５図の
ＦＲＯＭセルの出力トランジスタＱ８の直列ダイオード
数を変えたりして容易に行なえる。このようにレベル設
定すると、通常時（ＦＲＯＭ非続出し時）はアドレスＡ
ｄがＨ，ＬいずれであってもＱ２のベース電位■の方が
低く、トランジスタＱ＋がオン、Ｑ２はオフで、読出し
回路はないのと同じであり、ＰＲＯＭ出力がアドレスＡ
ｄに影響を与えることはない。従って前述のメモリアク
セスが行なわれる。 ＩＦＲＯＭ１４の記
憶データを読出すときは、ア０■の読取り電圧を加える
）。このようにすると、もしＦＲＯＭ記憶データが−２
，５Ｖ（例えば１”）ならトランジスタＱＩのベース電
位■の方がトランジスタＱ２のベース電位■の方より低
いのでＱ−オフ、Ｑ２オンとなる。これは、オントラン
ジス丸 と、トランジスタＱ２のベース電位■の方がトランジス
タＱ＋のベース電位より高いから、Ｑ１オン、Ｑ２オフ
となる。結局、トランジスタＱＩの １
゜流が流れればＰＲＯＭ記憶データは“０”、流れなけ
ればＰＲＯＭ記憶データは“１″である。こうしてメモ
リＩｃのアドレス端子を利用して筒中にＰＲＯＭデータ
を読出ずことができる。
明すると、入力アドレス信号ＡｄはＨレベル（例えば“
１”に相当）で通常−０，８■、Ｌレベル（“０”に相
当）で通常−１，８Ｖ程度であり、これに対してＦＲＯ
Ｍ１４の出力はＨレベルが−２，５■、Ｌレベルが−３
，５Ｖであるようにする。このレベル調整は、第５図の
ＦＲＯＭセルの出力トランジスタＱ８の直列ダイオード
数を変えたりして容易に行なえる。このようにレベル設
定すると、通常時（ＦＲＯＭ非続出し時）はアドレスＡ
ｄがＨ，ＬいずれであってもＱ２のベース電位■の方が
低く、トランジスタＱ＋がオン、Ｑ２はオフで、読出し
回路はないのと同じであり、ＰＲＯＭ出力がアドレスＡ
ｄに影響を与えることはない。従って前述のメモリアク
セスが行なわれる。 ＩＦＲＯＭ１４の記
憶データを読出すときは、ア０■の読取り電圧を加える
）。このようにすると、もしＦＲＯＭ記憶データが−２
，５Ｖ（例えば１”）ならトランジスタＱＩのベース電
位■の方がトランジスタＱ２のベース電位■の方より低
いのでＱ−オフ、Ｑ２オンとなる。これは、オントラン
ジス丸 と、トランジスタＱ２のベース電位■の方がトランジス
タＱ＋のベース電位より高いから、Ｑ１オン、Ｑ２オフ
となる。結局、トランジスタＱＩの １
゜流が流れればＰＲＯＭ記憶データは“０”、流れなけ
ればＰＲＯＭ記憶データは“１″である。こうしてメモ
リＩｃのアドレス端子を利用して筒中にＰＲＯＭデータ
を読出ずことができる。
アドレス端子に加える電位■を−３，５ｖ以下にしてＱ
１オフ、Ｑ２オンを確認してもよいが、一般にはＦＲＯ
ＭＨ，Ｉ、出力の中間レベル（−３，０■）でチェック
するだけで充分である。アドレス端子に加える電位■を
余り深くすると入力バッファ２２の定電流１１ｃｓなど
が動作しなくなるから、適当値にとどめる必要はある。
１オフ、Ｑ２オンを確認してもよいが、一般にはＦＲＯ
ＭＨ，Ｉ、出力の中間レベル（−３，０■）でチェック
するだけで充分である。アドレス端子に加える電位■を
余り深くすると入力バッファ２２の定電流１１ｃｓなど
が動作しなくなるから、適当値にとどめる必要はある。
なお読取り時のみ電源を低くする（−Ｖを大きな負電圧
にする）ことも劣えられる。
にする）ことも劣えられる。
ダイオードＤ＋、Ｄ２を挿入しておくと、ＰＲＯＭ１４
の出力はダイオード２個分高くして入力アドレスＡｄと
同じになる。従ってＰＲＯＭ１４のＨ，Ｌ出力はアドレ
スＡｄのそれと同じ一〇、８Ｖ、−１．８Ｖとしても第
３図の関係が成立し、ＰＲＯＭ１４に特別深いＨ，Ｌ出
力を有するものを使用する必要はなくなる。ＰＲＯＭ１
４の出力しヘルを相対的に更に上げたりして電ｆｉ（−
ｖ）を通富より下げなければＰＲＯＭデータを読出せな
いようにしておくと、機密保護などに有効である。
の出力はダイオード２個分高くして入力アドレスＡｄと
同じになる。従ってＰＲＯＭ１４のＨ，Ｌ出力はアドレ
スＡｄのそれと同じ一〇、８Ｖ、−１．８Ｖとしても第
３図の関係が成立し、ＰＲＯＭ１４に特別深いＨ，Ｌ出
力を有するものを使用する必要はなくなる。ＰＲＯＭ１
４の出力しヘルを相対的に更に上げたりして電ｆｉ（−
ｖ）を通富より下げなければＰＲＯＭデータを読出せな
いようにしておくと、機密保護などに有効である。
以上説明したように、本発明によれば、アドレス端子ピ
ンを利用して不良セルアドレスを読出すことができ、そ
して付加すべき回路は僅少であり、極めて有用である。
ンを利用して不良セルアドレスを読出すことができ、そ
して付加すべき回路は僅少であり、極めて有用である。
大容量メモリではアドレスのビットも多いから、不良セ
ルアドレスのビット数も同数必要であり、従って特別の
パッド又は端子ピンを設けることは実際−ト不可能であ
るが、本発明のようにアドレス入力回路を利用すればこ
の問題は簡単に処理できる。
ルアドレスのビット数も同数必要であり、従って特別の
パッド又は端子ピンを設けることは実際−ト不可能であ
るが、本発明のようにアドレス入力回路を利用すればこ
の問題は簡単に処理できる。
第１図は本発明の実施例を示す回路図で、一部はブロッ
ク図で示す。第２図は第１図の要部基本回路図、第３図
は動作説明用の波形図である。第４図は従来例を示す回
路図、第５図はＦＲＯＭセルの一例を示す回路図である
。 図面でＱ２は第１のトランジスタ、２２は入力バッファ
回路、ＱＩは第２のスイッチである。
ク図で示す。第２図は第１図の要部基本回路図、第３図
は動作説明用の波形図である。第４図は従来例を示す回
路図、第５図はＦＲＯＭセルの一例を示す回路図である
。 図面でＱ２は第１のトランジスタ、２２は入力バッファ
回路、ＱＩは第２のスイッチである。
Claims (1)
- 【特許請求の範囲】 不良セルのアドレスを記憶するＰＲＯＭを備え、不良
セルがアクセスされるときはそれに代って冗長セルをア
クセスするようにしたバイポーラ型半導体記憶装置にお
いて、 該ＰＲＯＭのセルの出力端にベースが接続される第１の
トランジスタを設け、該トランジスタを、入力バッファ
回路のメモリアクセスアドレスビットがベースに加えら
れる第２のトランジスタとカレントスイッチを構成させ
、前記第１のトランジスタは記憶装置の通常動作ではオ
フになるようにレベル調整してなることを特徴とする半
導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153542A JPS6214399A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
| US06/883,756 US4783781A (en) | 1985-07-12 | 1986-07-09 | Semiconductor memory device having redundancy configuration with read circuit for defective memory address |
| EP86305341A EP0208555B1 (en) | 1985-07-12 | 1986-07-11 | Semiconductor memory device having redundancy configuration |
| DE8686305341T DE3681519D1 (de) | 1985-07-12 | 1986-07-11 | Halbleiterspeichergeraet mit redudanzkonfiguration. |
| KR1019860005636A KR900006162B1 (ko) | 1985-07-12 | 1986-07-12 | 결함 메모리 어드레스용 읽기회로를 구비한 용장성 구조를 갖는 반도체 메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60153542A JPS6214399A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6214399A true JPS6214399A (ja) | 1987-01-22 |
| JPH0439160B2 JPH0439160B2 (ja) | 1992-06-26 |
Family
ID=15564791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60153542A Granted JPS6214399A (ja) | 1985-07-12 | 1985-07-12 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4783781A (ja) |
| EP (1) | EP0208555B1 (ja) |
| JP (1) | JPS6214399A (ja) |
| KR (1) | KR900006162B1 (ja) |
| DE (1) | DE3681519D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR900006162B1 (ko) | 1990-08-24 |
| US4783781A (en) | 1988-11-08 |
| DE3681519D1 (de) | 1991-10-24 |
| EP0208555A2 (en) | 1987-01-14 |
| EP0208555B1 (en) | 1991-09-18 |
| JPH0439160B2 (ja) | 1992-06-26 |
| EP0208555A3 (en) | 1989-03-22 |
| KR870001598A (ko) | 1987-03-14 |
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