JPS59157899A - 冗長ビツトの検出手段を有するメモリ−装置 - Google Patents
冗長ビツトの検出手段を有するメモリ−装置Info
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- JPS59157899A JPS59157899A JP58030289A JP3028983A JPS59157899A JP S59157899 A JPS59157899 A JP S59157899A JP 58030289 A JP58030289 A JP 58030289A JP 3028983 A JP3028983 A JP 3028983A JP S59157899 A JPS59157899 A JP S59157899A
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- Japan
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- memory device
- input terminal
- redundant bit
- vcc
- redundant
- Prior art date
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は冗長ビットの検出手段を有するメモリー装置に
関する。
関する。
メモリー装置、特ＫＭＯ８型メモリー装置は高集積化が
進行しそのチップサイズも増大の一途である。このチッ
プサイズの増大は製造中に発生する欠陥によってその収
率の悪化を持たらすものであシコスト的に考えると最適
なチップサイズが存在しここが高集積化の妨げとなって
いる。この点の打開策として登場したのが冗長ビット構
成を有するメモリー装置である。即ちメモリー装置内部
にある予備メモリ一群で欠陥等で動作できなくなったメ
モリ一群又はメモリー素子を置き換えて見かけ型光全品
と同等に動作できる能力を有するのである。しかしなが
ら冗長ビットによる救済メモリー装置にはあくまで欠陥
ビット群を内在させている為にこれによシメモリー装置
の信頼度低下が懸念され、こうした冗長ビット付メモリ
ー装置の実用化が進まない一因になっている。
進行しそのチップサイズも増大の一途である。このチッ
プサイズの増大は製造中に発生する欠陥によってその収
率の悪化を持たらすものであシコスト的に考えると最適
なチップサイズが存在しここが高集積化の妨げとなって
いる。この点の打開策として登場したのが冗長ビット構
成を有するメモリー装置である。即ちメモリー装置内部
にある予備メモリ一群で欠陥等で動作できなくなったメ
モリ一群又はメモリー素子を置き換えて見かけ型光全品
と同等に動作できる能力を有するのである。しかしなが
ら冗長ビットによる救済メモリー装置にはあくまで欠陥
ビット群を内在させている為にこれによシメモリー装置
の信頼度低下が懸念され、こうした冗長ビット付メモリ
ー装置の実用化が進まない一因になっている。
一方、現在は冗長ビットが使われているか否かは製品の
テストだけでは判明しないし、それを知る為にはその製
品を開封し顕微鏡等で目視チェックしなければならない
。これは極めて非効率的でお如実用的手法とは言えない
。
テストだけでは判明しないし、それを知る為にはその製
品を開封し顕微鏡等で目視チェックしなければならない
。これは極めて非効率的でお如実用的手法とは言えない
。
本発明は冗長ビット構成のメモリー装置にあって冗長ビ
ットの使用の有無、さらに欠陥ビットの位置を電気的に
検出可能にする方法を提供するものである。
ットの使用の有無、さらに欠陥ビットの位置を電気的に
検出可能にする方法を提供するものである。
本発明によれば通常の動作状態では何らの影響も与えず
にある特殊な条件下に於てのみ外部入力端子に電流が流
れる事によシ冗長ビットを使用−している事を検知でき
、その時のアドレス入力によってその欠陥ビットの位ｔ
ｉをも判定できるのである。
にある特殊な条件下に於てのみ外部入力端子に電流が流
れる事によシ冗長ビットを使用−している事を検知でき
、その時のアドレス入力によってその欠陥ビットの位ｔ
ｉをも判定できるのである。
以上本発明による冗長ビット検出回路の動作について第
１図に基づいて説明する。第１図に於て１は入力端子で
あシ、７及び１６は各々ＶＣＣ端子。
１図に基づいて説明する。第１図に於て１は入力端子で
あシ、７及び１６は各々ＶＣＣ端子。
出力端子である。５■系のメモリー装置ではＶｃｃは５
．５ｖ〜４．５■で使用され、入力端子は６■〜−ＩＶ
程度の範囲で使用される。アドレス人力１４が冗長ビッ
トを選択していない時は冗長ビットワード線１１ｔ、Ｌ
ＯＷレベルなのでＭＯＳＦＥＴ 、３は非導通状態であ
少入力端子１からは伺らの電流も流れない。又、冗長ビ
ットワード線ｌＯが選択されても入力電圧が一１ｖ〜６
■の範囲ではＮ０８ＦＥＴのしきい値が０，８■程であ
ればＭＯＳダイオード２〜２“を導通させる事はできな
い。この様に通常動作モードでは入力端子１はノ・イイ
ンピーダンス状態を維持できる。
．５ｖ〜４．５■で使用され、入力端子は６■〜−ＩＶ
程度の範囲で使用される。アドレス人力１４が冗長ビッ
トを選択していない時は冗長ビットワード線１１ｔ、Ｌ
ＯＷレベルなのでＭＯＳＦＥＴ 、３は非導通状態であ
少入力端子１からは伺らの電流も流れない。又、冗長ビ
ットワード線ｌＯが選択されても入力電圧が一１ｖ〜６
■の範囲ではＮ０８ＦＥＴのしきい値が０，８■程であ
ればＭＯＳダイオード２〜２“を導通させる事はできな
い。この様に通常動作モードでは入力端子１はノ・イイ
ンピーダンス状態を維持できる。
一方、冗長ビットの位置を知シたい時には入力端子１に
８■以上例えば１０■の電圧を印加させる。この状態で
はＭＯＳダイオード２〜２“は導通状態になっている。
８■以上例えば１０■の電圧を印加させる。この状態で
はＭＯＳダイオード２〜２“は導通状態になっている。
しかしＭＯＳＦＥＴ ３は依然として非導通であるので
入力端子１は相変らずノ・イインピーダンスとなってい
る。もしここで冗長ビットが選択されるとワード線１０
はＲＩＧ）ｉレベル即９Ｖｃｃレベルへ昇圧されてＭＯ
８Ｆ、ＥＴ４を通してＭＯ８Ｆ′Ｅ’Ｌ’ ３のゲート
を充電する。しかしこの電位（５）はＶｃｃのＶＴ一部
分低い電圧なのでプート容量５によシワード線６よシも
遅（ＨＩＧＨレベルになる信号、例えばセンス信号等に
よシ昇圧されてＶｃｃよりも高＜仏）の電位は約８■程
になってＭＯＳＦＥＴ３は導通し入力端子１よｐＶｃｃ
に対して電流が流れる事になる。そして冗長ワード線１
０が非選択の場合ＭＯ８ＦＥＴ３のゲートは充電されな
いので信号６に無関係にＭＯＳＦＥＴ３は導通できず入
力端子１から電流が流れる事はない。
入力端子１は相変らずノ・イインピーダンスとなってい
る。もしここで冗長ビットが選択されるとワード線１０
はＲＩＧ）ｉレベル即９Ｖｃｃレベルへ昇圧されてＭＯ
８Ｆ、ＥＴ４を通してＭＯ８Ｆ′Ｅ’Ｌ’ ３のゲート
を充電する。しかしこの電位（５）はＶｃｃのＶＴ一部
分低い電圧なのでプート容量５によシワード線６よシも
遅（ＨＩＧＨレベルになる信号、例えばセンス信号等に
よシ昇圧されてＶｃｃよりも高＜仏）の電位は約８■程
になってＭＯＳＦＥＴ３は導通し入力端子１よｐＶｃｃ
に対して電流が流れる事になる。そして冗長ワード線１
０が非選択の場合ＭＯ８ＦＥＴ３のゲートは充電されな
いので信号６に無関係にＭＯＳＦＥＴ３は導通できず入
力端子１から電流が流れる事はない。
この様に本発明によれば外部よ少入力端子の一部にＶｃ
ｃよりも数Ｎ高い霜１圧を印加し、その端子に流れる電
流を検出しその時のアドレス入力を調べる事によシ冗長
ビットの使用有無及びその欠陥ビットの位置を検出でき
る。この電流の検出レベルはＭＯＳＦＥＴ２．３の大き
さを調整できるので般用めＩＣテスターで充分に検出可
能である。又、基準電位線７がＶｃｃでな（Ｖｓｓであ
ってもＭ Ｏ，ＳＦ Ｅ Ｔ ２の段数を適当に選択す
る事ができるので本発明は可能であシこの時にはブート
容量５はいらずＭＯＳＦＥＴ４も省く事ができる。又、
本発明の回路ブロックは第２図の如き実施例にてもおき
かえ可能であシ節点人はプート容量５を介して俗信１０
によ多制御される。
ｃよりも数Ｎ高い霜１圧を印加し、その端子に流れる電
流を検出しその時のアドレス入力を調べる事によシ冗長
ビットの使用有無及びその欠陥ビットの位置を検出でき
る。この電流の検出レベルはＭＯＳＦＥＴ２．３の大き
さを調整できるので般用めＩＣテスターで充分に検出可
能である。又、基準電位線７がＶｃｃでな（Ｖｓｓであ
ってもＭ Ｏ，ＳＦ Ｅ Ｔ ２の段数を適当に選択す
る事ができるので本発明は可能であシこの時にはブート
容量５はいらずＭＯＳＦＥＴ４も省く事ができる。又、
本発明の回路ブロックは第２図の如き実施例にてもおき
かえ可能であシ節点人はプート容量５を介して俗信１０
によ多制御される。
以上記述した如く本発明は冗長ビットを有するメモリー
装置において、簡単に冗長ビットの使用の有無、その番
地を判定できる。
装置において、簡単に冗長ビットの使用の有無、その番
地を判定できる。
第１図、第２図は各々本発明実施例の部分回路図である
。 なお図において、１・・・・・・入力端子、２〜２“・
・・・・・ＭＯＳダイオード、３，４・・・・・・ＭＯ
ＳＦＥＴ、５・・・・・・ブート容量、６・工・・・ブ
ートｕｐ信号、７・・・・・・Ｖｃｃ 。 ８・・・・・・メモリアレイ、９・・・・・・冗長メモ
リアレイ、１０・・・・・・冗長ビット選択ワード線、
１１・・・・・・メモリアレイワードｉ、１２・・・・
・・入力増幅器、１３・・・・・・デコーダー、１４・
・・・・・アドレス入力端子、１５・・・・・・出力増
幅器、１６・・・・・・出力端子、１７・・・・・・本
発明による回路ブロック、である。 篤 ７ 図 ζり ＸＺ図
。 なお図において、１・・・・・・入力端子、２〜２“・
・・・・・ＭＯＳダイオード、３，４・・・・・・ＭＯ
ＳＦＥＴ、５・・・・・・ブート容量、６・工・・・ブ
ートｕｐ信号、７・・・・・・Ｖｃｃ 。 ８・・・・・・メモリアレイ、９・・・・・・冗長メモ
リアレイ、１０・・・・・・冗長ビット選択ワード線、
１１・・・・・・メモリアレイワードｉ、１２・・・・
・・入力増幅器、１３・・・・・・デコーダー、１４・
・・・・・アドレス入力端子、１５・・・・・・出力増
幅器、１６・・・・・・出力端子、１７・・・・・・本
発明による回路ブロック、である。 篤 ７ 図 ζり ＸＺ図
Claims (3)
- （１）冗長ビット群を有するメモリー装置において、冗
長ビットの検出をメモリー装置の外部入力端子に流れる
電流の変化によって行う機能を具備する事を特徴とする
メモリー装置。 - （２） 前記検出機能が冗長ビット群の選択信号もし
くはそれと同期した同期信号によって制御される第１の
ＭＯＳＦＥＴと前記入力端子と前記第１のＭＯＳＦＥＴ
のソース又はドレインとの間に挿入された第２のＭＯＳ
ＦＥＴから成るＭＯＳダイオードを備え前記第１のＭＯ
８ＦＥ’ｌ’のドレインはソースが基準電源に接続され
てなる早を特徴とする特許請求の範囲第（１）項記載の
メモリー装置。 - （３）前記基準電源がＶｃｃであって前記第１のＭＯＳ
ＦＥＴの制御信号が前記Ｖｃｃよシも高く昇圧される手
段を有することを特徴とする特許請求の範囲第（２）項
記載のメモリー装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030289A JPS59157899A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツトの検出手段を有するメモリ−装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030289A JPS59157899A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツトの検出手段を有するメモリ−装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59157899A true JPS59157899A (ja) | 1984-09-07 |
| JPS6350800B2 JPS6350800B2 (ja) | 1988-10-11 |
Family
ID=12299559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030289A Granted JPS59157899A (ja) | 1983-02-25 | 1983-02-25 | 冗長ビツトの検出手段を有するメモリ−装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59157899A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208555A2 (en) * | 1985-07-12 | 1987-01-14 | Fujitsu Limited | Semiconductor memory device having redundancy configuration |
| JPS6470998A (en) * | 1987-09-10 | 1989-03-16 | Nec Corp | Decision circuit for use of redundant memory cell |
| JPH01102800A (ja) * | 1987-10-14 | 1989-04-20 | Nec Corp | 半導体記憶装置 |
| KR100370234B1 (ko) * | 1999-09-14 | 2003-01-29 | 삼성전자 주식회사 | 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 |
| KR100837803B1 (ko) | 2006-11-13 | 2008-06-13 | 주식회사 하이닉스반도체 | 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6398297U (ja) * | 1986-12-17 | 1988-06-25 |
-
1983
- 1983-02-25 JP JP58030289A patent/JPS59157899A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208555A2 (en) * | 1985-07-12 | 1987-01-14 | Fujitsu Limited | Semiconductor memory device having redundancy configuration |
| JPS6470998A (en) * | 1987-09-10 | 1989-03-16 | Nec Corp | Decision circuit for use of redundant memory cell |
| JPH01102800A (ja) * | 1987-10-14 | 1989-04-20 | Nec Corp | 半導体記憶装置 |
| KR100370234B1 (ko) * | 1999-09-14 | 2003-01-29 | 삼성전자 주식회사 | 반도체 메모리 장치에서 결함 셀 검출 회로 및 그 방법 |
| KR100837803B1 (ko) | 2006-11-13 | 2008-06-13 | 주식회사 하이닉스반도체 | 전압 검출 장치 및 이를 포함하는 내부 전압 발생 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6350800B2 (ja) | 1988-10-11 |
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