JPH0512862A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0512862A JPH0512862A JP3159241A JP15924191A JPH0512862A JP H0512862 A JPH0512862 A JP H0512862A JP 3159241 A JP3159241 A JP 3159241A JP 15924191 A JP15924191 A JP 15924191A JP H0512862 A JPH0512862 A JP H0512862A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H—ELECTRICITY
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Abstract
(57)【要約】
【目的】 内部回路の動作により発生した電源ノイズが
外部入力回路の動作に及ぼす影響を抑制し、誤動作を防
止する。 【構成】 チップ外部より信号を入力される外部入力回
路３３１ａ、３３１ｂと、この外部入力回路３３１ａ、
３３１ｂ以外に内部回路３３２ａ、３３２ｂを備えてお
り、チップ１００の内部に外部入力回路３３１ａ、３３
１ｂと内部回路３３２ａ、３３２ｂとにそれぞれ異なる
配線により接続された二つの電源端子３１１ａ、３１１
ｃを有し、各々の電源端子３１１ａ、３１１ｃはチップ
１００の外部の異なるリード３０１ａ、３０１ｃに接続
されている。
外部入力回路の動作に及ぼす影響を抑制し、誤動作を防
止する。 【構成】 チップ外部より信号を入力される外部入力回
路３３１ａ、３３１ｂと、この外部入力回路３３１ａ、
３３１ｂ以外に内部回路３３２ａ、３３２ｂを備えてお
り、チップ１００の内部に外部入力回路３３１ａ、３３
１ｂと内部回路３３２ａ、３３２ｂとにそれぞれ異なる
配線により接続された二つの電源端子３１１ａ、３１１
ｃを有し、各々の電源端子３１１ａ、３１１ｃはチップ
１００の外部の異なるリード３０１ａ、３０１ｃに接続
されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に係
わり、特に複数の電源端子を有するものに関する。
わり、特に複数の電源端子を有するものに関する。
【０００２】
【従来の技術】近年半導体集積回路装置において、回路
規模の大型化によりチップサイズが増大し、さらにデー
タアクセスタイムが高速化するにつれて、電源電圧Ｖc
c、あるいは電源電圧ＶSSのノイズが増大している。そ
こで、このようなノイズが回路動作へ悪影響をもたらさ
ないように、電源端子の数が今後増えていく傾向にあ
る。
規模の大型化によりチップサイズが増大し、さらにデー
タアクセスタイムが高速化するにつれて、電源電圧Ｖc
c、あるいは電源電圧ＶSSのノイズが増大している。そ
こで、このようなノイズが回路動作へ悪影響をもたらさ
ないように、電源端子の数が今後増えていく傾向にあ
る。
【０００３】従来の電源端子を複数個有した装置につい
て、ダイナミックメモリを例にとり説明する。図３に、
このダイナミックメモリの中心部の概略構成を示す。メ
モリセルがマトリクス状に配列されたセルアレイ３４１
において、選択されたセルに記憶されたデータがセンス
アンプ３４２により検知され増幅される。ここでセンス
アンプ３４２のうち、ＮチャネルセンスアンプはＮチャ
ネルセンスアンプドライバ３４３により駆動され、さら
にＰチャネルセンスアンプはＰチャネルセンスアンプド
ライバ３４４により駆動される。これらの回路の周辺に
は、チップ３００の外部より信号を入力される外部入力
回路３３１ａ及び３３１ｂと、この回路を除いた他の内
部回路３３２ａ及び３３２ｂが配置されている。
て、ダイナミックメモリを例にとり説明する。図３に、
このダイナミックメモリの中心部の概略構成を示す。メ
モリセルがマトリクス状に配列されたセルアレイ３４１
において、選択されたセルに記憶されたデータがセンス
アンプ３４２により検知され増幅される。ここでセンス
アンプ３４２のうち、ＮチャネルセンスアンプはＮチャ
ネルセンスアンプドライバ３４３により駆動され、さら
にＰチャネルセンスアンプはＰチャネルセンスアンプド
ライバ３４４により駆動される。これらの回路の周辺に
は、チップ３００の外部より信号を入力される外部入力
回路３３１ａ及び３３１ｂと、この回路を除いた他の内
部回路３３２ａ及び３３２ｂが配置されている。
【０００４】このうち、セルアレイ３４１とセンスアン
プ３４２とを部分的に詳細に示したものが図４である。
メモリセルがｍ行ｎ列配列されており、それぞれのメモ
リセルはワード線ＷＬ１〜ＷＬｎによって選択され、ビ
ット線対ＢＬ１〜ＢＬｍ，ＢＬ１〜ＢＬｍからデータを
読み出される。各メモリセルは、例えばＮチャネルトラ
ンジスタ５０１と容量５１１とで構成され、ドレインが
ビット線ＢＬ１に、ゲートがワード線ＷＬ１に接続され
ている。ビット線対のうち他方のビット線ＢＬ１には、
容量５３１とでメモリセルを構成するＮチャネルトラン
ジスタ５２１のドレインが接続され、ゲートがワード線
ＷＬｎに接続されている。
プ３４２とを部分的に詳細に示したものが図４である。
メモリセルがｍ行ｎ列配列されており、それぞれのメモ
リセルはワード線ＷＬ１〜ＷＬｎによって選択され、ビ
ット線対ＢＬ１〜ＢＬｍ，ＢＬ１〜ＢＬｍからデータを
読み出される。各メモリセルは、例えばＮチャネルトラ
ンジスタ５０１と容量５１１とで構成され、ドレインが
ビット線ＢＬ１に、ゲートがワード線ＷＬ１に接続され
ている。ビット線対のうち他方のビット線ＢＬ１には、
容量５３１とでメモリセルを構成するＮチャネルトラン
ジスタ５２１のドレインが接続され、ゲートがワード線
ＷＬｎに接続されている。
【０００５】ワード線ＷＬ１〜ＷＬｎにより選択された
メモリセルのデータは、各ビット線対毎に設けられたＮ
チャネルセンスアンプとＰチャネルセンスアンプとによ
って検知され増幅される。例えばビット線対ＢＬ１，Ｂ
Ｌ１には、Ｎチャネルセンスアンプを構成するＮチャネ
ルトランジスタ５４１及びＮチャネルトランジスタ５５
１のドレインとゲートが接続され、さらにＰチャネルセ
ンスアンプを構成するＰチャネルトランジスタ５６１及
び５７１のソースとゲートが接続されている。そして、
Ｎチャネルトランジスタ５４１及びＮチャネルトランジ
スタ５５１の共通ソースは信号線ＬSAN に接続され、Ｐ
チャネルトランジスタ５６１及び５７１の共通ドレイン
は信号線ＬSAP に接続されている。
メモリセルのデータは、各ビット線対毎に設けられたＮ
チャネルセンスアンプとＰチャネルセンスアンプとによ
って検知され増幅される。例えばビット線対ＢＬ１，Ｂ
Ｌ１には、Ｎチャネルセンスアンプを構成するＮチャネ
ルトランジスタ５４１及びＮチャネルトランジスタ５５
１のドレインとゲートが接続され、さらにＰチャネルセ
ンスアンプを構成するＰチャネルトランジスタ５６１及
び５７１のソースとゲートが接続されている。そして、
Ｎチャネルトランジスタ５４１及びＮチャネルトランジ
スタ５５１の共通ソースは信号線ＬSAN に接続され、Ｐ
チャネルトランジスタ５６１及び５７１の共通ドレイン
は信号線ＬSAP に接続されている。
【０００６】このような構成を有する回路動作を、各信
号の波形を示した図５を用いて説明する。例えばワード
線ＷＬ１及びＷＬｎにより、１列目とダミーセルが接続
されたｎ列目が選択され、容量５１１と容量５３１にそ
れぞれ記憶されているデータがトランジスタ５０１と５
２１とによってビット線対ＢＬ１，及びＢＬ１に転送さ
れる。先ず、Ｎチャネルセンスアンプドライバ３４３が
動作して信号線ＬSANがロウレベルになり、Ｎチャネル
センスアンプを構成するＮチャネルトランジスタ５４１
及び５５１がオンし、ビット線対ＢＬ１又はＢＬ１のう
ち電位の低い方の電位Ｖ52がさらに低下し始める。この
とき、電位が低い方のビット線ＢＬ１又はＢＬ１の容量
に蓄積されていた電荷が電源電圧ＶSSに放電されるた
め、この電源電圧ＶSSが浮いて正ノイズを発生する。
号の波形を示した図５を用いて説明する。例えばワード
線ＷＬ１及びＷＬｎにより、１列目とダミーセルが接続
されたｎ列目が選択され、容量５１１と容量５３１にそ
れぞれ記憶されているデータがトランジスタ５０１と５
２１とによってビット線対ＢＬ１，及びＢＬ１に転送さ
れる。先ず、Ｎチャネルセンスアンプドライバ３４３が
動作して信号線ＬSANがロウレベルになり、Ｎチャネル
センスアンプを構成するＮチャネルトランジスタ５４１
及び５５１がオンし、ビット線対ＢＬ１又はＢＬ１のう
ち電位の低い方の電位Ｖ52がさらに低下し始める。この
とき、電位が低い方のビット線ＢＬ１又はＢＬ１の容量
に蓄積されていた電荷が電源電圧ＶSSに放電されるた
め、この電源電圧ＶSSが浮いて正ノイズを発生する。
【０００７】次に、Ｐチャネルセンスアンプドライバ３
４４が動作して、信号線ＬSAP の電位がハイレベルにな
り、ＰチャネルセンスアンプをＰチャネルセンスアンプ
を構成するＰチャネルトランジスタ５６１及び５７１が
オンする。これにより、ビット線対ＢＬ１又はＢＬ１の
うち電位が高い方の電位Ｖ51が上昇を開始する。この場
合には、電位の高い方のビット線ＢＬ１又はＢＬ１の容
量に充電することになるため、電源電圧Ｖccに電流が流
れ込んでこの電圧にノイズが発生する。
４４が動作して、信号線ＬSAP の電位がハイレベルにな
り、ＰチャネルセンスアンプをＰチャネルセンスアンプ
を構成するＰチャネルトランジスタ５６１及び５７１が
オンする。これにより、ビット線対ＢＬ１又はＢＬ１の
うち電位が高い方の電位Ｖ51が上昇を開始する。この場
合には、電位の高い方のビット線ＢＬ１又はＢＬ１の容
量に充電することになるため、電源電圧Ｖccに電流が流
れ込んでこの電圧にノイズが発生する。
【０００８】このようにセンスアンプ３４２が動作して
電源電圧ＶSSにノイズが発生すると、外部入力回路３３
１ａの動作マージンが低下する。外部入力回路３３１ａ
の初段には、図６に示されたような回路が接続されてい
る。チップ３００外部の回路に接続された入力端子４０
３と後段の回路に接続された出力端子４０４との間に、
Ｐチャネルトランジスタ４０１及びＮチャネルトランジ
スタ４０２で構成されたインバータが接続されている。
ここで、図３に示されたような装置では、一般にＴＴＬ
ロジック素子と接続して用いられるため、通常２．４Ｖ
以上をハイレベル、０．８以上をロウレベルとしてい
る。このため、図６のインバータの回路閾値は１．６Ｖ
に設定されている。
電源電圧ＶSSにノイズが発生すると、外部入力回路３３
１ａの動作マージンが低下する。外部入力回路３３１ａ
の初段には、図６に示されたような回路が接続されてい
る。チップ３００外部の回路に接続された入力端子４０
３と後段の回路に接続された出力端子４０４との間に、
Ｐチャネルトランジスタ４０１及びＮチャネルトランジ
スタ４０２で構成されたインバータが接続されている。
ここで、図３に示されたような装置では、一般にＴＴＬ
ロジック素子と接続して用いられるため、通常２．４Ｖ
以上をハイレベル、０．８以上をロウレベルとしてい
る。このため、図６のインバータの回路閾値は１．６Ｖ
に設定されている。
【０００９】このようなインバータの近傍に設けられた
Ｖcc電源が、＋０．６Ｖのノイズを受けたとすると、こ
のインバータの回路閾値は１．６Ｖから２．２Ｖへ上昇
する。ノイズがない場合には、１．６Ｖ以上の電圧が入
力されるとハイレベルとみなし、ロウレベルの信号を出
力する。ところが、ノイズが発生した場合にロウレベル
の信号を出力するためには、２．２Ｖ以上の電圧を必要
とする。従って、ハイレベルの規定値である２．４Ｖに
対し、ノイズがない場合には０．８Ｖのマージンがある
にもかかわらず、ノイズが発生した場合には０．２Ｖに
減少する。このことは、０．８Ｖを規定値とするロウレ
ベルの信号の入力に関しても同様である。
Ｖcc電源が、＋０．６Ｖのノイズを受けたとすると、こ
のインバータの回路閾値は１．６Ｖから２．２Ｖへ上昇
する。ノイズがない場合には、１．６Ｖ以上の電圧が入
力されるとハイレベルとみなし、ロウレベルの信号を出
力する。ところが、ノイズが発生した場合にロウレベル
の信号を出力するためには、２．２Ｖ以上の電圧を必要
とする。従って、ハイレベルの規定値である２．４Ｖに
対し、ノイズがない場合には０．８Ｖのマージンがある
にもかかわらず、ノイズが発生した場合には０．２Ｖに
減少する。このことは、０．８Ｖを規定値とするロウレ
ベルの信号の入力に関しても同様である。
【００１０】逆に、このインバータの近傍のＶSS電源が
−０．６Ｖのノイズを受けたとすると、回路閾値は１．
６Ｖから１．０Ｖまで低下する。これにより、ノイズが
ない場合には１．６Ｖ以下の電圧を入力するとロウレベ
ルとみなしたが、ノイズを受けると１．０Ｖ以下の電圧
であることを必要とする。即ち、ロウレベルの規定値
０．８Ｖに対し、本来０．８Ｖのマージンが設けられて
いるが、ノイズの発生によって０．２Ｖに減少する。こ
の場合も、２．４Ｖを規定値とするハイレベルの信号に
関して同様にマージンが低下する。
−０．６Ｖのノイズを受けたとすると、回路閾値は１．
６Ｖから１．０Ｖまで低下する。これにより、ノイズが
ない場合には１．６Ｖ以下の電圧を入力するとロウレベ
ルとみなしたが、ノイズを受けると１．０Ｖ以下の電圧
であることを必要とする。即ち、ロウレベルの規定値
０．８Ｖに対し、本来０．８Ｖのマージンが設けられて
いるが、ノイズの発生によって０．２Ｖに減少する。こ
の場合も、２．４Ｖを規定値とするハイレベルの信号に
関して同様にマージンが低下する。
【００１１】このようなマージンの低下を、従来は以下
のようにして防止していた。図３に示されるように、チ
ップ３００への電源の供給は、電源電圧Ｖcc用リード３
０１ｂにボンディングワイヤ３２１ｂにより接続された
電源電圧Ｖcc端子３１１ｂと、電源電圧ＶSS用リード３
０１ａにボンディングワイヤ３２１ａで接続された電源
電圧ＶSS端子３１１ａとから行われる。外部入力回路用
のＶSS電源が、センスアンプ３４２動作によるノイズの
影響を受けにくくするため、電源電圧ＶSS端子３１１ａ
からの配線を二股に分けて、それぞれを内部回路３３２
ａ及び３３２ｂと、外部入力回路３３１ａ及び３３１ｂ
とに用いていた。センスアンプ３４２が動作すると、Ｎ
チャネルセンスアンプドライバ３４３の近傍のＶSS電源
がノイズを受ける。しかし、このＶSS電源から外部入力
回路用のＶSS電源までの配線を分けることで、途中に容
量と抵抗とを介在させ、ノイズが伝わらないようにして
いたが、マージンの改善は極僅かであった。
のようにして防止していた。図３に示されるように、チ
ップ３００への電源の供給は、電源電圧Ｖcc用リード３
０１ｂにボンディングワイヤ３２１ｂにより接続された
電源電圧Ｖcc端子３１１ｂと、電源電圧ＶSS用リード３
０１ａにボンディングワイヤ３２１ａで接続された電源
電圧ＶSS端子３１１ａとから行われる。外部入力回路用
のＶSS電源が、センスアンプ３４２動作によるノイズの
影響を受けにくくするため、電源電圧ＶSS端子３１１ａ
からの配線を二股に分けて、それぞれを内部回路３３２
ａ及び３３２ｂと、外部入力回路３３１ａ及び３３１ｂ
とに用いていた。センスアンプ３４２が動作すると、Ｎ
チャネルセンスアンプドライバ３４３の近傍のＶSS電源
がノイズを受ける。しかし、このＶSS電源から外部入力
回路用のＶSS電源までの配線を分けることで、途中に容
量と抵抗とを介在させ、ノイズが伝わらないようにして
いたが、マージンの改善は極僅かであった。
【００１２】
【発明が解決しようとする課題】このように、従来はセ
ンスアンプ等の内部回路の動作により生じた電源ノイズ
によるマージンの低下を十分に防止することができず、
誤動作を招くという問題があった。
ンスアンプ等の内部回路の動作により生じた電源ノイズ
によるマージンの低下を十分に防止することができず、
誤動作を招くという問題があった。
【００１３】本発明は上記事情に鑑みてなされたもので
あり、内部回路の動作により電源に発生したノイズが外
部入力回路の動作に与える影響を抑制し、誤動作を防止
し得る半導体集積回路装置を提供することを目的とす
る。
あり、内部回路の動作により電源に発生したノイズが外
部入力回路の動作に与える影響を抑制し、誤動作を防止
し得る半導体集積回路装置を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明は、チップ外部よ
り信号を入力される外部入力回路と、この外部入力回路
以外に内部回路を備えた半導体集積回路装置であって、
チップ内部に外部入力回路と内部回路とにそれぞれ異な
る配線により接続された少なくとも二つの電源端子を有
し、この各々の電源端子はチップ外部の異なるリードに
それぞれ接続されていることを特徴としている。
り信号を入力される外部入力回路と、この外部入力回路
以外に内部回路を備えた半導体集積回路装置であって、
チップ内部に外部入力回路と内部回路とにそれぞれ異な
る配線により接続された少なくとも二つの電源端子を有
し、この各々の電源端子はチップ外部の異なるリードに
それぞれ接続されていることを特徴としている。
【００１５】
【作用】外部入力回路と内部回路とは、異なるリードに
接続された電源端子より、異なる配線を介して電源を供
給されるため、内部回路の動作によりこの内部回路に接
続された電源端子の電圧にノイズが発生した場合にも、
外部入力回路にこの影響が及ぶのが防止され、外部入力
回路の動作のマージンが確保されて正常に動作すること
ができる。
接続された電源端子より、異なる配線を介して電源を供
給されるため、内部回路の動作によりこの内部回路に接
続された電源端子の電圧にノイズが発生した場合にも、
外部入力回路にこの影響が及ぶのが防止され、外部入力
回路の動作のマージンが確保されて正常に動作すること
ができる。
【００１６】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１７】図１に、本実施例による半導体集積回路装
置の構成を示す。従来は上述したように、内部回路３３
２ａ及び３３２ｂと、外部入力回路３３１ａ及び３３１
ｂとを、共通の電源ＶSS端子３１１ａに接続していた。
これに対し本実施例では、チップ１００外部に設けられ
た二つの電源ＶSS用リード３０１ａ及び３０１ｃが、そ
れぞれチップ１００内部の二つの電源ＶSS端子３１１ａ
及び３１１ｃに接続されており、これらの二つの端子３
１１ａ及び３１１ｃより、外部入力回路３３１ａ及び３
３１ｂと、内部回路３３２ａ及び３３２ｂが別々に電源
ＶSSを供給される。即ち、チップ１００内部で内部回路
と外部入力回路とが同一の電源ＶSS端子より電源ＶSSを
供給されるのでなく、チップ１００外部の二つのリード
３０１ａ、３０１ｃから、ボンディングワイヤ３２１ａ
及び電源ＶSS端子３１１ａ、あるいはボンディングワイ
ヤ３２１ｃ及び電源ＶSS端子３１１ｃをそれぞれ介して
別々に供給される点が従来と異なっている。他の従来と
同一の構成要素については、同一の番号を付して説明を
省略する。この装置において、センスアンプ３４２が動
作した場合の電源ＶSS電圧の変化について説明する。図
２は、センスアンプ３４２が時点ｔ１より動作を開始し
た後における、本実施例の外部入力回路３３１ａ及び３
３１ｂの電源電圧ＶSS２１、従来の装置における外部入
力回路３３１ａ及び３３１ｂの電源電圧ＶSS２２、さら
に本実施例及び従来の装置における内部回路３３２ａ及
び３３２ｂの電源電圧ＶSS２３のそれぞれの波形の変化
を示したものである。
置の構成を示す。従来は上述したように、内部回路３３
２ａ及び３３２ｂと、外部入力回路３３１ａ及び３３１
ｂとを、共通の電源ＶSS端子３１１ａに接続していた。
これに対し本実施例では、チップ１００外部に設けられ
た二つの電源ＶSS用リード３０１ａ及び３０１ｃが、そ
れぞれチップ１００内部の二つの電源ＶSS端子３１１ａ
及び３１１ｃに接続されており、これらの二つの端子３
１１ａ及び３１１ｃより、外部入力回路３３１ａ及び３
３１ｂと、内部回路３３２ａ及び３３２ｂが別々に電源
ＶSSを供給される。即ち、チップ１００内部で内部回路
と外部入力回路とが同一の電源ＶSS端子より電源ＶSSを
供給されるのでなく、チップ１００外部の二つのリード
３０１ａ、３０１ｃから、ボンディングワイヤ３２１ａ
及び電源ＶSS端子３１１ａ、あるいはボンディングワイ
ヤ３２１ｃ及び電源ＶSS端子３１１ｃをそれぞれ介して
別々に供給される点が従来と異なっている。他の従来と
同一の構成要素については、同一の番号を付して説明を
省略する。この装置において、センスアンプ３４２が動
作した場合の電源ＶSS電圧の変化について説明する。図
２は、センスアンプ３４２が時点ｔ１より動作を開始し
た後における、本実施例の外部入力回路３３１ａ及び３
３１ｂの電源電圧ＶSS２１、従来の装置における外部入
力回路３３１ａ及び３３１ｂの電源電圧ＶSS２２、さら
に本実施例及び従来の装置における内部回路３３２ａ及
び３３２ｂの電源電圧ＶSS２３のそれぞれの波形の変化
を示したものである。
【００１８】センスアンプ３４２が時点ｔ１より動作し
約２０〔nsec〕経過すると、内部回路３３２ａ及び３３
２ｂの電源電圧ＶSS２３には、本実施例と従来の場合に
共通して約０．７Ｖのノイズが発生している。この場合
の外部入力回路３３１ａ及び３３１ｂの電源電圧ＶSSを
比較すると、従来の電圧Ｖss２２には約０．７Ｖのノイ
ズが生じているが、本実施例では電源電圧ＶSS２１に生
じたノイズは、約０．２Ｖである。このことより、セン
スアンプ３４２の動作により電源電圧ＶSS２３にノイズ
が発生した場合にも、その影響が本実施例の外部電源電
圧ＶSS２１に及ぶのを抑制する効果があることがわか
り、動作マージンを確保し誤動作を防止することができ
る。
約２０〔nsec〕経過すると、内部回路３３２ａ及び３３
２ｂの電源電圧ＶSS２３には、本実施例と従来の場合に
共通して約０．７Ｖのノイズが発生している。この場合
の外部入力回路３３１ａ及び３３１ｂの電源電圧ＶSSを
比較すると、従来の電圧Ｖss２２には約０．７Ｖのノイ
ズが生じているが、本実施例では電源電圧ＶSS２１に生
じたノイズは、約０．２Ｖである。このことより、セン
スアンプ３４２の動作により電源電圧ＶSS２３にノイズ
が発生した場合にも、その影響が本実施例の外部電源電
圧ＶSS２１に及ぶのを抑制する効果があることがわか
り、動作マージンを確保し誤動作を防止することができ
る。
【００１９】上述した実施例は一例であって、本発明を
限定するものではない。例えば、本実施例では電源ＶSS
端子、及びチップ外部のリードをそれぞれ二つずつ設け
ているが、二つ以上設け、このうちの少なくとも一つが
外部入力回路に接続されていればよい。
限定するものではない。例えば、本実施例では電源ＶSS
端子、及びチップ外部のリードをそれぞれ二つずつ設け
ているが、二つ以上設け、このうちの少なくとも一つが
外部入力回路に接続されていればよい。
【００２０】
【発明の効果】以上説明したように本発明によれば、外
部入力回路と内部回路とが異なるリードに接続された電
源端子より異なる配線を介してそれぞれ電源を供給され
るため、内部回路の動作によりこの内部回路に接続され
た電源端子の電圧にノイズが発生した場合に、外部入力
回路に接続された電源端子の電圧に与える影響が抑制さ
れ、動作マージンが確保されて正常に動作することがで
きる。
部入力回路と内部回路とが異なるリードに接続された電
源端子より異なる配線を介してそれぞれ電源を供給され
るため、内部回路の動作によりこの内部回路に接続され
た電源端子の電圧にノイズが発生した場合に、外部入力
回路に接続された電源端子の電圧に与える影響が抑制さ
れ、動作マージンが確保されて正常に動作することがで
きる。
【図１】本発明の一実施例による半導体集積回路装置の
概略構成を示すブロック図。
概略構成を示すブロック図。
【図２】同装置及び従来の装置における電源電圧の変化
を比較した波形図。
を比較した波形図。
【図３】従来の半導体集積回路装置の概略構成を示した
ブロック図。
ブロック図。
【図４】同装置のセルアレイ及びセンスアンプの構成を
示した回路図。
示した回路図。
【図５】同装置における各信号の動作波形を示した波形
図。
図。
【図６】同装置における外部入力回路の初段回路を示し
た回路図。
た回路図。
１００ チップ ３０１ａ，３０１ｃ 電源電圧ＶSS用リード ３０１ｂ 電源電圧Ｖcc用リード ３１１ａ，３１１ｃ 電源電圧ＶSS用端子 ３１１ｂ 電源電圧Ｖcc用端子 ３２１ａ，３２１ｂ，３２１ｃ ボンディングワイヤ ３３１ａ，３３１ｂ 外部入力回路 ３３２ａ，３３２ｂ 内部回路 ３４１ セルアレイ ３４２ センスアンプ ３４３ Ｎチャネルセンスアンプ ３４４ Ｐチャネルセンスアンプ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7323−5Ｌ Ｇ１１Ｃ 11/34 ３４１ Ａ
Claims (1)
- 【特許請求の範囲】 【請求項１】チップ外部より信号を入力される外部入力
回路と、この外部入力回路以外に内部回路を備えた半導
体集積回路装置において 前記チップ内部に、前記外部入力回路と前記内部回路と
にそれぞれ異なる配線により接続された少なくとも二つ
の電源端子を有し、 この各々の電源端子は、前記チップ外部の異なるリード
にそれぞれ接続されていることを特徴とする半導体集積
回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159241A JPH0512862A (ja) | 1991-06-29 | 1991-06-29 | 半導体集積回路装置 |
| KR1019920011195A KR930001223A (ko) | 1991-06-29 | 1992-06-26 | 반도체 집적 회로 장치 |
| US07/905,417 US5264727A (en) | 1991-06-29 | 1992-06-29 | Semiconductor integrated circuit device |
| KR2019960056028U KR0134487Y1 (ko) | 1991-06-29 | 1996-12-24 | 반도체 집적 회로 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159241A JPH0512862A (ja) | 1991-06-29 | 1991-06-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512862A true JPH0512862A (ja) | 1993-01-22 |
Family
ID=15689433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159241A Pending JPH0512862A (ja) | 1991-06-29 | 1991-06-29 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5264727A (ja) |
| JP (1) | JPH0512862A (ja) |
| KR (1) | KR930001223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243499A (ja) * | 1992-03-30 | 1993-09-21 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JP2000206493A (ja) * | 1999-01-13 | 2000-07-28 | Hitachi Ltd | 液晶表示装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59304797D1 (de) * | 1992-08-26 | 1997-01-30 | Eupec Gmbh & Co Kg | Leistungshalbleiter-Modul |
| US5675178A (en) * | 1995-11-22 | 1997-10-07 | Cypress Semiconductor Corp. | No-bond integrated circuit inputs |
| JP3019918B2 (ja) * | 1996-08-12 | 2000-03-15 | 日本電気株式会社 | 半導体集積回路及びその電源供給回路 |
| JP3728260B2 (ja) * | 2002-02-27 | 2005-12-21 | キヤノン株式会社 | 光電変換装置及び撮像装置 |
| KR20040000808A (ko) * | 2002-06-25 | 2004-01-07 | 백진기 | 동력분무기용 플런저 |
-
1991
- 1991-06-29 JP JP3159241A patent/JPH0512862A/ja active Pending
-
1992
- 1992-06-26 KR KR1019920011195A patent/KR930001223A/ko not_active Application Discontinuation
- 1992-06-29 US US07/905,417 patent/US5264727A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05243499A (ja) * | 1992-03-30 | 1993-09-21 | Hitachi Ltd | 半導体集積回路およびその製造方法 |
| JP2000206493A (ja) * | 1999-01-13 | 2000-07-28 | Hitachi Ltd | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5264727A (en) | 1993-11-23 |
| KR930001223A (ko) | 1993-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990824 |