KR100224051B1 - 반도체 집적회로 - Google Patents

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Abstract

본 발명은 전원을 복수 계통으로 분리한 시스템을 채용한 반도체 집적회로에서 출력 노이즈 대책 회로에 관한 것으로, 종래, 다비트 구성의 DRAM에서는 하이퍼 페이지 모드에 있어서의 출력 노이즈가 크게 되고 출력 노이즈에 의한 내부 회로의 오동작이 발생하기 쉽다고 하는 문제점을 해걸하기 위해 이루어진 것으로, 출력 데이타의 변화에 수반하는 출력 노이즈에 의한 내부 회로의 오동작을 방지할 수 있는 반도체 집적회로를 제공하는 것이다.
상기 목적을 달성하기 위해, 본 발명의 반도체 집적회로는 외부로부터의 입력 신호를 수신하는 입력 회로와, 상기 입력 회로에 접속된 내부 회로와, 상기 내부 회로의 최종단에 접속되고 외부로 출력 신호를 출력하는 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 입력 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고 상기 내부 회로에 접속된 제2접지선과, 상기 제1접지선과는 분리되어 접속되고 상기 출력 회로에 접속된 제3접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 한다.
따라서, 본 발명의 반도체 집적회로는 다아나믹형 반도체 메모리(DRAM)에 사용될 수 있다.

Description

반도체 직접회로
본 발명은, 반도체 집적회로에 관한 것으로, 특히 전원을 복수 계통으로 분리한 시스템을 채용한 반도체 집적회로에 있어서의 출력 노이즈 대책 회로에 관한 것으로, 예를들면 다아나믹형 반도체 메모리(DRAM)에 사용되는 것이다.
종래의 다비트 구성의 DRAM에서, 판독 동작의 일종인 고속 페이지 모드는 도10에 도시하는 바와 같이, /CAS 신호의 액티브 기간에 대응하여 출력 데이타 Dout를 출력하고, 그 외의 기간에는 출력을 하이 임피던스(HiZ) 상태로 한다. 상기 고속 페이지 모드에서 Dout의 변화시는 하이 레벨 H 혹은 로우 레벨 L과 하이 임피던스 사이에서 변화한다.
이것에 대해, 판독 동작의 일종인 하이퍼 페이지 모드(확장 데이타 출력 모드 ; EDO 모드)는, 도10에 도시하는 바와 같이, /CAS 신호에 따라 동기하여 출력 데이타 Dout를 전환하는 것이고, 출력 윈도폭을 넓게 할 수 있는 만큼 사이클 시간을 단축할 수 있다고 하는 이점이 있다.
그러나, 상기 하이퍼 페이지 모드에서 Dout의 변화시는, 항상 하이 레벨 H과 로우 레벨 L사이에 변화하기 때문에, 특히 다비트 구성의 DRAM에서는 출력 데이타의 변화에 수반하는 출력 노이즈(전원 전위 변동 혹은 접지 전위 변동)가 크게 되어, 출력 노이즈에 의한 내부 회로(특히 입력 회로)의 오동작이 발생하기 쉽게 된다.
상기한 바와 같이 종래의 다비트 구성의 DRAM에서는 하이퍼 페이지 모드에 있어서의 출력 노이즈가 크게 되어, 출력 노이즈에 의한 내부 회로의 오동작이 발생하기 쉽다고 하는 문제가 있었다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 출력 데이타의 변화에 수반하는 출력 노이즈에 의한 내부 회로의 오동작을 방지할 수 있는 반도체 집적회로를 제공하는 것이다.
도1은 본 발명의 반도체 집적회로의 제1실시형태에 관한 다비트 구성의 DRAM의 전체 구성을 개략적으로 도시하는 블럭도.
도2는 도1중 한개의 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하는 회로도.
도3은 도1의 DRAM의 하이퍼 페이지 모드에 있어서의 /CAS 신호, 출력 데이타 Dout, 전원선, 제1접지선, 제2접지선, 내부회로의 출력 노드의 전위 변화의 일례를 상세히 도시하는 파형도.
도4는 본 발명의 반도체 집적회로의 제2실시형태에 관한 다비트 구성의 DRAM에서 /WE 입력용 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하는 회로도.
도5는 도4에 도시하는 회로를 갖는 DRAM의 하이퍼 페이지 모드에 있어서의 /CAS 신호, 출력 데이타 Dout, 전원선, 제1접지선, 제2접지선, 내부회로의 출력 노드의 전위 변화의 일례를 상세히 도시하는 파형도.
도6은 본 발명의 반도체 집적회로의 제3실시형태에 관한 다비트 구성의 DRAM에서 복수개의 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하는 블럭도.
도7은 본 발명의 반도체 집적회로의 제4실시형태에 관한 다비트 구성의 DRAM에서 복수개의 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하는 블럭도.
도8은 본 발명의 반도체 집적회로의 칩 위에 복수 계통으로 분리된 접지 단자(또는 전원 단자)와 집적회로 칩 외부의 단자와의 접속 상태의 두 가지 예를 도시하는 도면.
도9는 본 발명의 반도체 집적회로의 제5실시형태에 관한 다비트 구성의 DRAM에서 입력 회로용 CMOS 인버터의 단면 구조와 복수 계통으로 분리된 접지선의 접속관계의 일례를 도시하는 도면.
도10은 종래의 다비트 구성의 DRAM에서 고속 페이지 모드에서의 독출 동작 및 하이퍼 페이지 모드에서의 독출 동작을 도시하는 타이밍 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 접지회로 칩부 20 : 감지 증폭기 제어회로
21 : 행 어드레스 제어회로 22 : 열 어드레스 제어회로
23 : 데이타 입력 버퍼 제어회로 30 : DQ 버퍼
31 : DQ 버퍼 제어회로 103 : 제3접지선
131 : 입력 버퍼회로 132 : 다음 단 회로
133 : 3단째 회로
제1발명의 반도체 집적회로는, 외부로부터의 입력 신호를 수신하는 입력 회로와, 상기 입력 회로에 접속된 내부 회로와, 상기 내부 회로의 최종단에 접속되고, 외부로 출력 신호를 출력하는 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 입력 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속된 제2접지선과, 상기 제1접지선과는 분리되어 접속되고, 상기 출력 회로에 접속된 제3접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 한다.
제2발명의 반도체 집적회로는, 외부로부터의 입력 신호를 수신하는 입력 회로와, 상기 입력 회로에 접속된 다음 단 회로와, 상기 다음 단 회로에 접속된 내부 회로와, 상기 내부 회로의 최종단에 접속되고, 외부로 출력 신호를 출력하는 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 입력 회로 및 다음 단 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속된 제2접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 한다.
제3발명의 반도체 집적회로는, 각각 외부로부터 다른 입력 신호를 수신하는 복수개의 입력 회로와, 각각 대응하여 상기 복수개의 입력 회로에 접속된 복수개의 다음 단 회로와, 상기 다음 단 회로에 접속된 내부 회로와, 상기 내부 회로의 최종단에 접속되고, 각각 외부로 출력 신호를 출력하는 복수개의 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 복수개의 입력 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로의 일부에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로의 나머지 부분에 접속된 제2접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시형태를 상세히 설명한다.
도1은 본 발명의 반도체 집적회로의 제1실시형태에 관한 다비트 구성의 DRAM의 전체 구성을 개략적으로 도시하고 있다.
1은 외부로부터 전원 전위 Vcc가 인가되는 전원 단자, 2a 및 2b는 각각 외부로부터 접지 전위 Vss가 인가되는 제1접지 단자 및 제2접지 단자, 3은 외부로부터 /RAS(/Row Address Strobe) 신호가 입력하는 /RAS 단자, 4는 외부로부터 /CAS(Column Address Strobe) 신호가 입력하는 /CAS 단자, 5는 외부로부터 /WE(/Write Enable) 신호가 입력하는 /WE 단자, 6은 외부로부터 /OE(Output Enable)신호가 입력하는 /OE 단자이다.
71-7m는 각각 외부로부터의 기록 데이타 Din가 입력하거나 또는 DRAM 내부로부터의 데이타 출력 Dout을 외부에 출력하기 위한 입출력 단자, 81-8n은 외부로부터 어드레스 신호 A0-An이 입력하는 어드레스 단자이다.
11은 상기 /RAS 신호가 입력하는 /RAS 버퍼, 12는 상기 /CAS 신호가 입력하는 /CAS 버퍼, 13은 상기 /WE 신호가 입력하는 /WE 버퍼, 14는 상기 /OE 신호가 입력하는 /OE 버퍼, 151-15n은 상기 어드레스 단자(81-8n)로부터 입력하는 어드레스 신호 A0-An중 행 어드레스 신호가 입력하는 행 어드레스 버퍼, 161-16n은 상기 어드레스 단자(18-8n)로부터 입력하는 어드레스 신호 A0-An중 열 어드레스 신호가 입력하는 열 어드레스 버퍼, 171-17m은 상기 입출력 단자 71-7m으로부터 입력하는 데이타 Din이 입력하는 Din 버퍼이다.
20은 상기 /RAS 버퍼(11)의 출력에 기초하여 감지 증폭기 제어 신호를 생성하기 위한 감지 증폭기 제어회로, 21은 상기 /RAS 버퍼의 출력에 기초하여 행 어드레스 버퍼 제어 신호를 생성하기 위한 행 어드레스 버퍼 제어회로, 22는 상기 /CAS 버퍼(12)의 출력에 기초하여 열 어드레스 버퍼 제어 신호를 생성하기 위한 열 어드레스 버퍼 제어회로, 23은 상기 /RAS 버퍼(11)의 출력 및 /CAS 버퍼(12)의 출력 및 /WE 버퍼(13)의 출력에 기초하여 데이타 입력 버퍼 제어 신호를 생성하기 위한 Din 버퍼 제어회로 이다.
24 및 25는 상기 행 어드레스 버퍼(151-15n)의 출력을 디코드하기 위한 프리디코드용 행 부분 디코더 및 행 디코더이다.
26은 상기 행 디코더(25)의 출력에 의해 행 선택이 행해지는 메모리 셀 어레이, 27은 상기 메모리 셀 어레이(25)로부터의 독출 전위를 검지하는 감지 증폭기이다.
28 및 29는 상기 열 어드레스 버퍼(161-16n)의 출력을 디코드하기 위한 프리디코드용 열 부분 디코더 및 열 디코더이다.
30은 상기 열 디코더(29)의 출력에 의해 선택제어되는 열과의 사이에서 데이타의 입/출력을 행하기 위해 데이타 선대에 삽입된 DQ 버퍼, 31은 상기 /CAS 버퍼(12)의 출력에 기초하여 제어되고, 상기 DQ 버퍼(30)를 제어하기 위한 DQ 버퍼 제어회로이다.
32는 상기 DQ 버퍼(30)와 상기 Din 버퍼(171-17m) 사이에 설치되고, 상기 /WE 버퍼(13)의 출력에 기초하여 제어되고, 상기 Din 버퍼(171-17m)의 데이타 입력 Din을 DQ 버퍼(30)에 출력하기 위한 데이타 입력 제어회로이다.
33은 상기 DQ 버퍼(30)와 상기 입출력 단자(71-7m) 사이에 설치되고, 상기 /CAS 버퍼(12)의 출력, 상기 /WE 버퍼(13)의 출력 및 상기 /OE 버퍼(14)의 출력에 기초하여 제어되고, 상기 DQ 버퍼(30)의 출력을 출력 데이타 Dout로서 상기 입출력 단자(71-7m)로 출력하기 위한 데이타 출력 버퍼이다.
도2는 도1의 입력 버퍼 회로의 한개 및 그 주변 회로를 추출하고, 이것에 관련하는 집적회로 칩 외부의 구성과 함께 도시하고 있다.
도2에서, 10은 집적회로 칩부, 41은 집적회로 칩 외부의 외부 전원, 42는 집적회로 칩 외부의 /WE 신호 공급용 외부 버퍼회로, 431-433은 상기 외부 전원(41)으로부터 집적회로 칩부(10)까지의 배선에 기생하는 임피던스이다.
상기 집적회로 칩부(10)에서, 외부로부터의 입력 신호로서 예를들면 /WE 신호를 수신하는 입력 버퍼회로(131)는, 예를들면 CMOS 슈미트 회로로 구성된다. 132는 상기 입력 버퍼회로(131)의 후단에 접속된 예를들면 CMOS 인버터 회로로 이루어지는 다음 단 회로, 133은 상기 다음 단 회로(132)의 후단에 접속된 예를들면 CMOS 인버터 회로로 이루어지는 3단째 회로이다. 이들의 다음 단 회로(132) 및 3단째 회로(133)는 내부 회로의 일부를 없애고, 내부 회로의 최종단에는 외부로 출력 신호를 출력하는 출력 버퍼 회로(134)가 접속되어 있다.
상기 입력 버퍼용 CMOS 슈미트 회로(131)는, 전원 전위 공급 노드와 접지 전위 공급 노드 사이에 직렬로 접속되어 각 게이트가 공통으로 접속된 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1 및 N2)와, 상기 NMOS 트랜지스터(N1)에 병렬로 접속된 NMOS 트랜지스터(N3)로 이루어진다.
상기 다음 단 회로용 CMOS 인버터 회로(132)는, 전원 전위 공급 노드와 접지 전위 공급 노드 사이에 직렬로 접속되고, 각 노드가 공통으로 접속된 PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N4로 이루어진다.
상기 3단째 회로용 CMOS 인버터 회로(133)는, 전원 전위 공급 노드와 접지 전위 공급 노드 사이에 직렬로 접속되고, 각 노드가 공통으로 접속된 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N5)로 이루어진다.
전원 단자(1)와 상기 각 회로의 전원 전위 공급 노드 사이에는 전원선(100)이 접속되어 있고, 제1접지 단자(2a)와 입력 버퍼 회로(131)의 접지 전위 공급 노드 사이에는 제1접지선(입력 버퍼 전용의 접지선)(101)이 접속되어 있고, 제2접지 단자(2b)와 내부 회로의 접지 전위 공급 노드 사이에는 상기 제1접지선(101)과는 분리되어 형성된 제2접지선(102)이 접속되어 있다.
103은 상기 출력 버퍼 회로(134)의 접지 전위 공급 노드에 접속된 제3접지선이고, 상기 제1접지선(101)과는 분리되어 형성되어 있고, 본 예에서는 상기 제2접지선(102)과 연결되어 공통으로 형성되어 있다.
다음에, 상기 도2의 회로에 있어서의 동작을 설명한다.
입력 버퍼 회로(131)는, 상기 /WE 신호를 수신하면 그 반전 신호 WE를 노드 M2에 출력한다. 다음 단 회로(132)는 상기 신호 WE를 수신하면 그 반전 신호/WE를 노드 M3에 출력한다. 3단째 회로(133)는 상기 반전 신호 /WE를 수신하면 그 반전 신호 WE를 노드 M4에 출력하고, 후단측의 회로 동작을 제어한다.
도1의 DRAM의 고속 페이지 모드의 판독 동작시에서는, 도10에 도시하는 바와 같이, /CAS 신호의 액티브 기간에 대응하여 출력 데이타 Dout을 출력하고, 그 외의 기간에는 출력을 하이 임피던스 상태로 하는 것이다.
이것에 대해, 도1의 DRAM의 하이퍼 페이지 모드에서의 판독 동작시에서는 도10에 도시하는 바와 같이, /CAS 신호에 따라 동기하여 출력 데이타 Dout를 전환한다.
상기 하이퍼 페이지 모드에서 출력 데이타의 변화시는 항상 하이 레벨 H과 로우 레벨 L간에 변화한다.
도3은 상기 하이퍼 페이지 모드에 있어서의 /CAS 신호, 출력 데이타 Dout, 전원선(100)의 전위 VDD, 제1접지선(101)의 전위 VSS1, 제2접지선(102)의 전위 VSS2, 내부 회로의 노드 M3의 전위 변화의 일례를 상세히 도시한다.
기간 T3의 초기 상태에서는, Dout은 예를들면 하이 레벨 1을 출력하고 있다. 다음에 /CAS 신호의 전연(본예에서는 하강)을 수신한 때, Dout이 로우 레벨 0로 변화한 것으로 한다.
이때, 칩 외부의 부하 용량에 축적되어 있던 전하가 제2접지선(102)으로 방전되기 때문에, 제2접지선(102)의 전위 VSS2는 외부 전원(41)까지의 임피던스의 작용으로 부상한다. 칩 내부에는, 전원선(100)과 제2접지선(102) 사이에 상당히 큰 기생용량이 존재하기 때문에, 그 커플링 효과에 의해 전원선(100)의 전위 VDD도 부상하고, 전원선(100)의 전위 VDD와 제2접지선(102)의 전위 VSS2는 동상으로 흔들린다. 이것에 대해, 제1접지선(101)은 방전 전류가 흐르지 않아, 칩 내부의 전원선(100)과 제1접지선(101) 간에 존재하는 기생용량은 무시할 수 있을 정도로 작기 때문에, 제1접지선(101)의 전위 VSS1은 거의 변동하지 않는다.
DRAM의 규격에 규정된 상기 /CAS 신호의 액티브 기간이 종료한 후의 기간 T4에서는, 초기 상태는 Dout은 기간 T3의 상태가 유지되고 있다. 다음에, /CAS 신호가 하이 레벨을 유지한 후 다시 하강으로 된 때, Dout이 하이 레벨 1로 변화한 것으로 한다.
이때, 칩 외부의 부하용량이 하이 레벨 1의 Dout에 의해 충전되기 때문에, 전원선(100)의 전위 VDD는 외부 전원(41)까지의 임피던스의 작용으로 저하한다. 칩 내부에는, 전원선(100)과 제2접지선(102) 사이에 상당히 큰 기생용량이 존재하기 때문에, 그 커플링 효과에 의해 제2접지선(102)의 전위 VSS2도 저하하고, 전원선(100)의 전위 VDD와 제2접지선(102)의 전위 VSS2는 동상으로 흔들린다. 이것에 대해, 칩 내부의 전원선(100)과 제1접지선(101) 사이에 존재하는 기생용량은 무시할 수 있을 정도로 작기 때문에, 제1접지선(101)의 전위 VSS1은 거의 변동하지 않는다.
결국, 상기한 제1실시형태에 관한 다비트 구성의 DRAM에서는 입력 버퍼 전용의 접지선(101)을 설치함으로써, 입력 버퍼회로(131)의 신호 입력 노드와 접지 전위 공급 노드 간의 전위차의 변동을 제어하는 것이 가능하게 되어(외부 입력 신호와의 전압 마진이 개선되고 있다) 있기 때문에, 특히 다비트 구성의 DRAM에서 출력 데이타의 변화에 수반하는 출력 노이즈(전원 전위 변동 혹은 접지 전위 변동)가 크게 되어도, 출력 노이즈에 의한 입력 버퍼 회로의 오동작이 발생하지 않게 된다.
또한, 상기 제1실시형태의 반도체 집적회로는, 상기 설명과는 다른 관점에서 표현하면, 동일 기판 상에서 복수 계통으로 분리된 접지선과, 외부로부터의 입력 신호를 수신하는 제1회로와, 상기 제1회로의 출력을 수신하는 제2회로를 구비하고, 상기 복수 계통으로 분리된 접지선중의 한개인 제1접지선을 상기 제1회로 및 제2회로의 접지선으로만 사용하고, 상기 제1접지선 이외의 접지선을 상기 제1회로·제2회로 이외의 회로의 접지선으로 사용하고 있다.
그런데, 상기한 제1실시형태에 관한 다비트 구성의 DRAM에서는, 상기 출력 버퍼 회로(134)가 출력 신호를 출력하는 기간에는 상기 /WE 신호가 하이 임피던스 상태로 된다. 이로 인해, 도3에 도시하는 바와 같이, 출력 데이타 Dout의 변화시에 /WE 신호 입력용 입력 버퍼회로(131)의 다음 단 회로(132)의 출력 노드 M3의 전위가 크게 변화하고, 3단째 회로(133)의 오동작을 초래할 염려가 있다. 이점에 대해서는 이하에 상세히 설명한다.
/WE 신호가 하이 임피던스 상태일 때, CMOS 슈미트 회로(131)의 출력 노드 M2의 전하가 제1접지선(101)으로 방전되고, 상기 노드 M2의 전위는 제1접지선(101)의 전위 VSS1으로 되고, CMOS 인버터 회로(132)의 출력 노드 M3의 전위는 H레벨로 된다.
이때, CMOS 인버터 회로(132)는 신호 입력 노드의 전위(제1접지선(101)의 전위 VSS1)와 접지 전위 공급 노드의 전위(제2접지선(102)의 전위 VSS2)이고, 상호 분리된 두개의 접지전위 VSS1, VSS2 사이에서 구동되게 된다.
따라서, 상기한 바와 같이 Dout이 하이 레벨 1에서 로우 레벨 0로 변화한 때에는, CMOS 슈미트 회로(131)의 출력 노드 M2의 전위는 변화하지 않지만, 제2접지선(102)의 전위 VSS2가 일시적으로 부상한다. 이때, CMOS 인버터 회로(132)는 그 회로관값이 등가적으로 낮게 되어 그 출력 노드 M3의 전위가 일시적으로 높아 진다.
이것에 대해, 상기한 바와 같이, Dout이 로우 레벨 0에서 하이 레벨 1로 변화한 때에는, CMOS 슈미트 회로(131)의 출력 노드 M2 전위는 변화하지 않지만, 제2접지선(102)의 전위 VSS2가 일시적으로 저하한다. 이때, CMOS 인버터 회로(132)는 그 회로관값이 등가적으로 높아져 그 출력 노드 M3의 전위가 일시적으로 낮아지기(글리치가 상승)때문에, 3단째 회로(133)의 오동작을 초래할 염려가 있다.
즉, 입력 버퍼 회로용 제1접지선(101)과 다음 단 회로 이하용 제2접지선(102)을 상호 분리한 경우에는, 분리된 두개의 접지전위 VSS1, VSS2 간의 전위치가 출력 변화시에 변화하여 글리치가 발생하고, 이 글리치에 의해 3단째 회로 이하에서 오동작이 발생할 염려가 있다.
도4는 본 발명의 반도체 집적회로의 제2실시형태에 관한 다비트 구성의 DRAM에서 /WE 입력용 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하고 있다.
도4에 도시하는 회로의 구성은, 도2에 도시한 회로의 구성과 비교하여 입력 버퍼회로(131) 및 다음 단 회로(132)에 제1접지선(101)이 접속되고, 다음 단 회로(132)보다 후단측의 내부 회로(3단째 회로(133), 출력 버퍼 회로(134)를 포함)에 제2접지선(102)이 접속되어 있는 점이 다르고, 그 이외는 동일하므로 도2와 동일 부분에는 동일 부호를 붙이고 있다.
도5는 도4에 도시하는 회로를 갖는 DRAM의 하이퍼 페이지 모드에 있어서의 /CAS 신호, 출력 데이타 Dout, 전원선의 전위 VDD, 제1접지선(101)의 전위 VSS1, 제2접지선(102)의 전위 VSS2, 내부회로의 노드 M3의 전위 변화의 일례를 상세히 도시한다.
도4에 도시하는 회로의 동작은, 도2에 도시한 회로의 동작(도3을 참조)과 비교하여, (1) 기본적으로는 동일하고 도3을 참조하여 설명한 바와 같이 외부 입력 신호와의 전압 마진이 개선되어 있고, (2) 제1접지선(101)이 접속되어 있는 다음 단 회로(132)의 동작이 다르고, 출력 변화시에 있어서의 다음 단 회로(132)의 출력 노드 M3의 글리치의 발생이 방지되어 내부 회로의 오동작이 회피된다.
즉, 출력 버퍼 회로(134)가 출력 데이타 Dout를 출력하는 기간에는, /WE 신호가 하이 임피던스 상태로 된다. /WE 신호가 하이 임피던스 상태일 때, 입력 버퍼 회로(CMOS 슈미트 회로)(131)의 출력 노드 M2의 전하가 제1접지선(101)으로 방전되고, 상기 출력 노드 M2의 전위는 제1접지선(101)의 전위 VSS1으로 되고, 다음 단 회로(CMOS 인버터 회로)(132)의 출력 노드 M3의 전위는 H 레벨로 된다. 이 다음 단 회로(132)의 신호 입력 노드의 전위 및 접지 전위 공급 노드의 전위는 각각 제1접지선(101)의 전위 VSS1이다.
따라서, 상기한 바와 같이 출력 데이타 Dout가 하이 레벨 1에서 로우 레벨 0로 변화한 때, 제2접지선(102)의 전위 VSS2가 일시적으로 부상하지만, 입력 버퍼회로(131)의 출력 노드 M2의 전위는 변화하지 않아 제1접지선(101)의 전위 VSS1도 거의 변화하지 않기 때문에, 다음 단 회로(132)의 출력 노드 M3에 글리치가 발생하지 않는다. 이때, 3단째 회로(133)는 그 신호 입력 노드의 전위가 전원 전위 VDD, 접지 전위 공급 노드의 전위가 제2접지선(102)의 전위 VSS2이지만, 전원 전위 VDD와 제2접지선(102)의 전위 VSS2는 동상으로 변동하기 때문에, 3단째 회로(133)의 오동작은 발생하지 않는다.
이것에 대해, 상기한 바와 같이, 출력 데이타 Dout가 로우 레벨 0에서 하이 레벨 1로 변화한 때에는, 제2접지선(102)의 전위 VSS2가 일시적으로 저하하지만, 입력 버퍼회로(131)의 출력 노드 M2의 전위는 변화하지 않아 제1접지선(101)의 전위 VSS1도 거의 변화하지 않기 때문에, 다음 단 회로(132)의 출력 노드 M3에 글리치가 발생하지 않는다. 이때, 3단째 회로(133)는 그 신호 입력 노드의 전위가 전원 전위 VDD, 접지 전위 공급 노드의 전위가 제2접지선(102)의 전위 VSS2이지만, 전원 전위 VDD와 제2접지선(102)의 전위 VSS2는 동상으로 변동하기 때문에, 3단째 회로(133)의 오동작은 발생하지 않는다.
또한, 상기한 바와 같이, 출력 변화시에 제1접지선(101)의 전위 VSS1이 변화하지 않아도, 전원선(100)의 전위 VDD가 변동하면, 입력 버퍼회로(131)·다음 단 회로(132)는 전원 노드·접지 노드 간에 구동 전압이 변동한다. 이것을 피하기 위해서는 입력 버퍼회로(131)·다음 단 회로(132) 전용의 전원선을 다른 회로용의 전원선과는 분리하여 형성하는 것이 바람직하다.
도6은 본 발명의 반도체 집적회로의 제3실시형태에 관한 다비트 구성의 DRAM에서 복수개의 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하고 있다.
제3실시형태에 관한 DRAM은, 각각 외부로부터 다른 입력 신호를 수신하는 복수개의 입력 회로(예를들면 CMOS 슈미트 회로) K4, K6, K8과 각각 대응하여 상기 복수개의 입력 회로에 접속된 복수개의 다음 단 회로(예를 들면 CMOS 인버터 회로)K5, K7, K9와, 상기 다음 단 회로에 접속된 내부 회로(도시하지 않음)와, 상기 내부 회로의 최종단에 접속되고, 각각 외부로 출력 신호를 출력하는 복수개의 출력 회로 K10과, 상기 각 회로에 접속된 전원선(100)과, 상기 전원선에 접속된 전원 단자(1)와, 상기 복수개의 입력 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로중 일부의 다음 단 회로에 접속된 제1접지선(101)과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로중 나머지 다음 단 회로에 접속된 제2접지선(102)과, 상기 제1접지선과는 분리되어 형성되고, 상기 출력 회로에 접속된 제3접지선(103)과, 상기 제1접지선에 접속된 제1접지 단자(2a)와, 상기 제2접지선에 접속된 제2접지 단자(2b)를 구비한다.
도6에 도시하는 회로 구성은 도2에 도시하는 바와 같이 입력 회로 및 그 다음 단 회로에 대응하여 제1접지선(101) 및 제2접지선(102)이 접속된 제1회로 부분과, 도4에 도시하는 바와 같이 입력 회로 및 그 다음 단 회로에 공통으로 제1접지선(101)이 접속된 제2회로 부분이 혼재하고 있다.
도6에서, 411-413은 집적회로 칩 외부의 외부 칩 회로, 431-434는 상기 외부 전원(41)에서 집적회로 칩부(10)까지의 배선에 기생하는 임피던스이고, 그 다른 부분은 도2, 도4와 동일 부호를 붙이고 있다.
이 경우, 출력 회로 K10가 출력 신호를 출력하는 기간에 로우 레벨로 되는 입력 신호(예를들어 /RAS 등)를 제1회로 부분에 입력하고, 출력 회로 K10가 출력신호를 출력하는 기간에 하이 임피던스 상태로 되는 입력 신호(예를들면 /WE)를 제2회로 부분에 입력하는 것으로 한다.
이로 인해, 제1회로 부분에서는, 상술한 바와 같이 도4에 도시한 회로의 동작과 동일한 동작이 행해진다. 이 경우, 제2회로 부분에서는 출력 노이즈에 의한 오동작 방지의 대상이 되는 내부 회로까지의 회로(입력 회로 및 다음 단 회로)에 포함되는 반전 회로수가 우수이면, 상술한 바와 같이 도4에 도시한 회로의 동작과 동일한 동작이 행해진다.
또한, 제1회로 부분에서는, 로우 레벨의 입력 신호가 입력하고 있는 때에 그 입력 회로의 출력 노드가 전원 전위 VDD로 되어 있다. 그리고, 출력 데이타 Dout가 변화한 때에 제2접지선(102)의 전위 VSS2가 일시적으로 변화하지만, 입력 회로의 출력 노드의 전위는 변화하지 않아 제1접지선(101)의 전위 VSS1도 거의 변화하지 않는 것에 대해, 다음 단 회로는 그 신호 입력 노드의 전위가 전원 전위 VDD, 접지 전위 공급 노드의 전위가 제2접지선(102)의 전위 VSS2이지만, 전원 전위 VDD와 제2접지선(102)의 전위 VSS2와는 동상으로 변동하기 때문에 오동작은 발생하지 않는다.
이 경우, 제1회로 부분에서는 출력 노이즈에 의한 오동작 방지의 대상이 되는 내부 회로까지의 회로(입력 버퍼 회로)에 포함되는 반전 회로수가 기수이면 상술한 바와 같은 동작이 행해진다.
또한, 상기 제3실시형태에 관한 DRAM은, 상기 설명과 다른 관점에서 표현하면, 동일 기판 상에서 복수 계통으로 분리된 접지선과, 각각 외부로부터 다른 입력 신호를 수신하는 복수개의 제1회로와, 각각 대응하여 상기 복수개의 제1회로의 출력을 수신하는 복수개의 제2회로를 구비하고, 상기 복수 계통으로 분리된 접지선중의 한개인 제1접지선을 상기 복수개의 제1회로의 접지선 및 상기 복수개의 제2회로중 일부의 다음 단 회로의 접지선으로만 사용하고, 상기 제1접지선 이외의 접지선을 상기 제1회로·제2회로 이외의 회로의 접지선 및 상기 복수개의 제2회로중 나머지 다음 단 회로의 접지선으로 사용하고 있다.
도7은 본 발명의 반도체 집적회로의 제4실시형태에 관한 다비트 구성의 DRAM에서 복수개의 입력 버퍼 회로 및 그 주변 회로를 추출하여 관련하는 집적회로 칩 외부의 구성과 함께 도시하고 있다.
제4실시형태에 관한 DRAM은, 도6을 참조하여 설명한 상기 제3실시형태에 관한 DRAM과 비교하여, (1) 전원선(100)은 상기 입력 회로(131) 및 출력 회로 이외의 내부 회로에 공통으로 접속된 제1전원선(100a)과, 상기 제1전원선(100a)과는 분리되어 형성되고, 상기 출력 회로(134)에 접속된 제2전원선(100b)를 구비하는 점, (2) 전원 단자(1)는 상기 제1전원선(100a)에 접속된 제1전원 단자(1a)와, 상기 제2전원선(100b)에 접속된 제2전원 단자(1b)를 갖는 점, (3) 상기 제2접지선(102) 및 제3접지선(103)은 분리되어 형성되어 있고(복수 계통으로 분리된 접지선중의 한개(103)를 출력 회로 전용으로 사용하고 있다), 상기 제3접지선(103)에 접속된 제3접지 단자(2c)를 더 구비하는 점이 다르고, 그 이외는 동일하므로 도6과 동일 부분에는 동일 부호를 붙이고 있다. 또한, 도7에서, 437, 438은 상기 외부 전원(41)에서 집적회로 칩부(10)까지의 배선에 기생하는 임피던스, 439는 출력 회로에서 외부 부하까지의 기생 임피던스이다.
상기 제4실시형태에 관한 DRAM에 의하면, 출력 회로 전용의 전원선(100b) 및 전원선(103)을 다른 회로용의 전원선(100a) 및 접지선(101, 102)으로부터 분리하여 설치하므로, 출력 변화시에 다른 회로용의 전원선 및 접지선의 전위 변화가 발생하지 않게 된다.
도8의 (a), (b)는 본 발명의 반도체 집적회로의 칩 위에 복수 계통으로 분리된 접지 단자(또는 전원 단자)와 집적회로 칩 외부의 단자의 접속 상태의 두 가지 예를 도시하고 있다.
여기서, 도8의 (a)는 집적회로 칩(10) 위에서 3계통으로 분리된 접지 패드(혹은 전원 패드)(2a, 2b, 2c)가 집적회로 칩 외부의 예를들면 리드 프레임 상의 한개의 접지 단자부(혹은 전원 단자부)(81)에 공통으로 본딩 와이어(82)로 접속되어 있는 형태를 도시하고 있다.
또한 도8의 (b)는 집적회로 칩(10) 위에서 3계통으로 분리된 접지 패드(혹은 전원 패드)(2a, 2b, 2c)가 집적회로 칩 외부에서 분리된 3계통의 접지 단자(혹은 전원 단자)(83-85)에 각각 본딩 와이어(82)에 의해 접속되어 있는 형태를 도시하고 있다.
도9는 본 발명의 반도체 집적회로의 제5실시형태에 관한 다비트 구성의 DRAM에서 입력 회로용 CMOS 인버터의 단면 구조와 예를들면 2계통으로 분리된 접지선의 접속 관계의 일례를 도시하고 있다.
여기서, 80은 n형 반도체 기판, 81은 상기 기판내에 형성된 p형 웰, 82는 p웰 내에 형성된 n웰이다.
83 및 84는 상기 n웰(82)의 표층부의 일부에 형성된 p+형 불순물 확산층으로 이루어지는 PMOS 트랜지스터용 소스 영역 및 드레인 영역, 85는 상기 n웰(82)의 표층부의 일부에 형성된 n+형 불순물 확산층으로 이루어지는 n웰 전극 영역, 86은 상기 PMOS 트랜지스터용 소스·드레인 간의 채널 영역 상에 게이트 절연막을 거쳐 형성된 PMOS 트랜지스터용 게이트 전극이다.
87 및 88은 상기 p웰(81)의 표층부의 일부에 형성된 n+형 불순물 확산층으로 이루어지는 NMOS 트랜지스터용 소스 영역 및 드레인 영역, 89는 상기 p웰(81)의 표층부의 일부에 형성된 p+형 불순물 확산층으로 이루어지는 p웰 전극 영역, 90은 상기 NMOS 트랜지스터용 소스·드레인 간의 채널 영역 상에 게이트 절연막을 거쳐 형성된 NMOS 트랜지스터용 게이트 전극이다.
상기 PMOS 트랜지스터용 게이트 전극(86) 및 상기 NMOS 트랜지스터용 게이트 전극(90)에는 외부 입력 신호가 공통으로 입력하고, 상기 PMOS 트랜지스터용 드레인(84) 및 상기 NMOS 트랜지스터용 드레인(88)은 다음 단 회로의 신호 입력 노드에 공통으로 접속된다.
상기 PMOS 트랜지스터용 소스 영역(83) 및 n웰 전극 영역(85)에는 전원 전위 VDD가 공급되어 있고, 상기 NMOS 트랜지스터용 소스 영역(87)은 제1접지선(101)에 접속되어 있고, 상기 p웰 전극 영역(89)은 제2접지선(102)에 접속되어 있다.
이와 같은 구성에서는, 제2접지선(102)과 제1접지선(101) 사이에, p웰(81)과 NMOS 트랜지스터용 소스 영역(87) 사이에 형성된 PN 접합 다이오드(91)가 존재한다.
따라서, 상기한 바와 같이 출력 회로의 출력 데이타가 1에서 0으로 변화한 때에 제1접지선(101)의 전위 VSS1는 변화하지 않아 제2접지선(102)의 전위 VSS2가 부상하지만, 이때에 제2접지선(102)·제1접지선 간(101)에 상기 다이오드(91)의 순방향 강하 전압 VF을 초과한 전위차가 발생하면, 상기 다이오드(91)가 온으로 된다. 이로 인해, 제1접지선(101)의 전위 VSS1도 부상하지만, 제2접지선(102)·제1접지선(101) 간의 전위차를 VF 이하로 규제할 수 있게 된다.
이것에 대해, 상기한 바와 같이 출력 회로의 출력 데이타가 0에서 1로 변화한 때에 제1접지선(101)의 전위 VSS1은 변화하지 않으므로 제2접지선(102)의 전위 VSS2가 저하하지만, 이때에는 상기 다이오드(91)에는 역 바이어스가 걸리므로 상기 다이오드(91)는 온으로 되지 않는다.
그래서, 도9중에 도시하는 바와 같이, 제2접지선(102)과 제1접지선(101) 간에 상기 PN 접합 다이오드(91)는 역방향으로 별개의 다이오드(92)가 부가되어 있음으로써, 상기 제2접지선(102)의 전위 VSS2가 저하하여 제1접지선(101)간의 전위차가 상기 별개의 다이오드(92)의 순방향 강하 전압 VF을 초과하면, 상기 별개의 다이오드(92)가 온으로 된다. 이로 인해, 제1접지선(101)의 전위의 전압 VSS1도 저하하지만, 제1접지선(101)·제2접지선(102) 사이의 전위차를 VF 이하로 규제할 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면 출력 데이타의 변화에 수반하는 출력 노이즈에 의한 내부 회로의 오동작을 방지할 수 있는 반도체 집적회로를 제공하는 것이다.

Claims (19)

  1. 외부로부터의 입력 신호를 수신하는 입력 회로와, 상기 입력 회로의 접속된 내부 회로와, 상기 내부 회로에 접속되고, 외부로 출력 신호를 출력하는 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 입력 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로 및 출력 회로에 접속된 제2접지선과 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 동일 기판 상에서 복수 계통으로 분리된 접지선과, 외부로부터의 입력 신호를 수신하는 제1회로와, 상기 제1회로의 출력을 수신하는 제2회로를 구비하고, 상기 복수 계통으로 분리된 접지선중의 한개인 제1접지선을 상기 제1회로 및 제2회로의 접지선으로만 사용하고, 상기 제1접지선 이외의 접지선을 상기 제1회로, 제2회로 이외의 회로의 접지선으로 사용하고 있는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 외부로 출력신호를 출력하는 출력 회로를 더 구비하고, 상기 복수 계통으로 분리된 접지선중 한개의 접지선을 상기 출력 회로 전용으로 사용하고 있는 것을 특징으로 하는 반도체 집적회로.
  4. 외부로부터의 입력 신호를 수신하는 입력 회로와, 상기 입력 회로에 접속된 다음 단 회로와, 상기 다음 단 회로에 접속된 내부 회로와, 상기 내부 회로에 접속되고, 외부로 출력 신호를 출력하는 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 입력 회로 및 다음 단 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속된 제2접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 출력 회로에 접속된 제3접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서, 상기 전원선은 상기 각 회로에 공통으로 접속되어 있고, 상기 제2접지선 및 제3접지선은 공통으로 형성되어 있는 것을 특징으로 하는 반도체 집적회로.
  6. 제4항에 있어서, 상기 전원선은 상기 입력 회로 및 내부 회로에 공통으로 접속된 제1전원선과, 상기 제1전원선과는 분리되어 형성되고 상기 출력 회로에 접속된 제2전원선을 가지며, 상기 전원 단자는 상기 제1전원선에 접속된 제1전원 단자와, 상기 제2전원선에 접속된 제2전원 단자를 가지며, 상기 제2접지선 및 제3접지선은 분리되어 형성되고, 상기 제3접지선에 접속된 제3접지 단자를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  7. 제6항에 있어서, 상기 각 전원 단자는 집적회로 칩 외부에서 분리된 복수 계통의 전원 단자에 각각 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  8. 제4항에 있어서, 상기 각 접지 단자는 집적회로 칩 외부에서 분리된 복수 계통의 접지 단자에 각각 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  9. 제7항에 있어서, 상기 각 접지 단자는 집적회로 칩 외부에서 분리된 복수 계통의 접지 단자에 각각 접속되어 있는 것을 특징으로 하는 반도체 집적회로.
  10. 제4항에 있어서, 상기 입력 회로 및 다음 단 회로는 각각 n형 반도체 기판내에 형성된 p웰(well) 위에 형성된 NMOS 트랜지스터를 가지며, 상기 p웰내에 형성된 n형 불순물 확산층으로 이루어지는 상기 NMOS 트랜지스터용 소스 영역에는 상기 제1접지선이 접속되고, 상기 p웰내에 형성된 p형 불순물 확산층으로 이루어진 p웰 전극 영역에는 상기 제2접지선이 접속되고, 상기 제2접지선과 상기 제1접지선 사이에는 상기 p웰과 상기 NMOS 트랜지스터용 소스 영역 사이에 형성된 PN 접합 다이오드가 존재하는 것을 특징으로 하는 반도체 집적회로.
  11. 제10항에 있어서, 상기 제2접지선과 상기 제1접지선 사이에는 상기 PN 접합 다이오드와는 역방향으로 별개의 다이오드가 더 부가되어 있는 것을 특징으로 하는 반도체 집적회로.
  12. 동일 기판 위에 복수 계통으로 분리된 접지선과, 각각 외부로부터 다른 입력 신호를 수신하는 복수개의 제1회로와, 각가 대응하여 상기 복수개의 제1회로의 출력을 수신하는 복수개의 제2회로를 구비하고, 상기 복수 계통으로 분리된 접지선중의 한개인 제1접지선을 상기 복수개의 제1회로의 접지선 및 상기 복수개의 제2회로중 일부의 다음 단 회로의 접지선으로만 사용하고, 상기 제1접지선 이외의 접지선을 상기 제1회로·제2회로 이외의 회로의 접지선 및 상기 복수개의 제2회로중 나머지의 다음 단 회로의 접지선으로 사용하고 있는 것을 특징으로 하는 반도체 집적회로.
  13. 각각 외부로부터 다른 입력 신호를 수신하는 복수개의 입력 회로와, 각각 대응하여 상기 복수개의 입력 회로에 접속된 복수개의 다음 단 회로와, 상기 다음 단 회로에 접속된 내부 회로와, 상기 내부 회로에 접속되고, 각가 외부로 출력신호를 출력하는 복수개의 출력 회로와, 상기 각 회로에 접속된 전원선과, 상기 전원선에 접속된 전원 단자와, 상기 복수개의 입력 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로중 일부의 다음 단 회로에 접속된 제1접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 내부 회로에 접속됨과 동시에 상기 복수개의 다음 단 회로중 나머지의 다음 단 회로에 접속된 제2접지선과, 상기 제1접지선과는 분리되어 형성되고, 상기 출력 회로에 접속된 제3접지선과, 상기 제1접지선에 접속된 제1접지 단자와, 상기 제2접지선에 접속된 제2접지 단자를 구비하는 것을 특징으로 하는 반도체 집적회로.
  14. 제13항에 있어서, 상기 복수개의 다음 단 회로중에서 상기 제1접지선이 접속되어 있는 다음 단 회로는 CMOS 인버터 회로이고, 상기 복수개의 입력 회로 중에서 상기 CMOS 인버터 회로의 전단의 입력 회로는 CMOS 슈미트 회로이고, 상기 CMOS 슈미트 회로가 수신하는 입력 신호는 상기 출력 회로가 출력 신호를 출력하는 기간에 하이 임피던스 상태로 되는 것을 특징으로 하는 반도체 집적회로.
  15. 제13항에 있어서, 상기 복수개의 다음 단 회로 중에서 상기 제1접지선이 접속되어 있는 다음 단 회로의 전단의 입력 회로는, DRAM에 있어서의 기록 제어 신호가 입력하는 입력 버퍼인 것을 특징으로 하는 반도체 집적회로.
  16. 제13항에 있어서, 상기 복수개의 다음 단 회로 중에서 상기 제2접지선이 접속되어 있는 다음 단 회로는 CMOS 인버터 회로이고, 상기 복수개의 입력 회로 중에서 상기 CMOS 인버터 회로의 전단의 입력 회로는 CMOS 슈미트 회로이고, 상기 CMOS 슈미트 회로가 수신하는 입력 신호는 상기 출력 회로가 출력 신호를 출력하는 기간에 로우 레벨로 되는 것을 특징으로 하는 반도체 집적회로.
  17. 제13항에 있어서, 상기 복수개의 다음 단 회로 중에서 상기 제2접지선이 접속되어 있는 다음 단 회로의 전단의 입력 회로는, DRAM에서의 /RAS 신호가 입력하는 입력 버퍼인 것을 특징으로 하는 반도체 집적회로.
  18. 제14항에 있어서, 상기 복수개의 다음 단 회로 중에서 상기 제1접지선이 접속되어 있는 다음 단 회로의 전단의 입력 회로는, DRAM에서의 기록 제어 신호가 입력하는 입력 버퍼인 것을 특징으로 하는 반도체 집적회로.
  19. 제16항에 있어서, 상기 복수개의 다음 단 회로 중에서 상기 제2접지선이 접속되어 있는 다음 단 회로의 전단의 입력 회로는, DRAM에서의 /RAS 신호가 입력하는 입력 버퍼인 것을 특징으로 하는 반도체 집적회로.
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