KR100474755B1

KR100474755B1 - 출력 회로

Info

Publication number: KR100474755B1
Application number: KR10-2001-0026893A
Authority: KR
Inventors: 타니구치카즈타카
Original assignee: 엔이씨 일렉트로닉스 가부시키가이샤
Priority date: 2000-05-18
Filing date: 2001-05-17
Publication date: 2005-03-08
Also published as: JP2001332966A; US6445226B2; TW523984B; JP3502330B2; US20010043095A1; KR20010105237A

Abstract

3상 버퍼 회로는 외부 전원 전위와 접지 전압 사이에 직렬로 접속된 풀업(pull-up) 측의 트랜지스터와 풀다운(pull-down) 측의 트랜지스터를 구비한다. 출력 신호는 상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터 사이의 노드로부터 출력된다. 제1 레벨의 시프트 회로는 상기 풀업 측 트랜지스터의 게이트에 접속되고 데이터 신호의 전압은 내부 전원 전위로부터 외부 전원 전위로 변환된다. 제2 레벨의 시프트 회로는 상기 풀다운 측 트랜지스터의 게이트에 접속되고 데이터 신호의 전압은 내부 전원 전위로부터 외부 전원 전위로 변환된다. 그리고, 메모리 셀로부터 판독된 데이터 신호의 변화가 검출되는 경우에 검출된 신호는 지연되고, 출력 회로의 출력이 활성 또는 비활성이 되도록 제어하는 제어 신호는 제1 레벨의 시프트 회로 및 제2 레벨의 시프트 회로에 출력된다. 제어 신호가 제1의 상태(접지 상태)에 있는 경우에는 상기 풀업 측 트랜지스터 또는 상기 풀다운 측 트랜지스터의 어느 하나가 오프가 되고 출력 단자는 고 임피던스가 된다. 제어 신호가 제2의 상태에 있는 경우에는 데이터 신호의 하이 또는 로우에 따른 신호가 출력 단자에 출력된다.

Description

출력 회로{OUTPUT CIRCUIT}

본 발명은 외부 전원 전위의 전압 강하가 이루어지는 내부 전원 전위를 사용하여 반도체 기억 장치와 같은 반도체 장치에서 내부 전원 전위를 외부 전원 전위로 변환하는 출력 회로에 관한 것으로서, 특히, 고속의 전압 변환 및 관통 전류의 방지를 위한 출력 회로에 관한 것이다.

최근의 반도체 기억 장치에 있어서, 미세화의 진행과 더불어 반도체 기억 장치를 구성하는 셀 트랜지스터의 내압(withstand voltage)이 감소되고 있다. 그 이유는 외부 전원 전압을 허용 가능한 트랜지스터 내압까지 감소시키도록 칩 내에서 전압 감소 회로를 실현하고 상기 전압을 셀 트랜지스터를 구동하기 위한 내부 전원 전위로 사용하는 반도체 기억 장치가 개발되고 있기 때문이다. 상기의 경우에, 반도체 기억 장치의 출력에 대하여, 출력 규격을 충족하도록 출력 회로에서 전압을 내부 전원 전압으로부터 외부 전원 전위로 변환할 필요성이 있다. 출력 회로 그 자체는 전압이 강압되지 않는 시점의 외부 전원 전위를 사용한다.

최근에, 내부 전원 전위와 외부 전원 전위의 전위차가 증가됨에 따라, 전압 레벨의 변환의 지연은 고속 변환에 장애가 된다. 또한, 관통 전류는 레벨 변환부에서 흘러 전류 소비의 증가의 원인이 된다.

종래의 EL(전자 발광) 디스플레이 패널 구동 회로에서, 전력 소비를 줄이기 위해서 P-채널 트랜지스터와 N-채널 트랜지스터를 구성하는 출력 트랜지스터를 구동하기 위한 이전 단의 레벨 시프트 회로에 보조 레벨의 시프트 회로가 배치된 출력단 회로가 개시되고, 그에 따라, 고전압 전원 공급측에서의 접지 전위가 요동치더라도 고전압 전원 공급 회로측에서 레벨 시프트 회로의 불량한 구동을 회피하게 하고 출력 트랜지스터에서의 원치않는 전류의 관통을 회피하게 한다(일본국 특허공개공보 제6-46360호).

그러나, 상기 공보에서 개시된 출력단 회로는 입력측에 복귀하는 EL 디스플레이 패널 구동 회로의 레벨 시프트 출력 전압의 결과로서 입력 신호(IN)의 낮은 레벨에 대응하는 불명확한 접지 전위를 방지하기 위해 기준 전압선이 입력측의 접지선(GND1)과 출력측의 접지선(GND2)으로 분리된다. 상기의 경우에 DRAM과 같은 반도체 기억 장치의 경우와는 다르게 상기 공보에 개시된 기술은 반도체 기억 장치의 전류 관통을 방지하기 위해 그대로 적용할 수 없어 판독/기록 속도가 종래의 기술에서 감소될 수 없었다.

본 발명의 목적은 미세화가 향상되고 내부 전원 전위의 저 전압을 달성하는 반도체 기억 장치상의 데이터를 고속으로 판독 및 기록할 수 있는 출력 회로를 제공함에 있다.

본 발명의 하나의 특징에 따른 출력 회로가 제공되는데, 상기 출력 회로는;

외부 전원 전위와 접지 전압 사이에 직렬로 접속된 풀업 측 트랜지스터 및 풀다운 측 트랜지스터를 구비하는 3상 버퍼 회로와,

상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터의 버퍼 회로 사이의 노드에 접속된 출력 단자와,

상기 풀업 측 트랜지스터의 게이트에 접속되며, 입력 신호의 전압을 외부 전원 전위보다 낮은 내부 전원 전위로부터 상기 외부 전원 전위로 변환하는 제1 레벨의 시프트 회로와,

상기 풀다운 측 트랜지스터의 게이트에 접속되며, 데이터 신호의 전압을 내부 전원 전위로부터 외부 전원 전위로 변환하는 제2 레벨의 시프트 회로와,

입력 신호의 변화를 검출하는 신호 변화 검출 회로와,

상기 신호 변화 검출 회로의 출력 신호를 지연하여 출력 회로의 출력을 활성 또는 비활성이 되게 제어하는 제어 신호를 상기 제1 및 제2 레벨의 시프트 회로에 출력하는 지연회로를 포함하고, 상기 제어 신호가 제1의 상태에 있는 경우에 상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터 중의 어느 하나가 오프로 되어 상기 출력 단자가 고임피던스가 되도록 제어하고, 상기 제어 신호가 제2의 상태에 있는 경우에 상기 데이터 신호의 하이 또는 로우에 따른 신호가 상기 출력 단자에 출력된다.

본 발명의 다른 특징에 따른 출력 회로가 제공되는데, 상기 출력 회로는;

외부 전원 전위와 접지 전압 사이에 직렬로 접속된 풀업 측 트랜지스터와 풀다운 측 트랜지스터를 구비하는 3상 버퍼 회로와,

상기 풀다운 측 트랜지스터의 게이트에 접속되며, 데이터 신호의 전압을 내부 전원 전위로부터 상기 외부 전원 전위로 변환하는 제2 레벨의 시프트 회로와,

데이터 신호의 변화를 검출하는 신호 변화 검출 회로와,

상기 신호 변화 검출 회로의 출력 신호를 지연하여 출력 회로의 출력을 활성 또는 비활성이 되도록 제어하는 제어 신호를 상기 제1 및 제2 레벨의 시프트 회로에 출력하는 지연회로와,

상기 데이터 신호 및 상기 제어 신호가 입력되는 NAND 회로와,

상기 데이터 신호, 및 상기 제어 신호의 반전 신호가 입력되는 NOR 회로와,

상기 제2 레벨의 시프트 회로의 출력단과 상기 풀다운 측 트랜지스터의 게이트 사이에 접속된 인버터를 포함하고, 상기 제어 신호가 제1의 상태에 있는 경우에 상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터 중의 어느 하나가 오프로 되어 상기 출력 단자를 고 임피던스가 되도록 제어하고, 상기 제어 신호가 제2의 상태에 있는 경우에 상기 입력 신호의 하이 또는 로우에 따른 신호가 상기 출력 단자에 출력된다.

상기의 출력 회로에 있어서, 상기 제1 레벨의 시프트 회로는;

상기 NAND 회로의 출력 신호의 반전 신호가 입력되는 제1의 노드와,

상기 풀업 측 트랜지스터의 게이트에 접속된 제2의 노드와,

제3의 노드와,

상기 제1의 노드와 상기 제3의 노드 사이에 접속된 제1 도전형 MOS 제1의 트랜지스터와,

외부 전원 전위와 상기 제3의 노드 사이에 접속된 제2 도전형 MOS 제2의 트랜지스터와,

외부 전원 전위와 접지 전압 사이에 직렬로 접속된 제2 도전형 MOS 제3의 트랜지스터 및 제1 도전형 MOS 제4의 트랜지스터를 포함하고,

내부 전원 전위는 상기 제1의 트랜지스터의 게이트에 제공되고, 상기 제2의 노드는 상기 제2의 트랜지스터의 게이트에 접속되고, 상기 제3의 노드는 상기 제3의 트랜지스터의 게이트에 접속되고, 상기 제1의 노드는 상기 제4의 트랜지스터의 게이트에 접속되고, 상기 제2의 노드는 상기 제3의 트랜지스터와 상기 제4의 트랜지스터 사이의 접속점에 접속되고,

상기 출력 회로에서의 제2 레벨의 시프트 회로는;

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속된 제5의 노드와,

제6의 노드와,

상기 제4의 노드와 상기 제6의 노드 사이에 접속된 제1 도전형 MOS 제4의 트랜지스터와,

외부 전원 회로와 상기 제6의 노드 사이에 접속된 제2 도전형 MOS 제5의 트랜지스터와,

외부 전원 전위와 접지 전압 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8 트랜지스터를 포함하고,

상기 내부 전원 전위는 상기 제4의 트랜지스터의 게이트에 접속되고, 상기 제5의 노드는 상기 제5의 트랜지스터의 게이트에 접속되고, 상기 제6의 노드는 상기 제7의 트랜지스터의 게이트에 접속되고, 상기 제4의 노드는 상기 제8의 트랜지스터의 게이트에 접속되고, 상기 제5의 노드는 상기 제7의 트랜지스터와 상기 제8의 트랜지스터 사이의 접속점에 접속된다.

또한, 상기 출력 회로에서의 상기 제1 레벨의 시프트 회로는;

외부 전원 회로와 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제1의 트랜지스터와 제1 도전형 MOS 제2의 트랜지스터와,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제3 트랜지스터와 제1 도전형 MOS 제4의 트랜지스터와,

상기 NAND 회로의 출력 신호가 입력되는 제1의 노드와,

상기 풀업 측 트랜지스터의 게이트에 접속되며 상기 제3의 트랜지스터와 상기 제4의 트랜지스터 사이의 접속점에 접속되는 제2의 노드와,

상기 제1의 트랜지스터와 상기 제2의 트랜지스터 사이의 접속점에 접속된 제3의 노드와,

상기 제1의 트랜지스터와 상기 제4의 트랜지스터의 게이트 사이에 접속된 제2의 인버터를 포함하고, 상기 제1의 노드는 상기 제2의 트랜지스터의 게이트에 접속된다.

상기 출력 회로에서의 상기 제2 레벨의 시프트 회로는,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제5의 트랜지스터와 제1 도전형 MOS 제6의 트랜지스터와,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8의 트랜지스터와,

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속되며 상기 제3의 트랜지스터와 상기 제4의 트랜지스터 사이의 접속점에 접속되는 제5의 노드와,

상기 제5의 트랜지스터와 상기 제6의 트랜지스터 사이의 접속점에 접속된 제6의 노드와,

상기 제4의 노드와 상기 제2의 트랜지스터의 게이트 사이에 접속된 제3의 인버터를 포함하고, 상기 제4의 노드는 상기 제4의 트랜지스터의 게이트에 접속된다.

본 발명에서, 레벨 시프트 회로는 출력 회로에서 실현되어 종래 기술에서 문제가 되었던 레벨의 변환 중의 관통 전류를 제거해 준다. 일반적인 레벨 시프트 회로의 특징에 있어서, L(low) 출력은 고속으로 출력되고 H(high) 출력은 저속으로 출력된다. 따라서, 레벨 시프트 출력이 느린 경우(H)에, DOUT가 고(high) 임피던스가 되도록 시프트 회로가 배치된다. 또한, 판독 상태에서, 판독 동작이 어드레스가 변한 이후에 개시되는 경우에, 판독 데이터가 메모리 셀로부터 출력되기 이전에 DOUT 회로는 일시적으로 비활성으로 설정된다. 그리고, 판독 데이터가 판정됨과 동시에 DOUT는 활성이 되도록 제어되고, 그에 따라 출력 트랜지스터 양쪽 모두가 동시에 온으로 되는 것을 방지하고 또한 고속으로 동작되게 할 수 있다.

이하, 본 발명의 양호한 실시예가 첨부된 도면을 참조하여 상세히 기술될 것이다. 도 1은 본 발명의 제1의 실시예에 따른 출력 회로를 도시하는 회로도이다. 도 2는 출력 회로의 제어 회로를 생성하는 제어 회로를 도시하는 회로도이다. 도 3은 상기 제어 회로의 동작을 도시하는 타이밍도이다. 도 1에 도시된 바와 같이, 제1의 실시예에 따른 출력 회로는 출력단에 3상 버퍼 회로(1)를 구비한다. 상기 3상 버퍼 회로(1)는 그 소스에 공급되는 외부 전원 전위(VCCQ)를 갖는 p-채널 MOS 트랜지스터(2) 및 접지된 드레인을 갖는 n-채널 MOS 트랜지스터(3)는 직렬로 접속된다. 상기 p-채널 MOS 트랜지스터(2)와 n-채널 MOS 트랜지스터(3) 사이의 노드(N1)로부터 3상 버퍼 회로(1)의 출력(DOUT)이 출력된다.

제1 레벨의 시프트 회로(4)의 출력은 상기 p-채널 MOS 트랜지스터(2)의 게이트에 입력되고, 제2 레벨의 시프트 회로(5)의 출력은 인버터(9)를 경유하여 n-채널 MOS 트랜지스터(3)의 게이트에 입력된다.

메모리 셀로부터의 판독 데이터(DATA)의 입력 단자(8)는 NAND 회로(7)의 하나의 입력단 및 NOR 회로(10)의 하나의 입력단에 접속된다. 또한, 상기 출력 회로를 제어하는 제어 신호(CONT)는 입력 단자(12)에 입력되고 상기 입력 단자(12)는 인버터(11) 및 NAND 회로(7)의 다른 입력단에 접속된다. 상기 인버터(11)의 출력단은 NOR 회로(10)의 다른 입력단에 접속된다. NAND 회로(7)의 출력 신호는 인버터(6)를 경유하여 제1 레벨의 시프트 회로(4)에 입력되고 NOR 회로(10)의 출력 신호는 제2 레벨의 시프트 회로(5)에 입력된다. 상기 인버터(6, 11), NAND 회로(7) 및 NOR 회로(10)는 내부 전원 전위(VCC)(내부 전압 감소 전위)에 의해 구동된다. 반면에, 인버터(9)는 외부 전원 전위(VCCQ)에 의해 구동된다. 상기의 경우에 VCC 〈 VCCQ인 관계가 있다.

제1 레벨의 시프트 회로(4) 및 제2 레벨의 시프트 회로(5) 각각은 회로 구성이 동일하다. 즉, n-채널 MOS 트랜지스터(21)는 제1 레벨의 시프트 회로(4)의 입력 노드(N2)와 내부 노드(N3) 사이에 접속되고 내부 전원 전위(VCC)는 상기 n-채널 MOS 트랜지스터(21)의 게이트에 제공된다. 또한, p-채널 MOS 트랜지스터(22)는 외부 전원 전위(VCCQ)와 내부 노드(N3) 사이에 접속되고 p-채널 MOS 트랜지스터(22)의 게이트는 출력 노드(N4)에 접속된다. 또한, p-채널 MOS 트랜지스터(23)는 외부 전원 전위(VCCQ)와 출력 노드(N4) 사이에 접속되고 n-채널 MOS 트랜지스터(24)는 출력 노드(N4)와 접지 사이에 접속된다. p-채널 MOS 트랜지스터(23)의 게이트는 내부 노드(N3)에 접속되고 n-채널 MOS 트랜지스터(24)의 게이트는 입력 노드(N2)에 접속된다.

유사하게, 제2 레벨의 시프트 회로(5)에서, 입력 노드(N5)(제1 레벨의 시프트 회로(4)의 입력 노드(N2) : 이하, 상기 제1 레벨의 시프트 회로에 대응하는 소자는 괄호속에 표시된다)와 출력 노드(N7)(출력 노드(4))의 사이에는 n-채널 MOS 트랜지스터(26)(트랜지스터(21)), p-채널 MOS 트랜지스터(27)(트랜지스터(22)), p-채널 MOS 트랜지스터(28)(트랜지스터(23)), 및 n-채널 MOS 트랜지스터(29)(트랜지스터(24))가 내부 노드(N6)(내부 모드(3))을 경유하여 접속된다. 이와 같이, VCC로부터 VCCQ로의 신호 전압을 변환하는 제1 레벨의 시프트 회로(4) 및 제2 레벨의 시프트 회로(5)는 3상 버퍼 회로(1)의 풀업측과 풀다운측 양쪽 모두에 제공된다. 그러나, 3상 버퍼 회로(1)의 출력측에서 제1 레벨의 시프트 회로(4)는 풀업 출력 트랜지스터(2)의 바로 이전에 배치된다. 풀다운측에서 제2 레벨의 시프트 회로(5)는 출력 트랜지스터(3)의 두단계 이전에 배치되어 출력 회로의 출력(DOUT)은 그 출력이 H로 설정되는 경우에 오프로 변한다.

반면에, 출력 회로의 제어 신호(CONT)는 도 2에 도시된 제어 회로에 의해 생성된다. 어드레스 버퍼 등에 입력된 어드레스(ADD)(30)의 변화는 어드레스 신호 변화 검출 회로(31)(이하, ATD 회로라고 한다)에 의해 검출된다. ATD 회로(31)의 출력 신호는 지연 회로(42)에 의해 지연되고 그 후 NAND 회로(43)의 하나의 입력단에 입력된다. 외부 입력 신호(OE)는 NAND 회로(43)의 다른 입력단에 입력된다. NAND 회로(43)의 출력은 인버터(44)를 경유하여 반전되고 그 후 제어 신호(CONT)는 입력 단자(12)에 출력된다. 상기 어드레스(30)의 버퍼 등, ATD 회로(31), 지연 회로(42), NAND 회로(43), 및 인버터(44)는 내부 전원 전위(VCC)전위에 의해 구동된다.

상기와 같이, 출력 회로의 출력(DOUT)의 활성 또는 비활성을 제어하는 제어 신호(CONT)는 어드레스 변화를 검출하는 ATD 회로와 외부 입력 신호(OE)로 구성된다. 어드레스가 변화된 이후에 타이밍은 지연 회로(42)에 의해 조정되어 판독 시간은 DOUT을 활성화하는 시간과 일치한다.

이하, 전술한 바와 같은 구성으로 된 출력 회로의 동작이 기술될 것이다. 먼저, 레벨 시스트 회로의 동작은 도 1에 도시된 제1 레벨의 시프트 회로(4)를 예로 들어 기술될 것이다. 입력 노드(N2)가 L(low)로 설정되는 경우에 내부 노드(N3)는 L로 설정되고 p-채널 MOS 트랜지스터(23)는 온으로 된다. 그러면 n-채널 MOS 트랜지스터(24)는 오프로 되고 그에 따라 노드(4)는 VCCQ 레벨의 H(high)로 설정된다. 따라서, p-채널 MOS 트랜지스터(22)는 완전히 오프로 되고 그에 따라 DC계의 관통 전류는 흐르지 않는다.

상기 상태에서, 입력 노드(N2)는 H(VCC 레벨)로 설정되고 n-채널 MOS 트랜지스터(24)는 온으로 변한다. 이 때, 내부 노드(N3)가 VCC 레벨로 설정되어도 p-채널 MOS 트랜지스터(23)는 그 전원이 게이트 전압(내부 노드(N3)의 전압)보다 높은 VCCQ로 설정되기 때문에 오프로 완전히 변하지 않는다. 이 상태에서, n-채널 MOS 트랜지스터(24)의 전류 용량은 p-채널 MOS 트랜지스터(23)의 전류 용량보다 충분히 높게 설정되고 그에 따라 출력 노드(N4)는 L로 설정된다. 그러면 p-채널 MOS 트랜지스터(22)는 온으로 변해 VCCQ 레벨로 내부 노드(N3)를 증가시킨다. 그 결과, p-채널 MOS 트랜지스터(23)는 완전히 오프로 변하고 DC계의 관통 전류는 흐르지 않는다.

또한, 내부 전원 전위(VCC)는 n-채널 MOS 트랜지스터(21)의 게이트에 인가되고 입력 노드(N2)는 VCC로 설정되고 내부 노드(N3)는 VCCQ로 설정된다. 따라서, n-채널 MOS 트랜지스터(21)는 오프로 변하고 관통 전류는 흐르지 않는다. 입력 노드(N2)가 L로 설정된 경우에 n-채널 MOS 트랜지스터(24)는 오프로 변한다. p-채널 MOS 트랜지스터가 전류의 용량이 작기 때문에 내부 노드(N3)는 L로 설정되고 p-채널 MOS 트랜지스터(23)는 온으로 변하고 출력 노드(N4)는 H, 즉 VCCQ 레벨로 설정된다. 상기 H, 즉 VCCQ 레벨은 p-채널 MOS 트랜지스터(22)의 게이트에 입력된다. 따라서, 상기 p-채널 MOS 트랜지스터(22)는 오프로 변하고 관통 전류는 흐르지 않는다.

제2 레벨의 시프트 회로(5)는 제1 레벨의 시프트 회로(4)에서 처럼 동일한 방법으로 동작한다. 이와 같이, 제1 레벨의 시프트 회로(4) 및 제2 레벨의 시프트 회로(5)에서 전압 레벨은 DC계 관통 전류를 공급하지 않고도 VCC로부터 VCCQ로 변환될 수 있다.

전술한 바와 같이, n-채널 MOS 트랜지스터(24)의 전류 용량은 p-채널 MOS 트랜지스터(23)에 비해 충분히 높게 설정된다. 따라서, 제1 레벨의 시프트 회로(4)의 출력은 출력이 L에서 고속으로 하강하고 H에서 저속으로 상승한다는 특성을 갖는다. 따라서, 도 1에 도시된 바와 같이, 제1 레벨의 시프트 회로(4) 및 제2 레벨의 시프트 회로(5)가 배치되는 경우에 상기 회로들은 출력(DOUT)이 고 임피던스로 되는 경우에 저속으로 동작하고 출력이 데이터(H 또는 L)를 생성하는 경우에 상기 회로들은 고속으로 동작한다.

도 3의 타이밍도에서 도시된 바와 같이, 판독 동작은 어드레스가 변화된 이후에 개시되고 ATD 회로(31)는 어드레스 변화를 검출하여 원숏(one-shot) 신호를 생성한다. 그러면 제어 신호(CONT)는 L(low)로 설정된다. 제어 신호(CONT)가 H까지 상승하는 시간은 지연 회로(42)에 의해 조정되어 메로리 셀로부터 판독된 데이터(DATA)에 대한 시간과 일치하여 출력 회로의 입력 단자(8)에 전송된다.

제어 신호(CONT)가 L로 설정된다면 바로 이전의 판독 상태는 H(도3에 도시된 CONT의 제1 및 제3의 하강)로 설정되고 NAND 회로(7)의 출력은 H로 설정되고, 입력 노드(N2)는 L로 설정되고, 출력 노드(N4)는 H로 저속으로 설정된다. 그러면 풀업 출력 트랜지스터(2)는 오프로 변하고 출력 회로의 출력(DOUT)은 고 임피던스 상태가 된다. 또한, 바로 이전의 판독 상태가 L(도 3에 도시된 CONT의 제2의 하강)로 설정되는 경우에 입력 노드(N5)는 L로 설정되고 내부 노드(N3)는 H로 저속으로 설정되고 출력 노드(N4)는 L로 설정된다. 그러면 풀다운 트랜지스터(3)는 오프로 변하고 출력 회로의 노드(N1)의 출력(DOUT)은 고 임피던스 상태가 된다.

판독 데이터가 데이터(DATA) 입력 단자(8)에 전송되는 경우에 제어 신호(CONT)는 H로 설정된다. 데이터(DATA)가 H(도 3에 도시된 CONT의 제2의 하강)로 설정되는 경우에 NAND 회로(7)의 출력은 L로 설정되고 입력 노드(N2)는 H로 설정되고 출력 노드(N4)는 고속으로 L로 설정된다. 그러면 데이터(H)는 노드(N1)에 대한 출력(DOUT)으로서 출력된다. 상기의 경우에, 입력 노드(N5), 내부 노드(N6), 및 인버터(9)의 출력 노드(N8)는 변하지 않는다. 데이터(DATA)가 L(도 3에 도시된 CONT의 제1 및 제3의 하강)로 설정되는 경우에 NAND(7)의 출력 및 노드(N2, N4)는 변하지 않는다. 그러면 입력 노드(N5)는 H로 설정되고 출력 노드(N7)는 고속으로 L로 설정되고 출력 노드(N8)는 H로 설정되고 L은 노드(N1)에 대한 출력(DOUT)으로서 설정된다.

이하, 본 발명의 제2의 실시예가 기술될 것이다. 도 4는 본 발명의 제2의 실시예를 도시하는 회로도이다. 본 실시예에서, 출력 회로부의 레벨 시프트 회로는 도 1에 도시된 제1의 실시예에 관련된 구성이 변경되어 있다.

제1의 실시예에서와 같이 본 실시예의 출력 회로에서도 레벨 시프트 회로(50) 및 레벨 시프트 회로(60)는 출력 회로의 출력단에서의 3상 버퍼 회로(1)회로의 이전단에 제공되고 상기 레벨 시프트 회로(50) 및 레벨 시프트 회로(60)는 제1의 실시예에 따른 제1 레벨의 시프트 회로(4)와 제2 레벨의 시프트 회로(5)의 구성과 상이하다. 그러나, 본 실시예에서 인버터(6)는 제공되지 않는다.

레벨 시프트 회로(50)는 풀업측 트랜지스터(2)의 게이트에 제공되고 레벨 시프트 회로(60)는 풀다운측 트랜지스터(3)의 게이트에 접속된 인버터(9)의 입력단에 접속된다. 레벨 시프트 회로(50)에서 외부 전원 전위(VCCQ)와 접지 사이에는 각각의 p-채널 MOS 트랜지스터(32, 33)와 각각의 n-채널 MOS 트랜지스터(34, 35)의 사이에 두 쌍의 직렬 접속체가 병렬로 접속된다. 레벨 시프트 회로(50)의 입력 노드(N2)는 트랜지스터(34)의 게이트에 접속되고 인버터(36)를 경유하여 트랜지스터(35)의 게이트에 접속된다. 트랜지스터(32)와 트랜지스터(34) 사이의 노드(N9)는 트랜지스터(33)의 게이트에 접속되고 트랜지스터(33)와 트랜지스터(35) 사이의 노드(N4)(레벨 시프트 회로(50)의 출력 노드)는 트랜지스터(32)의 게이트에 접속된다. 상기 출력 노드(N4)는 3상 버퍼 회로(1)의 풀업측 트랜지스터(2)의 게이트에 접속된다. 또한, 레벨 시프트 회로(50)의 입력 노드(N2)는 NAND 회로(7)에 접속된다.

반면에, 레벨 시프트 회로(60)에서 외부 전원 전위(VCCQ)와 접지 전위 사이에는 각각의 p-채널 트랜지스터(37, 38)와 각각의 n-채널 트랜지스터(39, 40) 사이의 두 쌍의 직렬 접속체는 병렬로 접속된다. 레벨 시프트 회로(60)의 입력 노드(N5)는 인버터(41)를 경유하여 트랜지스터(39)의 게이트에 입력되고 트랜지스터(40)의 게이트에 직접 접속된다. 트랜지스터(37)와 트랜지스터(39) 사이의 노드(N10)는 트랜지스터(38)의 게이트에 접속되고 트랜지스터(38)와 트랜지스터(40) 사이의 노드(N7)(레벨 시프트 회로(60)의 출력 노드)는 트랜지스터(37)의 게이트에 접속된다.

이하, 전술한 바와 같은 구성으로 되어 있는 제2의 실시예에 따른 출력 회로의 동작이 기술될 것이다. 노드(N9)가 H(VCC 레벨)로 설정되는 경우에 n-채널 트랜지스터(34)는 온으로 변한다. 상기 노드(N9)가 L로 설정되는 경우에 p-채널 트랜지스터(33)는 온으로 변한다. 상기 n-채널 트랜지스터(35)는 입력 노드(N2)가 L로 설정되기 때문에 오프로 변한다. 따라서, 상기 노드(N4)는 H(VCCQ 레벨)로 설정되고 p-채널 트랜지스터(32)는 오프로 변한다. 따라서, 관통 전류는 레벨 시프트 회로에서 흐르지 않는다.

반면에, 입력 노드(N2)가 L로 변화되는 경우에 n-채널 트랜지스터(34)는 오프로 변하고 H 즉, VCC 레벨은 트랜지스터(35)의 게이트에 제공된다. 이 때, p-채널 트랜지스터(33)가 아직 온 상태이더라도 n-채널 트랜지스터(35)는 p-채널 트랜지스터(33)와 비교해 충분히 높은 전류 용량을 갖도록 설정된다. 따라서, 출력 노드(N4)는 L로 설정된다. 그러면 p-채널 트랜지스터(32)는 온으로 변하고 노드(N9)는 H, 즉, VCCQ로 설정되고 p-채널 트랜지스터(33)는 오프로 변한다. 따라서, DC계 관통 전류는 흐르지 않는다.

또한, 상기 레벨 시프트 회로에서, n-채널 트랜지스터(34, 35)는 레벨 시프트 회로의 출력이 H에서 저속이고 L에서 고속인 특성을 갖는데 그 이유는 상기 트랜지스터들은 p-채널 트랜지스터(32, 33)에 관련해 충분히 높은 그들의 전류 용량을 갖도록 설정되기 때문이다. 따라서, 제1의 실시예에서 뿐만 아니라 본 실시예에서도 출력(H)은 출력이 오프로 변하는 위치에 배치된다. 또한 제1의 실시예에서와 같이 제어 신호(CONT)는 제어되고 그에 따라 제1의 실시예에 따른 효과와 유사한 효과가 달성될 수 있다.

전술한 바와 같이, 본 발명에 따르면, 관통 전류가 제거되고 전류 소모는 출력 회로에 레벨 시프트 회로를 제공함으로써 감소되는 효과가 얻어진다. 또한, VCCQ 전압은 풀다운측 n-채널 트랜지스터의 게이트에 공급된다. 따라서, 단지 VCC만이 제공되는 종래의 기술에 비해 전류 용량이 향상된다. 따라서, 풀다운 출력 트랜지스터의 크기가 감소되고 칩 면적이 감소되는 효과가 얻어진다.

비록, 레벨 시프트 회로는 그 출력이 H에서 저속이고 L에서 고속이지만 본 발명은 레벨 시프트 회로가 L을 출력하는 경우에 출력 트랜지스터가 온으로 변하는 구성을 제공한다. 이 경우에, 출력 회로는 판독 동작 바로 이전에 미리 비활성화된다. 따라서, 출력이 발생되는 경우에 저속인 H측의 출력은 층분한 시간을 갖는다. 따라서, 풀업 및 풀다운 출력 트랜지스터의 양쪽 모두가 온으로 되지 않고 출력 회로는 전류 소모가 적으면서 고속으로 작동하는 효과가 얻어진다.

도 1은 본 발명의 제1의 실시예에 따른 출력 회로를 도시하는 회로도.

도 2는 상기 제1의 실시예에 따른 제어 회로를 도시하는 회로도.

도 3은 상기 제1의 실시예에 따른 각각의 신호를 도시하는 타이밍도.

도 4는 본 발명의 제2의 실시예에 따른 출력 회로를 도시하는 회로도.

Claims

외부 전원 전위와 접지 전압 사이에 직렬로 접속된 풀업 측 트랜지스터 및 풀다운 측 트랜지스터를 구비하는 3상 버퍼 회로와,

상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터의 버퍼 회로 사이의 노드에 접속된 출력 단자와,

상기 풀업 측 트랜지스터의 게이트에 접속되며, 입력 신호의 전압을 외부 전원 전위보다 낮은 내부 전원 전위로부터 상기 외부 전원 전위로 변환하는 제1 레벨의 시프트 회로와,

상기 풀다운 측 트랜지스터의 게이트에 접속되며, 데이터 신호의 전압을 내부 전원 전위로부터 외부 전원 전위로 변환하는 제2 레벨의 시프트 회로와,

입력 신호의 변화를 검출하는 신호 변화 검출 회로와,

상기 신호 변화 검출 회로의 출력 신호를 지연하여 출력 회로의 출력을 활성 또는 비활성이 되게 제어하는 제어 신호를 상기 제1 및 제2 레벨의 시프트 회로에 출력하는 지연회로를 포함하고,

상기 제어 신호가 제1의 상태에 있는 경우에 상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터 중의 어느 하나가 오프로 되어 상기 출력 단자가 고임피던스가 되도록 제어하고, 상기 제어 신호가 제2의 상태에 있는 경우에 상기 데이터 신호의 하이 또는 로우에 따른 신호가 상기 출력 단자에 출력되는 것을 특징으로 하는 출력 회로.
외부 전원 전위와 접지 전압 사이에 직렬로 접속된 풀업 측 트랜지스터와 풀다운 측 트랜지스터를 구비하는 3상 버퍼 회로와,

상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터의 버퍼 회로 사이의 노드에 접속된 출력 단자와,

상기 풀업 측 트랜지스터의 게이트에 접속되며, 입력 신호의 전압을 외부 전원 전위보다 낮은 내부 전원 전위로부터 상기 외부 전원 전위로 변환하는 제1 레벨의 시프트 회로와,

상기 풀다운 측 트랜지스터의 게이트에 접속되며, 데이터 신호의 전압을 내부 전원 전위로부터 상기 외부 전원 전위로 변환하는 제2 레벨의 시프트 회로와,

데이터 신호의 변화를 검출하는 신호 변화 검출 회로와,

상기 신호 변화 검출 회로의 출력 신호를 지연하여 출력 회로의 출력을 활성 또는 비활성이 되도록 제어하는 제어 신호를 상기 제1 및 제2 레벨의 시프트 회로에 출력하는 지연회로와,

상기 데이터 신호 및 상기 제어 신호가 입력되는 NAND 회로와,

상기 데이터 신호와 상기 제어 신호의 반전 신호가 입력되는 NOR 회로와,

상기 제2 레벨의 시프트 회로의 출력단과 상기 풀다운 측 트랜지스터의 게이트 사이에 접속된 인버터를 포함하고,

상기 제어 신호가 제1의 상태에 있는 경우에 상기 풀업 측 트랜지스터와 상기 풀다운 측 트랜지스터 중의 어느 하나가 오프로 되어 상기 출력 단자를 고 임피던스가 되도록 제어하고, 상기 제어 신호가 제2의 상태에 있는 경우에 상기 입력 신호의 하이 또는 로우에 따른 신호가 상기 출력 단자에 출력되는 것을 특징으로 하는 출력 회로.
제2항에 있어서, 상기 제1 레벨의 시프트 회로는,

상기 NAND 회로의 출력 신호의 반전 신호가 입력되는 제1의 노드와,

상기 풀업 측 트랜지스터의 게이트에 접속된 제2의 노드와,

제3의 노드와,

상기 제1의 노드와 상기 제3의 노드 사이에 접속된 제1 도전형 MOS 제1의 트랜지스터와,

외부 전원 전위와 상기 제3의 노드 사이에 접속된 제2 도전형 MOS 제2의 트랜지스터와,

외부 전원 전위와 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제3의 트랜지스터 및 제1 도전형 MOS 제4의 트랜지스터를 포함하고,

내부 전원 전위는 상기 제1의 트랜지스터의 게이트에 제공되고, 상기 제2의 노드는 상기 제2의 트랜지스터의 게이트에 접속되고, 상기 제3의 노드는 상기 제3의 트랜지스터의 게이트에 접속되고, 상기 제1의 노드는 상기 제4의 트랜지스터의 게이트에 접속되고, 상기 제2의 노드는 상기 제3의 트랜지스터와 상기 제4의 트랜지스터 사이의 접속점에 접속되는 것을 특징으로 하는 출력 회로.
제2항에 있어서, 상기 제2 레벨의 시프트 회로는,

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속된 제5의 노드와,

제6의 노드와,

상기 제4의 노드와 상기 제6의 노드 사이에 접속된 제1 도전형 MOS 제4의 트랜지스터와,

외부 전원 회로와 상기 제6의 노드 사이에 접속된 제2 도전형 MOS 제5의 트랜지스터와,

외부 전원 전위와 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8 트랜지스터를 포함하고,

상기 내부 전원 전위는 상기 제4의 트랜지스터의 게이트에 접속되고, 상기 제5의 노드는 상기 제5의 트랜지스터의 게이트에 접속되고, 상기 제6의 노드는 상기 제7의 트랜지스터의 게이트에 접속되고, 상기 제4의 노드는 상기 제8의 트랜지스터의 게이트에 접속되고, 상기 제5의 노드는 상기 제7의 트랜지스터와 상기 제8의 트랜지스터 사이의 접속점에 접속되는 것을 특징으로 하는 출력 회로.
제3항에 있어서, 상기 제2 레벨의 시프트 회로는,

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속된 제5의 노드와,

제6의 노드와,

상기 제4의 노드와 상기 제6의 노드 사이에 접속된 제1 도전형 MOS 제4의 트랜지스터와,

외부 전원 전위와 상기 제6의 노드 사이에 접속된 제2 도전형 MOS 제5의 트랜지스터와,

외부 전원 전위와 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8의 트랜지스터를 포함하고,

상기 내부 전원 전위는 상기 제4의 트랜지스터의 게이트에 제공되고, 상기 제5의 노드는 상기 제5의 트랜지스터의 게이트에 접속되고, 상기 제6의 노드는 상기 제7의 트랜지스터의 게이트에 접속되고, 상기 제4의 노드는 상기 제8의 트랜지스터의 게이트에 접속되고, 상기 제5의 노드는 상기 제7의 트랜지스터와 상기 제8의 트랜지스터 사이의 접속점에 제공되는 것을 특징으로 하는 출력 회로.
제2항에 있어서, 상기 제1 레벨의 시프트 회로는,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제1의 트랜지스터와 제1 도전형 MOS 제2의 트랜지스터와,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제3 트랜지스터와 제1 도전형 MOS 제4의 트랜지스터와,

상기 NAND 회로의 출력 신호가 입력되는 제1의 노드와,

상기 풀업 측 트랜지스터의 게이트에 접속되며 상기 제3의 트랜지스터와 상기 제4의 트랜지스터 사이의 접속점에 접속되는 제2의 노드와,

상기 제1의 트랜지스터와 상기 제2의 트랜지스터 사이의 접속점에 접속된 제3의 노드와,

상기 제2의 트랜지스터와 상기 제4의 트랜지스터의 게이트 사이에 접속된 제2의 인버터를 포함하고,

상기 제1의 노드는 상기 제2의 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
제2항에 있어서, 상기 제2 레벨의 시프트 회로는,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제5의 트랜지스터와 제1 도전형 MOS 제6의 트랜지스터와,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8의 트랜지스터와,

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속되며 상기 제7의 트랜지스터와 상기 제8의 트랜지스터 사이의 접속점에 접속되는 제5의 노드와,

상기 제5의 트랜지스터와 상기 제6의 트랜지스터 사이의 접속점에 접속된 제6의 노드와,

상기 제4의 노드와 상기 제6의 트랜지스터의 게이트 사이에 접속된 제3의 인버터를 포함하고,

상기 제4의 노드는 상기 제8의 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.
제6항에 있어서, 상기 제2 레벨의 시프트 회로는,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제5의 트랜지스터와 제1 도전형 MOS 제6의 트랜지스터와,

상기 외부 전원 전위와 상기 접지 전위 사이에 직렬로 접속된 제2 도전형 MOS 제7의 트랜지스터와 제1 도전형 MOS 제8의 트랜지스터와,

상기 NOR 회로의 출력 신호가 입력되는 제4의 노드와,

상기 인버터에 접속되며 상기 제7의 트랜지스터와 상기 제8의 트랜지스터 사이의 접속점에 접속된 제5의 노드와,

상기 제5의 트랜지스터와 상기 제6의 트랜지스터 사이의 접속점에 접속된 제6의 노드와,

상기 제4의 노드와 상기 제6의 트랜지스터의 게이트 사이에 접속된 제3의 인버터를 포함하고,

상기 제4의 노드는 상기 제8의 트랜지스터의 게이트에 접속되는 것을 특징으로 하는 출력 회로.