KR19990038908A - 반도체 메모리장치의 출력버퍼 - Google Patents

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KR19990038908A KR1019970058789A KR19970058789A KR19990038908A KR 19990038908 A KR19990038908 A KR 19990038908A KR 1019970058789 A KR1019970058789 A KR 1019970058789A KR 19970058789 A KR19970058789 A KR 19970058789A KR 19990038908 A KR19990038908 A KR 19990038908A
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Abstract

반도체 메모리 장치의 출력버퍼 회로를 개시하고 있다. 이는, 풀-다운 제어회로내의 스위칭수단과 래치수단 사이에, 풀-다운 인에이블 신호를 지연시킬 수 있는 지연수단으로서 NMOS 트랜지스터를 설치한다. 따라서, 풀-업 인에이블 신호가 하이 상태에서 로우 상태로 완전히 변환된 후, 풀-다운 인에이블 신호가 로우 상태에서 하이 상태로 변환되므로, 풀-업 및 풀-다운 인에이블 신호가 동시에 하이인 구간이 제거된다. 또한, 풀-다운 제어회로 내의 제2 래치수단과 제2 인버터를 구성하는 트랜지스터의 사이즈를 변화시켜, 하이 상태에서 로우 상태로의 전환을 빨리하도록 방향성을 준다. 따라서, 풀-다운 인에이블 신호가 로우 인에이블로 전환되는 시간이 짧아지게 되어, 풀-업 및 풀-다운 인에이블 신호가 동시에 하이인 구간이 감소된다.

Description

반도체 메모리 장치의 출력 버퍼
본 발명은 출력 버퍼에 관한 것으로서, 특히 반도체 메모리 장치의 출력 버퍼에 관한 것이다.
반도체 메모리 장치의 출력장치는 칩 외부의 용량성 부하를 드라이빙할 수 있는 큰 사이즈의 출력 드라이버와 그 제어회로로 이루어져 있다. 출력 드라이버는 PMOS 풀-업 트랜지스터와 NMOS 풀-다운 트랜지스터로 이루어진 CMOS 형과, NMOS 풀-업/풀-다운 트랜지스터로 이루어진 NMOS형의 두 가지가 주류를 이루고 있다. 이 중에서, NMOS 형의 출력 드라이버의 경우, NMOS 풀-업 트랜지스터의 전하 전달 능력을 키워주기 위해 전원전압보다 높은 승압전원을 이용하여 NMOS의 게이트를 제어하게 된다.
도 1은 종래의 NMOS 형 출력 드라이버를 채용한 출력 버퍼의 회로도이다.
도 1에 도시된 바와 같이, 종래의 출력 버퍼 회로는 크게, NMOS 풀-업 트랜지스터(12) 및 NMOS 풀-다운 트랜지스터(14)로 이루어진 출력 드라이버(10)와, 드라이버 제어회로(20)로 구성된다. 이 드라이버 제어회로(20)는, 풀-업 트랜지스터(12) 인에이블 신호(DOK)를 출력하는 풀-업 제어회로 및 풀-다운 트랜지스터(14) 인에이블 신호(DOJ)를 출력하는 풀-다운 제어회로로 이루어지며, 제어회로 각각은, 통상 스위칭소자들(22 및 22')과, 래치수단들(24 및 24'), 및 인버터들(26 및 26')로 구성된다.
풀-업 및 풀-다운 제어회로는, 출력 동기신호(CLK)에 동기되어 데이터신호(DO 및 DOB)를 래치수단들(24 및 24')에 저장하고, 인버터(26 및 26')로 반전시켜 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)를 발생시킨다.
풀-업 트랜지스터(12)는 또한, 풀-업 인에이블 신호(DOK)에 의해 제어되어 하이(H) 레벨의 데이터를 외부로 출력(DOUT)하는 기능을 가지며, 풀-다운 트랜지스터(14)는 풀-다운 인에이블 신호(DOJ)에 의해 제어되어 로우(L) 레벨의 데이터를 외부로 출력(DOUT)하는 기능을 가진다.
이와 같이, 출력 드라이버(10)의 풀-업 및 풀-다운 트랜지스터를 제어하여 칩의 외부로 나가는 출력(DOUT)을 발생하게 되는데, 통상, 출력(DOUT)단에 연결된 용량성 부하는 수십 pF 단위의 큰 값을 가지기 때문에, 출력 드라이버 동작시 VDD에서 VSS로 관통하는 DC 전류를 최소로 하여야 한다. 이를 위해서, 출력 드라이버 동작시 풀-업 및 풀-다운 인에으블 신호(DOK 및 DOJ)가 동시에 하이가 되는 구간이 없어야 한다.
그러나, 종래의 경우, 입력 데이터들(DOB및 DO)이 전달되어 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)로 출력되는 구간 내에 동일한 지연수단들을 가지기 때문에, 도 2 및 도 3에 도시된 바와 같이, 풀-업 인에이블 신호(DOK) 및 풀-다운 인에이블 신호(DOJ)가 동시에 하이가 되는 구간이 존재하게 된다. 이에 따라, 출력 드라이버(10)의 전원전압(VDD)에서 접지(VSS) 사이로 과도한 쇼트성 전류가 흐르게 되며, 이는, 저전력화 추세에 있는 반도체회로에서 회로의 불량을 야기하는 원인이 되고 있다.
본 발명이 이루고자 하는 기술적 과제는, NMOS 형의 출력 드라이버에서 DC 성 전류를 제거할 수 있는 반도체 메모리 장치의 출력 버퍼 회로를 제공하는 것이다.
도 1은 종래의 NMOS 형 출력 드라이버를 채용한 출력 버퍼의 회로도이다.
도 2 및 도 3은 상기 도 1에 도시된 출력 버퍼회로의 풀-업 및 풀-다운 인에이블 신호의 상태변환을 보여주는 그래프들이다.
도 4는 본 발명에 따른 NMOS 형 출력 드라이버를 채용한 출력 버퍼의 일 예를 개략적으로 도시한 회로도이다.
도 5 및 도 6은 상기 도 4에 도시된 출력 버퍼회로의 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)의 상태변환을 보여주는 그래프들이다.
도 7a, 도 7b, 도 9a, 및 도 9b는 종래 및 본 발명의 회로에 있어서, 풀-다운 인에이블 신호가 하이에서 로우로 전환되는 경우와, 로우에서 하이로 전환되는 경우의 상태변환을 스파이스 시뮬레이션(SPICE simulation)한 결과를 비교하여 도시한 그래프들이다.
도 8a 및 도 8b는 상기 각각의 경우에 대해, 출력 드라이버의 전원전압(VDD)에서 접지(VSS) 사이를 흐르는 전류를 도시한 그래프들이다.
상기 과제를 달성하기 위한 본 발명에 따른 출력버퍼는, 제1 데이터신호를 입력하고 출력 동기신호에 동기시켜 출력하는 제1 스위칭 수단과, 상기 제1 스위칭 수단으로부터 출력된 데이터신호를 클럭의 한 주기 동안 래치시키는 제1 래치수단과, 상기 제1 래치수단으로부터 출력된 신호를 인버팅하여 출력하는 제1 인버터를 구비하는 풀-업 인에이블 신호 발생회로; 제2 데이터신호를 입력하고 출력 동기신호에 동기시켜 출력하는 제2 스위칭수단과, 상기 제2 스위칭수단으로부터 출력된 데이터신호를 일정시간 지연시켜 출력하는 지연수단과, 상기 지연수단으로부터 출력된 데이터를 래치시키는 제2 래치수단과, 상기 제2 래치수단으로부터 출력된 신호를 인버팅하여 출력하는 제2 인버터를 구비하는 풀-다운 인에이블 신호 발생회로; 상기 풀-업 인에이블 신호 발생회로에서 발생된 풀-업 인에이블 신호에 의해 제어되어 하이 레벨의 데이터를 외부로 출력하는 풀-업 트랜지스터; 및 상기 풀-다운 인에이블 신호 발생회로에서 발생된 풀-다운 인에이블 신호에 의해 제어되어 로우 레벨의 데이터를 외부로 출력하는 풀-다운 트랜지스터를 구비한다.
상기 지연수단은 적어도 하나의 MOS 트랜지스터, 예를 들어 NMOS 트랜지스터로 구성될 수 있으며, 상기 NMOS 트랜지스터의 게이트는 내부전원전압(VCC)에 연결된다.
상기 제2 래치수단 및 상기 제2 인버터는, 풀-다운 인에이블 신호의 하이에서 로우로의 변환을 빨리하는 방향으로 방향성을 갖도록 그 내부 트랜지스터를 구성하는 것이 바람직하다.
또한, 상기 풀-업 트랜지스터 및 풀-다운 트랜지스터는 NMOS 트랜지스터로 구성하고, 상기 제1 및 제2 스위칭수단은 출력동기신호에 의해 제어되는 전송게이트로 구성하며, 상기 제1 인버터는 승압전원(VPP)으로 구동시키는 것이 바람직하다.
본 발명에 따르면, 풀-업 인에이블 신호가 하이 상태에서 로우 상태로 완전히 변환된 후, 풀-다운 인에이블 신호가 로우 상태에서 하이 상태로 변환되므로, 풀-업 및 풀-다운 인에이블 신호가 동시에 하이인 구간이 제거된다. 또한, 풀-다운 인에이블 신호가 로우 인에이블로 전환되는 시간이 짧아지게 되어, 풀-업 및 풀-다운 인에이블 신호가 동시에 하이인 구간이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 4는 본 발명에 따른 NMOS 형 출력 드라이버를 채용한 출력 버퍼의 일 예를 개략적으로 도시한 회로도이다.
본 발명에 따른 출력 버퍼 회로는 도시된 바와 같이, NMOS 풀-업 트랜지스터(52) 및 NMOS 풀-다운 트랜지스터(54)로 이루어진 출력 드라이버(50)와, 출력 드라이버 제어회로(60)로 구성되며, 상기 출력 드라이버 제어회로(60)는, 풀-업 인에이블 신호(DOK)를 출력하는 풀-업 제어회로 및 풀-다운 인에이블 신호(DOJ)를 출력하는 풀-다운 제어회로로 이루어진다. 상기 풀-업 트랜지스터(52) 일반적인 경우와 마찬가지로, 풀-업 인에이블 신호(DOK)에 의해 제어되어 하이(H) 레벨의 데이터를 외부로 출력(DOUT)하며, 풀-다운 트랜지스터(54)는 풀-다운 인에이블 신호(DOJ)에 의해 제어되어 로우(L) 레벨의 데이터를 외부로 출력(DOUT)하게 된다.
본 발명의 바람직한 실시예에 따른 풀-업 제어회로는, 제1 데이터신호(DOB)를 입력하고 출력 동기신호(CLK)에 동기시켜 출력하는 제1 스위칭 수단(62)과, 상기 제1 스위칭 수단(62)으로부터 출력된 데이터신호를 클럭의 한 주기 동안 래치시키는 제1 래치수단(64)과, 상기 제1 래치수단(64)으로부터 출력된 신호를 인버팅하여 출력하는 인버터(66)를 구비한다.
본 발명의 바람직한 실시예에 따른 풀-다운 제어회로는 또한, 상기 제1 데이터신호(DOB)의 반전신호인 제2 데이터신호(DO)를 입력하고 출력 동기신호(CLK)에 동기시켜 출력하는 제2 스위칭수단(62')과, 상기 제2 스위칭수단(62')으로부터 출력된 데이터신호를 지연시키기 위한 지연수단(63)과, 상기 지연수단(63)으로부터 출력된 데이터를 래치시키는 제2 래치수단(64'), 이를 인버팅하여 출력하는 제2 인버터(66')로 구성된다.
여기에서, 상기 지연수단(63)은 적어도 하나의 트랜지스터, 예를 들면 NMOS 트랜지스터로 구성되고, 그 게이트는 내부전원전압(VCC)에 연결된다. 따라서, 도시된 바와 같이, 제1 노드(N1)에 내부전원전압 레벨의 하이 신호가 입력되면 제2 노드(N2)에는 NMOS 트랜지스터(63)의 문턱전압만큼 감압된 신호 즉, VCC- Vth 전압이 전달되게 된다. 이에 따라, 제2 래치수단(64')의 구동이 지연되고, 제2 인버터(66')의 구동이 지연되어, 풀-다운 인에이블 신호(DOJ)의 하이 인에이블 시간이 지연되게 된다.
또한, 상기 제2 래치수단(64') 및 상기 제2 인버터(66')는, 이를 구성하는 트랜지스터의 사이즈를 변화시켜, 예를 들어 상기 제2 래치수단(64') 및 상기 제2 인버터(66')를 구성하는 트랜지스터 중 NMOS 트랜지스터의 크기를 PMOS 트랜지스터보다 크게하여, 풀-다운 인에이블 신호(DOJ) 가 하이에서 로우로의 변환을 빨리하는 방향으로 방향성을 가지도록 구성한다. 따라서, 풀-다운 인에이블 신호(DOJ)가 로우 인에이블로 전환되는 시간이 짧아지게 된다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 출력버퍼회로의 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)의 상태변환을 보여주는 그래프들로서, NMOS 트랜지스터(63)에 의해 풀-다운 인에이블 신호(DOJ)의 하이 인에이블 시간이 지연됨에 따라, 도 5에 도시된 바와 같이, 풀-업 인에이블 신호(DOK)가 하이 상태에서 로우 상태로 변환된 후, 풀-다운 인에이블 신호(DOJ)가 로우 상태에서 하이 상태로 변환되므로, 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)가 동시에 하이인 구간이 제거된다. 또한, 풀-다운 인에이블 신호를 발생하는 제2 래치수단(64') 및 제2 인버터(66')에 하이 상태에서 로우 상태로의 전환을 빨리하도록 방향성을 주었기 때문에, 도 6에 도시된 바와 같이, 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)가 동시에 하이인 구간이 제거된다.
계속해서, 상기 도 4 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 따른 출력버퍼회로의 풀-다운 및 풀-업 동작을 살펴본다.
풀-다운 동작을 살펴보면 먼저, 로우인 제1 데이터신호(DOB)와 하이인 제2 데이터신호(DO)가 출력동기신호(CLK)에 동기되어 제1 및 제2 스위칭수단(62 및 62')에 입력된다. 상기 제1 데이터신호(DOB)는 제1 래치수단(64)에 저장된 후 제1 인버터(66)을 통해 풀-업 인에이블 신호(DOK)로써 출력되고, 풀-업 트랜지스터(52)를 턴-오프(turn-off)시킨다.
또한, 하이인 제2 데이터신호(DO)는 지연수단인 NMOS 트랜지스터(63)를 통과하여 NMOS 트랜지스터의 문턱전압만큼 감압된 상태로 출력되고, 제2 래치수단(64')에 저장된 후 제2 인버터(66')를 통해 풀-다운 인에이블 신호(DOJ)로써 출력되어 풀-다운 트랜지스터를 턴-온(turn-on)시켜 데이터출력(DOUT)을 풀-다운시킨다.
이때, NMOS 트랜지스터(63)의 문턱전압만큼 감압된 제2 데이터신호에 의해 제2 래치수단(64') 및 제2 인버터(66')의 구동이 지연되고, 따라서 도 5에 도시된 바와 같이, 풀-업 인에이블 신호(DOK)가 로우레벨로 전환된 후에, 풀-다운 인에이블 신호(DOJ)가 하이레벨로 전환되므로 DC 쇼트 회로 발생구간이 제거된다.
여기서, 상기 제2 데이터신호(DO) 입력이 접지레벨인 로우상태인 경우에는, 제2 노드(N2)에 문턱전압의 감소없이 로우 신호가 전달되므로 제2 래치수단(64') 및 제2 인버터(66')의 구동이 지연되지 않는다.
즉, 상기 NMOS 트랜지스터(63)는 입력신호인 제2 데이터신호(DO)가 하이인 경우 풀-다운 인에이블 신호(DOJ)의 하이 인에이블 시점을 지연시키는 작용을 하며, 제2 데이터신호(DO)가 로우이고, 풀-다운 인에이블 신호(DOJ)가 로우인 경우에 대해서는 지연없이 로우 인에이블시킨다.
다음, 풀-업 동작을 살펴보면, 하이인 제1 데이터신호(DOB)와 로우인 제2 데이터신호(DO)가 출력동기신호(CLK)에 동기되어 제1 및 제2 스위칭수단(62 및 62')에 입력되고, 제1 및 제2 래치수단(64 및 64')들에 저장된 후 제1 및 제2 인버터(66 및 66')를 통해 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)로써 출력되어, 풀-업 트랜지스터(52)를 턴-온시키고, 풀-다운 트랜지스터를 오프시킨다.
이때, 언급된 바와 같이, 제2 래치수단(64') 및 제2 인버터(66')에 방향성을 주어, 풀-다운 인에이블 신호(DOJ)가 하이 상태에서 로우 상태로의 전환이 빨리 되도록 하였기 때문에, 도 6에 도시된 바와 같이, 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)가 동시에 하이인 DC 쇼트 회로 발생구간이 감소된다.
도 7a 및 도 7b는 종래 및 본 발명의 회로에 있어서, 풀-다운 인에이블 신호(DOJ)가 로우에서 하이로 전환되는 경우의 상태변환을 스파이스 시뮬레이션(SPICE simulation)한 결과를 비교하여 도시한 그래프들이고, 이때 출력 드라이버의 전원전압(VDD)에서 접지(VSS) 사이를 흐르는 전류를 도 8a 및 도 8B에 도시하고 있다. 각 a도는 종래의 경우를, 각 B도는 본 발명의 경우를 도시하고 있다.
종래의 경우 도 7a에 도시된 바와 같이, 풀-업 인에이블 신호(DOK)와 풀-다운 인에이블 신호(DOJ)가 모두 하이인 구간이 존재하며, 이 경우 도 8a에 도시된 바와 같이, 전원전압(VDD)단자를 통해 흐르는 전류(IDD)와 접지(VSS)단자를 통해 흐르는 전류(ISS)가 동시에 발생됨을 알 수 있다.
그러나, 본 발명의 경우 NMOS 트랜지스터(도 4의 63)에 의해, 도 7b에 도시된 바와 같이, 풀-업 인에이블 신호(DOK)가 완전히 로우 상태로 변환된 후, 풀-다운 인에이블 신호(DOJ)가 하이로 인에이블 되므로, 전원전압(VDD)단자를 통해 흐르는 전류(IDD)와 접지(VSS)단자를 통해 흐르는 전류(ISS)가 동시에 흐르는 구간이 감소됨을 알 수 있다.
도 9a 및 도 9B는 종래 및 본 발명의 회로에 있어서, 풀-다운 인에이블 신호가 로우에서 하이로 전환되는 경우의 상태변환을 스파이스 시뮬레이션(SPICE simulation)한 결과를 비교하여 도시한 그래프들이고, 이때 출력 드라이버의 전원전압(VDD)에서 접지(VSS) 사이를 흐르는 전류를 도 10a 및 도 10b에 도시하고 있다. 각 a도는 종래의 경우를, 각 B도는 본 발명의 경우를 도시한다.
종래의 경우 도 9a에 도시된 바와 같이, 풀-업 인에이블 신호(DOK)와 풀-다운 인에이블 신호(DOJ)가 모두 하이인 구간이 존재하며, 이 경우 도 10a에 도시된 바와 같이, 전원전압(VDD)단자를 통해 흐르는 전류(IDD)와 접지(VSS)단자를 통해 흐르는 전류(ISS)가 동시에 발생됨을 알 수 있다.
그러나, 본 발명의 경우 제2 래치수단 및 제2 인버터에 방향성을 주어 도 9B에 도시된 바와 같이, 풀-다운 인에이블 신호(DOJ)가 하이 상태에서 로우 상태로의 전환이 빨리 되므로, 풀-업 인에이블 신호(DOK)와 풀-다운 인에이블 신호(DOJ)가 동시에 존재하는 구간이 감소되며, 따라서 도 10B에 도시된 바와 같이, 전원전압(VDD)단자를 통해 흐르는 전류(IDD)와 접지(VSS)단자를 통해 흐르는 전류(ISS)가 동시에 흐르는 구간이 감소됨을 알 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나, 이에 한정되지 않고 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 출력버퍼는, 풀-다운 인에이블 신호(DOJ)를 지연시킬 수 있는 지연수단으로서 NMOS 트랜지스터(63)를 제2 스위칭수단(64')과 제2 래치수단(66') 사이에 더 구비하고 있으므로, 풀-다운 인에이블 신호(DOJ)의 하이 인에이블 시간이 풀-업 인에이블 신호(DOK)의 로우 인에이블 시간보다 지연된다. 따라서, 풀-업 인에이블 신호(DOK)가 하이 상태에서 로우 상태로 완전히 변환된 후, 풀-다운 인에이블 신호(DOJ)가 로우 상태에서 하이 상태로 변환되므로, 풀-업 및 풀-다운 인에이블 신호(DOK 및 DOJ)가 동시에 하이인 구간이 제거된다.
또한, 풀-다운 제어회로 내의 제2 래치수단(64')과 제2 인버터(66')를 구성하는 트랜지스터의 사이즈를 변화시켜, 하이 상태에서 로우 상태로의 전환을 빨리하도록 방향성을 준다. 따라서, 풀-다운 인에이블 신호가 로우 인에이블로 전환되는 시간이 짧아지게 되어, 풀-다운 인에이블 신호(DOK 및 DOJ)가 동시에 하이인 구간이 감소된다.

Claims (9)

  1. 제1 데이터신호를 입력하고 출력 동기신호에 동기시켜 출력하는 제1 스위칭 수단과, 상기 제1 스위칭 수단으로부터 출력된 데이터신호를 클럭의 한 주기 동안 래치시키는 제1 래치수단과, 상기 제1 래치수단으로부터 출력된 신호를 인버팅하여 출력하는 제1 인버터를 구비하는 풀-업 인에이블 신호 발생회로;
    제2 데이터신호를 입력하고 출력 동기신호에 동기시켜 출력하는 제2 스위칭수단과, 상기 제2 스위칭수단으로부터 출력된 데이터신호를 일정시간 지연시켜 출력하는 지연수단과, 상기 지연수단으로부터 출력된 데이터를 래치시키는 제2 래치수단과, 상기 제2 래치수단으로부터 출력된 신호를 인버팅하여 출력하는 제2 인버터를 구비하는 풀-다운 인에이블 신호 발생회로;
    상기 풀-업 인에이블 신호 발생회로에서 발생된 풀-업 인에이블 신호에 의해 제어되어 하이 레벨의 데이터를 외부로 출력하는 풀-업 트랜지스터; 및
    상기 풀-다운 인에이블 신호 발생회로에서 발생된 풀-다운 인에이블 신호에 의해 제어되어 로우 레벨의 데이터를 외부로 출력하는 풀-다운 트랜지스터를 구비하는 것을 특징으로 하는 출력버퍼.
  2. 제1항에 있어서, 상기 지연수단은 적어도 하나의 MOS 트랜지스터로 구성된 것을 특징으로 하는 출력버퍼.
  3. 제2항에 있어서, 상기 지연수단은 하나의 NMOS 트랜지스터로 구성된 것을 특징으로 하는 출력버퍼.
  4. 제3항에 있어서, 상기 NMOS 트랜지스터의 게이트는 내부전원전압(VCC)에 연결된 것을 특징으로 하는 출력버퍼.
  5. 제1항에 있어서, 제2 래치수단 및 상기 제2 인버터는, 풀-다운 인에이블 신호의 하이에서 로우로의 변환을 빨리하는 방향으로 방향성을 갖도록 내부 트랜지스터를 구성하는 것을 특징으로 하는 출력버퍼.
  6. 제5항에 있어서, 상기 방향성은, 제2 래치수단 및 제2 인버터를 구성하는 내부 트랜지스터 중 NMOS 트랜지스터가 PMOS 트랜지스터보다 크게 형성된 것을 특징으로 하는 출력버퍼.
  7. 제1항에 있어서, 상기 풀-업 트랜지스터 및 풀-다운 트랜지스터는 NMOS 트랜지스터로 구성하는 것을 특징으로 하는 출력버퍼.
  8. 제1항에 있어서, 상기 제1 및 제2 스위칭수단은 출력동기신호에 의해 제어되는 전송게이트로 구성된 것을 특징으로 하는 출력버퍼.
  9. 제1항에 있어서, 상기 제1 인버터는 승압전원(VPP)으로 구동되는 것을 특징으로 하는 출력버퍼.
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KR100474755B1 (ko) * 2000-05-18 2005-03-08 엔이씨 일렉트로닉스 가부시키가이샤 출력 회로

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