JP2004328443A - 半導体装置 - Google Patents
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Abstract
【課題】トレラントバッファ回路を備えた半導体装置において、出力モードから入力モードに切り替わったとき、プルアップ側のトランジスタを高速にオフ状態とする装置の提供。
【解決手段】出力段に、プルアップ駆動用の第１のトランジスタ（Ｐ１）とプルダウン駆動用の第２のトランジスタ（Ｎ１）とを少なくとも備え、制御信号（ＥＮ）がイネーブル状態を示すとき、データ信号に応じて出力を高レベル又は低レベルとし、制御信号（ＥＮ）がディスエーブル状態を示すとき、出力を高インピーダンス状態とするトライステートバッファ回路を有する半導体装置において、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する手段（１２０、Ｐ６、Ｐ７）を備えている。
【選択図】 図１
【解決手段】出力段に、プルアップ駆動用の第１のトランジスタ（Ｐ１）とプルダウン駆動用の第２のトランジスタ（Ｎ１）とを少なくとも備え、制御信号（ＥＮ）がイネーブル状態を示すとき、データ信号に応じて出力を高レベル又は低レベルとし、制御信号（ＥＮ）がディスエーブル状態を示すとき、出力を高インピーダンス状態とするトライステートバッファ回路を有する半導体装置において、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する手段（１２０、Ｐ６、Ｐ７）を備えている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に複数種の電源電圧に対応可能なミックストボルテージ回路に関する。
【０００２】
【従来の技術】
複数種の駆動電源電圧を有する半導体装置又は電子装置においては、相対的に低電源電圧駆動のトライステートバッファ回路の出力に接続される端子（パッド）を、相対的に高電源電圧駆動の回路の端子（パッド）に接続可能としたトレラントバッファ回路（「オーバーボルテージ・トレラントバッファ回路」あるいは「ミックストボルテージ回路」ともいう）が用いられる。例えば３Ｖ系電源で駆動される半導体装置のトライステート出力バッファの出力を５Ｖ系電源で駆動されるシステムのバスに接続した場合、入力モード時（出力ディスエーブル時）には、トライステート出力バッファの出力段をなすｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタをともにオフ状態として出力を高インピーダンス状態とするが、出力段のプルアップ駆動側をなすｐチャネルＭＯＳトランジスタのドレイン領域（５Ｖが印加される）からｎウエル領域（３Ｖ電源電位）に向けて順方向にｐｎ接合の寄生ダイオードが形成され、出力端子１１から３Ｖ系半導体装置内の電源電位に向けて電流が逆流することになる。この寄生ダイオードによる電流の逆流を阻止するために、出力段のプルアップ駆動側をなすｐチャネルＭＯＳトランジスタのウエル領域を電源電位から分離させる構成が知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２３８０６５号公報（第３−４頁、第１図）
【０００４】
従来のトレラントバッファ回路の理解のために、上記特許文献１に提案されている回路を例に説明しておく。図１５は、上記特許文献１に記載されている回路構成を示す図である（ただし、参照符号を一部変えている）。図１５に示すように、出力段１は、電源電位Ｖｃｃ（＋３Ｖ）と出力端子１１間に設けられるプルアップ駆動（充電駆動）用のｐチャネルＭＯＳトランジスタＰ１１と、出力端子１１とグランド（ＧＮＤ）間に設けられプルダウン駆動（放電駆動）用のｎチャネルＭＯＳトランジスタＮ１１によるＣＭＯＳ回路で構成され、プルアップ駆動側のｐチャネルＭＯＳトランジスタＰ１１は、ウエル領域ｎ１が電源Ｖｃｃ（ソース側）から分離されている。
【０００５】
前段回路２は、ＣＭＯＳ論理ゲートＧ１、Ｇ２およびＣＭＯＳインバータＩｖ２から構成されており、イネーブル信号ＥがＨｉｇｈ（高）レベルのときに、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１を入力信号Ａに応じて相補的にオン／オフ制御するための信号を出力する。トライステート制御回路３は、ＣＭＯＳインバータＩｖ３１、Ｉｖ３２、ｐチャネルＭＯＳトランジスタＰ１２、Ｐ１３、Ｐ１４、Ｐ１５、ｎチャネルＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１４から構成されており、イネーブル信号ＥがＬｏｗ（低）レベルのときに、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１をともにオフ状態とする。ｐチャネルＭＯＳトランジスタＰ１１〜Ｐ１５は共通のウエル領域ｎ１に形成されており、このうちｐチャネルＭＯＳトランジスタＰ１２は、ｐチャネルＭＯＳトランジスタＰ１１のウエル領域ｎ１と電源Ｖｃｃの間に介在し、イネーブル（信号Ｅ＝Ｈｉｇｈ）時に、ウエル領域ｎ１を電源電位Ｖｃｃに接続させる一方、ディスエーブル（Ｅ＝Ｌｏｗ）時に、ウエル領域ｎ１を電源電位Ｖｃｃ（ｐチャネルＭＯＳトランジスタＰ１１のソース）から切り離すウエル制御回路を形成している。また、ゲートが電源電位Ｖｃｃに接続されドレインとソースがｐチャネルＭＯＳトランジスタＰ１１のドレインとゲートの間に接続されているｐチャネルＭＯＳトランジスタＰ１３は、出力端子１１に高電圧（例えば＋５Ｖ）が印加されたときに、ｐチャネルＭＯＳトランジスタＰ１１のドレイン・ゲート間の電圧がしきい値をこえないように、ｐチャネルＭＯＳトランジスタＰ１１のドレイン・ゲート間をバイパスする電圧バイパス回路を形成している。
【０００６】
ｐチャネルＭＯＳトランジスタＰ１４とｎチャネルＭＯＳトランジスタＮ１２は、イネーブル時に、ｐチャネルＭＯＳトランジスタＰ１１のゲートを前段回路２（ＣＭＯＳ論理ゲートＧ１の出力）に接続する一方、ディスエーブル時には、ｐチャネルＭＯＳトランジスタＰ１１のゲートを、前段回路２から切り離す入力分離回路を形成している。ｐチャネルＭＯＳトランジスタＰ１５とｎチャネルＭＯＳトランジスタＮ１３は、ディスエーブル時に、ウエル制御回路と入力分離回路を形成するｐチャネルＭＯＳトランジスタＰ１２、Ｐ１４の各ゲートを、出力端子１１に接続するＭＯＳスイッチ回路を形成している。
【０００７】
図１５に示す回路において、イネーブル信号ＥをＨｉｇｈレベルとしてイネーブル状態に設定した場合、出力段１のｐチャネルＭＯＳトランジスタＰ１１は、論理ゲートＧ１およびＭＯＳトランジスタＮ１２、Ｐ１４を介して与えられる入力信号Ａによりオン／オフ制御され、出力段１のｎチャネルＭＯＳトランジスタＮ１１は、論理ゲートＧ２およびインバータＩｖ２を介して与えられる入力信号ＡによりｐチャネルＭＯＳトランジスタＰ１１と相補的にオン／オフ制御され、入力信号（データ信号）Ａに応じて出力端子１１をＨｉｇｈ又はＬｏｗに駆動する。このとき、出力段１のｐチャネルＭＯＳトランジスタＰ１１はウエル領域ｎ１がｐチャネルＭＯＳトランジスタＰ１２を介してＶｃｃ（＋３Ｖ）に接続された状態でオン／オフ動作する。一方、イネーブル信号ＥをＬｏｗレベルとしてディスエーブル状態に設定した場合、論理ゲートＧ１、Ｇ２の出力は入力信号Ａの状態によらずＨｉｇｈレベルに固定され、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１はともにオフ状態に設定され、出力は高インピーダンス状態となる。ディスエーブル状態のときに、出力端子１１に電源電位Ｖｃｃより高い電圧が印加されたとき、ｐチャネルＭＯＳトランジスタＰ１１の寄生ダイオードＤｓによる電流の逆流を阻止し、ｐチャネルＭＯＳトランジスタＰ１１のドレイン電圧がドレインとゲート間の逆しきい値を越えてしまうことによる電流の逆流も阻止している。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１５を参照して説明した回路をはじめとして、従来のトレラントバッファ回路においては、イネーブル信号ＥをＨｉｇｈレベルとしてイネーブル状態とし、出力段のプルアップ駆動用のトランジスタがオンとされた状態から、イネーブル信号ＥをＬｏｗとして出力段のプルアップ駆動用のトランジスタがオフするまでの時間の短縮化について考慮されていない。
【０００９】
例えば図１５に示した回路では、出力モード（Ｈｉｇｈ出力）から入力モードに切り替わった時点で、ｎチャネルＭＯＳトランジスタＮ１３がオン及びｐチャネルＭＯＳトランジスタＰ１５がオンし、出力端子１１の高電圧が、ｐチャネルＭＯＳトランジスタＰ１４のゲートノードに印加され、ｐチャネルＭＯＳトランジスタＰ１４をオフさせる。よって、トランスミッションゲートを構成するｎチャネルＭＯＳトランジスタＮ１２とｐチャネルＭＯＳトランジスタＰ１４のうちｎチャネルＭＯＳトランジスタＮ１２しかオンしていず、このため、トランスミッションゲートの入力側のノードｎ３の電位は、トランスミッションゲートの出力側のノードｎ２には十分伝わらず、その結果、ｐチャネルＭＯＳトランジスタＰ１１は完全にターン・オフされないか、完全にターン・オフするまでに時間を要する。
【００１０】
すなわち、出力モードから入力モードに切り替わったとき、出力段のプルアップ駆動用のトランジスタはターン・オフ状態とならないか、ターン・オフ状態への遷移が遅れる。この場合、以下のような問題が生じる。
【００１１】
例えば入出力端子にプルダウン素子が接続されていると、電源から、完全にターン・オフ状態でないプルアップ駆動用のトランジスタ（Ｐ１１）を介して、プルダウン素子に電流が流れる。
【００１２】
また、入出力バッファ回路の入出力端子（図１５の１１）に接続する相手ドライバ（例えば図１５の２０）の駆動能力が小さい場合に、入出力バッファ回路が出力モードから入力モードへ切り替えられ相手ドライバ（例えば図１５の２０）が例えばＬｏｗレベルを出力したときに、入出力バッファ回路のプルアップ駆動用トランジスタ（完全にターン・オフ状態となっていない）により、入出力端子がプルアップされ、その電圧がＬｏｗレベルにまで下がらない場合がある。このため、出力モードから入力モードへの切り替え時、入出力バッファ回路のトライステートバッファ回路の出力がハイインピーダンス状態となるのに十分な時間が経過するまで待った後、相手ドライバが駆動を開始する等、所定のハンドシェイク（バス・プロトコル）の導入が必要とされ、高速化の妨げとなる。
【００１３】
したがって、本発明は、トレラントバッファ回路を備えた半導体装置において、出力イネーブルモードからディスエーブルモードに切り替わったとき、プルアップ側のトランジスタを高速にオフ状態とする装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体装置は、出力段に、プルアップ駆動用の第１のトランジスタとプルダウン駆動用の第２のトランジスタとを少なくとも備え、制御信号がイネーブル状態を表す値のときにデータ信号に応じて出力を高レベル又は低レベルとし、前記制御信号がディスエーブル状態を表す値のときには前記第１及び第２のトランジスタをオフとして出力を高インピーダンス状態とするトライステートバッファ回路を有する半導体装置において、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン状態からオフ状態への遷移を速めるように制御する制御手段を備えている。本発明においては、前記制御手段は、前記第１のトランジスタのオン・オフを決定する信号が、前記制御信号がイネーブル状態を表す値のときに前記第１のトランジスタのオンを示すレベルである場合に、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン・オフを決定する信号が、前記第１のトランジスタをオフさせるレベルとなるまでの時間を速めるように、制御する回路を備えている。
【００１５】
本発明の他のアスペクトに係る半導体装置において、前記制御手段は、前記制御信号を入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移のタイミングを遅らせた第２の制御信号を出力するタイミング調整回路を備え、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、該タイミング調整回路からの第２の制御信号でオン・オフが制御されるトランスミッションゲートは、前記第２の制御信号の遷移エッジの遅延された時間分、データ信号及び制御信号に基づき第１のトランジスタをオン・オフする信号を出力する論理回路から出力される、前記第１のトランジスタをオフとする信号レベルを、第１のトランジスタの制御端子に伝達することで、前記第１のトランジスタのオン状態からオフ状態への遷移を速める。
【００１６】
本発明のさらに別のアスペクトに係る半導体装置において、前記制御手段は、前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタの制御端子と電源間のパスを導通させ、前記第１のトランジスタの制御端子を、前記第１のトランジスタをオン状態からオフ状態へ設定する電圧に設定する回路を備えている。
【００１７】
かかる構成の本発明によれば、出力イネーブル状態からディスエーブル状態へのモード切り替え時、プルアップ駆動用のトランジスタが完全にターンオフする時間を短縮し、ミックストボルテージ回路を有するシステムの高速動作を可能としている。なお、以下の説明からも明らかとされるように、上記課題は、特許請求の範囲の各請求項の本発明によっても同様に解決される。
【００１８】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明の好適な一実施の形態において、半導体装置は、出力段に、プルアップ駆動用の第１のトランジスタ（Ｐ１）とプルダウン駆動用の第２のトランジスタ（Ｎ１）とを少なくとも備え、制御信号（ＥＮ）がイネーブル状態を表す値のとき、データ信号（ＤＡＴＡ）に応じて出力を高レベル又は低レベルとし、制御信号（ＥＮ）がディスエーブル状態を表す値のとき、出力を高インピーダンス状態とするトライステートバッファ回路を有し、さらに、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオフ状態への遷移を速めるように制御する制御手段を備えている。
【００１９】
この制御手段は、制御信号（ＥＮ）がイネーブル状態を表す値のときに、第１のトランジスタ（Ｐ１）のオン・オフを決定する信号（例えば第１のトランジスタ（Ｐ１）の制御端子ノードＩＮＰ２の信号電圧）が第１のトランジスタ（Ｐ１）のオンを示すレベルである場合に、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン・オフを決定する信号（ノードＩＮＰ２の信号電圧）が、第１のトランジスタ（Ｐ１）をオフさせるレベルとなるまでの時間を速める回路を備えている。
【００２０】
より詳細には、本発明の一実施の形態に係る半導体装置のバッファ回路は、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし、第１のトランジスタ（Ｐ１）のオン及びオフを制御する第１の信号（ＩＮＰ１）を出力する第１の論理回路（１０１）と、第１の論理回路（１０１）の出力と第１のトランジスタ（Ｐ１）の制御端子ノード間に挿入され、制御信号（ＥＮ）がイネーブル状態を表す値のときにオンとされ、第１の論理回路（１０１）から出力される第１の信号（ＩＮＰ１）を受けて、これを第１のトランジスタ（Ｐ１）の制御端子に伝達し、一方、制御信号（ＥＮ）がディスエーブル状態を表す値のときに、オフとされる第３のトランジスタ（Ｐ５）を含むトランスミッションゲートと、を備えている。
【００２１】
そして、本発明の一実施の形態においては、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段として、制御信号（ＥＮ）を受け、該制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、トランスミッションゲートの第３のトランジスタ（Ｐ５）がオンからオフ状態に切り替わるタイミングを遅らせた制御信号（ＥＮ１）を出力するタイミング調整回路（１２０）を備えた構成としてもよい。制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、制御信号（ＥＮ１）は、イネーブル状態からディスエーブル状態への遷移タイミングが遅れ、この間、トランスミッションゲートの第３のトランジスタ（Ｐ５）はオン状態とされ、第３のトランジスタ（Ｐ５）がオンとされている期間、トランスミッションゲートは、論理回路（１０１）から出力される、第１のトランジスタ（Ｐ１）をオフとする電圧レベルの第１の信号（ノードＩＮＰ１に出力される信号）を、第１のトランジスタ（Ｐ１）の制御端子ノード（ノードＩＮＰ２）に伝達することで、第１のトランジスタ（Ｐ１）がオン状態からオフ状態へ高速に切り替わるようにしている。
【００２２】
本発明の一実施の形態において、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし第１のトランジスタ（Ｐ１）のオン及びオフを制御する第１の信号（ＩＮＰ１）を出力する第１の論理回路（１０１）は、制御信号（ＥＮ１）がイネーブル状態であり、且つ、データ信号（ＤＡＴＡ）が第１の論理値（Ｈｉｇｈ）のとき、第１の信号（ＩＮＰ１）として、第２の論理値（Ｌｏｗ）を出力し、制御信号（ＥＮ）がディスエーブル状態のときには、第１の信号（ＩＮＰ１）としてデータ信号（ＤＡＴＡ）の値によらず第１の論理値（Ｈｉｇｈ）を出力する構成としてもよい。出力段のプルアップ駆動用の第１のトランジスタ（Ｐ１）は、第１のトランジスタ（Ｐ１）の制御端子が第２の論理値（Ｌｏｗ）、及び第１の論理値（Ｈｉｇｈ）のときにそれぞれオン及びオフする。
【００２３】
本発明の一実施の形態において、タイミング調整回路（１２０）は、制御信号（ＥＮ）を入力し、該制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への遷移を遅延させた第２の制御信号（ＥＮ１）を出力し、タイミング調整回路（１２０）から出力される第２の制御信号（ＥＮ１）のイネーブル状態からディスエーブル状態への遷移に基づき、トランスミッションゲートの第３のトランジスタ（Ｐ５）がオンからオフに切り替わる。タイミング調整回路（１２０）の構成として、制御信号（ＥＮ）を所定時間遅延させて出力する遅延回路を含む。あるいは、制御信号（ＥＮ）を受けて所定時間遅延させて出力する遅延回路と、前記制御信号と、前記遅延回路の出力信号とを入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移を所定時間遅延させた信号を前記第２の制御信号（ＥＮ１）として出力する論理回路とを備えた構成としてもよい。
【００２４】
本発明の一実施の形態においては、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段として、第１のトランジスタ（Ｐ１）の制御端子ノード（ＩＮＰ２）と電源（ＶＤＤ）間に接続され、制御信号（ＥＮ）がイネーブル状態を表す値のとき、電源（ＶＤＤ）と第１のトランジスタの制御端子ノード（ＩＮＰ２）間のパスを非導通とし、制御信号（ＥＮ）がディスエーブル状態を表す値のときには、電源（ＶＤＤ）と第１のトランジスタの制御端子ノード（ＩＮＰ２）間のパスを導通させて、第１のトランジスタの制御端子ノード（ＩＮＰ２）を第１のトランジスタ（Ｐ１）をオフする電位に設定する、縦積みトランジスタ回路を備えている。より詳細には、縦積みトランジスタ回路は、電源（ＶＤＤ）と第１のトランジスタ（Ｐ１）の制御端子ノード（ＩＮＰ２）間に挿入され、制御信号（ＥＮ）によりオン・オフ制御されるスイッチトランジスタ（Ｐ７）と、ダイオード接続されたトランジスタ（Ｐ６）とを備えている。
【００２５】
本発明の一実施の形態において、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし、第２のトランジスタ（Ｎ１）のオン及びオフを制御する第２の信号（ＩＮＮ）を出力する第２の論理回路（１０２）を備え、第２の論理回路（１０２）の出力端子は、第２トランジスタ（Ｎ１）の制御端子に接続され、第２の論理回路（１０２）は、制御信号（ＥＮ）がイネーブル状態を示し、且つ、データ信号（ＤＡＴＡ）が第２の論理値（Ｌｏｗ）のとき、第２の信号（ＩＮＮ）として第１の論理値（Ｈｉｇｈ）を出力し、制御信号（ＥＮ）がディスエーブル状態を表す値のときには、第２の信号（ＩＮＮ）としてデータ信号（ＤＡＴＡ）によらず第２の論理値（Ｌｏｗ）を出力し、第２のトランジスタ（Ｎ１）は、その制御端子が第１及び第２の論理値のときにそれぞれオン及びオフする。
【００２６】
本発明の一実施の形態において、第１のトランジスタ（Ｐ１）の制御端子（ゲート）とその出力ノード（ドレイン）との間に、第１のトランジスタ（Ｐ１）の出力ノードに接続されるパッド（１１０）に、電源電圧（ＶＤＤ）よりも高電圧が印加されたときに、第１のトランジスタ（Ｐ１）の出力ノードと第１のトランジスタ（Ｐ１）の制御端子間をバイパスするバイパス回路（Ｐ４）を備えている。
【００２７】
本発明の一実施の形態において、トランスミッションゲートは、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル状態を表す値のときにオンする第１導電型の第３のトランジスタ（Ｐ５）と、制御端子に電源電位が印加される第２導電型の第４のトランジスタ（Ｎ４）と、を有し、第３のトランジスタ（Ｐ５）の制御端子と、トライステートバッファ回路の出力に接続されるパッド（１１０）間に、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）と、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）との直列回路を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）が、該直列回路と並列に、挿入されている。あるいは、本発明の別の実施形態によれば、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）を省き、第３のトランジスタ（Ｐ５）の制御端子と、パッド（１１０）間に、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）を、第６のトランジスタ（Ｎ３）と並列に配設する構成としてもよい。
【００２８】
あるいは、本発明の別の実施の形態において、タイミング調整回路を設けず、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段を、縦積みトランジスタ回路（Ｐ６、Ｐ７）で構成する場合、トランスミッションゲートは、制御信号（ＥＮ）がイネーブル状態を表す値のときにオンする第１導電型の第３のトランジスタ（Ｐ５）と、制御端子に電源電位が印加されている、第２導電型の第４のトランジスタ（Ｎ４）と、を有し、第３のトランジスタ（Ｐ５）の制御端子と、トライステートバッファ回路の出力に接続されるパッド（１１０）間に、制御端子に電源電位（ＶＤＤ）が印加される、第２導電型の第５のトランジスタ（Ｎ２）と、制御信号（ＥＮ）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）との直列回路を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間には、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）が、該直列回路と並列に、挿入されている。あるいは、本発明の別の実施形態によれば、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）を省き、第３のトランジスタ（Ｐ５）の制御端子と、パッド（１１０）間に、制御信号（ＥＮ）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする第２導電型の第６のトランジスタ（Ｎ３）を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）を、第６のトランジスタ（Ｎ３）と並列に配設する構成としてもよい。
【００２９】
本発明の一実施形態においては、好ましくは、第１のトランジスタ（Ｐ１）のウエル領域と共通のウエル領域（ｎ１）に、トライステートバッファ回路の出力をなすパッド（１１０）に制御端子が接続されており、第１のトランジスタ（Ｐ１）と同一の導電型の第８のトランジスタ（Ｐ２）を備え、第８のトランジスタ（Ｐ２）により、前記パッドに印加される電圧がトライステートバッファ回路の電源電圧（ＶＤＤ）と同電圧又は高電圧のとき、共通のウエル領域（ｎ１）と電源間がオフ状態に制御される。別の実施形態において、第８のトランジスタ（Ｐ２）を、第１のトランジスタ（Ｐ１）のウエル領域とは別のウエル領域に設け、該別のウエル領域を、配線・コンタクト等を介して、第１のトランジスタ（Ｐ１）のウエル領域に接続し、同電位とする構成としてもよい。また、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）、縦積み回路のダイオード接続されたトランジスタ（Ｐ６）、バイパス回路のトランジスタ（Ｐ４）は、第１のトランジスタ（Ｐ１）のウエル領域と共通のウエル領域（ｎ１）（フローティングウエル）に形成されている。あるいは、第３のトランジスタ（Ｐ５）、縦積み回路のダイオード接続されたトランジスタ（Ｐ６）、バイパス回路のトランジスタ（Ｐ４）が形成されるウエル領域を、第１のトランジスタ（Ｐ１）及び第８のトランジスタ（Ｐ２）のウエル領域を配線等で接続し、同電位とする構成としてもよい。
【００３０】
本発明の別の実施の形態において、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段は、前記トライステートバッファ回路の出力に接続されるパッド（１１０）の電圧を反映した信号（パッドからの入力信号）と、制御信号（ＥＮ）とを入力し、パッド（１１０）の電圧を反映した信号（パッドからの入力信号）が、パッド（１１０）の電圧が、高レベルの電圧（例えば、電源電圧（ＶＤＤ）以上の電圧）であることを示す場合、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への遷移時に、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）を、一時的にオンさせるように制御する手段（１２０Ａ）を備えた構成としてもよい。
【００３１】
本発明の別の実施の形態において、制御信号（ＥＮ）を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替わりを検知して、所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路（１３０）を備え、トライステートバッファ回路の出力とグランド（ＧＮＤ）間に挿入され、ワンショットパルス生成回路からのワンショットパルス信号のパルス幅で規定される期間、オンとされる放電用のトランジスタ（Ｎ７）を備えた構成としてもよい。
【００３２】
本発明のさらに別の実施の形態において、制御信号（ＥＮ）を受け、前記制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替わりを検知して所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路（１３０）を備え、データ信号と、ワンショットパルス生成回路の出力信号とを入力し、前記データ信号が第２の論理値（Ｌｏｗ）であるか、ワンショットパルス信号がアクティブのとき、出力段のプルダウン駆動用の第２のトランジスタ（Ｎ１）をオンとする信号を生成する論理回路（１０７）を備えた構成としてもよい。
【００３３】
本発明のさらに別の実施の形態において、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）の制御端子と、グランド電位を供給する第２の電源間に、タイミング調整回路（１２０）から出力される制御信号（ＥＮ１）を制御端子に入力とし、制御信号（ＥＮ１）がイネーブル状態及びディスエーブル状態を示すとき、それぞれオン及びオフとされる第１０のトランジスタ（Ｎ５）と、第１１のトランジスタ（例えば図１４のＮ５’参照）と、を直列形態に接続し、耐圧特性を向上させる構成としてもよい。第１１のトランジスタ（Ｎ５’）は、第１０のトランジスタ（Ｎ５）の出力と第３のトランジスタ（Ｐ５）の制御端子との間に接続され、制御端子に電源電圧が供給されている。また、パッド（１１０）と、プルダウン用の第２のトランジスタ（Ｎ１）の出力との間に、制御端子に電源電圧が供給されている第１２のトランジスタ（例えば図１４のＮ１’参照）を備えた構成としてもよい。
【００３４】
本発明の一実施の形態において、前述したトライステートバッファ回路の出力に接続されるパッド（１１０）と、パッド（１１０）に接続される入力バッファ（１０５）と、を備え、制御信号（ＥＮ）がイネーブル状態を表す値のとき、前記トライステートバッファ回路からパッド（１１０）に前記データ信号に応じたレベルが出力される出力モードとされ、前記制御信号（ＥＮ）がディスエーブル状態を表す値のとき、パッド（１１０）に印加される信号を前記入力バッファが入力する入力モードとされる、Ｉ／Ｏバッファ回路を有する構成としてもよい。
【００３５】
【実施例】
上記した好適な実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第１の実施例の構成を示す図である。本発明は、トレラントバッファ回路において、イネーブル信号の出力イネーブルからディスエーブルへの切り替え時に、出力段のプルアップ駆動用トランジスタのオン・オフを決定する信号を、プルアップ駆動用トランジスタをより速くオフするように制御する制御手段を備えている。本実施例において、この制御手段は、タイミング調整回路１２０、及び縦積みトランジスタ回路（Ｐ６、Ｐ７）よりなる。
【００３６】
より詳細には、図１を参照すると、本実施例に係るバッファ回路は、データ信号ＤＡＴＡとイネーブル信号ＥＮとを第１、第２の入力として受けるＮＡＮＤ回路１０１と、イネーブル信号ＥＮを受けるインバータ１０３と、インバータ１０３の出力信号とデータ信号ＤＡＴＡを第１、第２の入力として受けるＮＯＲ回路１０２とを備えている。
【００３７】
出力段として、ソースが電源ＶＤＤに接続され、ゲートがノードＩＮＰ２に接続され、ドレインがパッド１１０に接続されているプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１と、ソースが接地され、ゲートがＮＯＲ回路１０２の出力ノードＩＮＮに接続されているプルダウン用のｎチャネルＭＯＳトランジスタＮ１とが設けられている。ｎチャネルＭＯＳトランジスタＮ１は、高耐圧トランジスタとして構成されている。
【００３８】
ｐチャネルＭＯＳトランジスタＰ１とソースが共通接続され、ゲートにパッド１１０が接続され、ドレインとバックゲートが共通に接続されているｐチャネルＭＯＳトランジスタＰ２は、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１と電源ＶＤＤ間に介在し、イネーブル信号ＥＮがアクティブのときに、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１を電源ＶＤＤに接続させ、ディスエーブル時に（パッド１１０が高電圧時に）、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１を、電源（ｐチャネルＭＯＳトランジスタＰ１のソース）から切り離す。このウエル領域ｎ１を「フローティングウエル領域」ともいう。
【００３９】
ｐチャネルＭＯＳトランジスタＰ１のゲートとドレイン間には、バイパス用のｐチャネルＭＯＳトランジスタＰ４が挿入されており、ｐチャネルＭＯＳトランジスタＰ４のゲートは電源ＶＤＤに接続されている。ｐチャネルＭＯＳトランジスタＰ４も、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１と共通のｎウエルｎ１内に設けられている。あるいは、ｐチャネルＭＯＳトランジスタＰ４、Ｐ２のウエル領域を、ｐチャネルＭＯＳトランジスタＰ１のウエル領域と配線・コンタクト等で接続し、互いに同電位とする構成としてもよい。
【００４０】
本実施例のバッファ回路は、イネーブル信号ＥＮを入力とするタイミング調整回路１２０を備えており、さらに、タイミング調整回路１２０からの出力信号ＥＮ１をゲートに受けソースがグランド電位とされているｎチャネルＭＯＳトランジスタＮ５と、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１とプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２との間に挿入されているトランスミッションゲート（「トランスファゲート」ともいう）（相補のトランジスタＰ５、Ｎ４）とを備えている。トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５は、そのゲートがｎチャネルＭＯＳトランジスタＮ５のドレインに接続されており、ｎチャネルＭＯＳトランジスタＮ４は、そのゲートが電源ＶＤＤに接続されている。トランスミッションゲート（Ｐ５、Ｎ４）は、ノードＩＮＰ１の信号レベルを受け取り、ノードＩＮＰ２への伝達の有無を制御する。ｐチャネルＭＯＳトランジスタＰ５は、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１が設けられるウエルｎ１と共通のｎウエルｎ１内に設けられている。あるいは、ｐチャネルＭＯＳトランジスタＰ５のウエル領域を、ｐチャネルＭＯＳトランジスタＰ５、Ｐ２のウエル領域と配線・コンタクト等で接続することで同電位とする構成としてもよい。
【００４１】
さらに、本実施例においては、ドレインが信号線１１１を介してパッド１１０に接続され、ゲートが電源ＶＤＤに接続されているｎチャネルＭＯＳトランジスタＮ２と、ｎチャネルＭＯＳトランジスタＮ２のソースにドレインが接続され、タイミング調整回路１２０の出力を反転するインバータ１０４の出力ＥＮＢにゲートが接続され、ソースが、ｐチャネルＭＯＳトランジスタＰ５のゲートに接続されている、ｎチャネルＭＯＳトランジスタＮ３と、ソースがパッド１１０に接続され、ゲートが電源ＶＤＤに接続され、ドレインがｐチャネルＭＯＳトランジスタＰ５のゲートに接続されている、ｐチャネルＭＯＳトランジスタＰ３と、を備えている。さらに、本実施例においては、パッド１１０にドレインが接続され、ゲートが電源ＶＤＤに接続されているディプリーション型のｎチャネルＭＯＳトランジスタＮ６を備え、ｎチャネルＭＯＳトランジスタＮ６のソースは、入力バッファ１０５の入力端に接続され、パッド１１０に入力された信号は、入力バッファ１０５から図示されない内部回路（半導体装置のＩ／Ｏ領域の内側にある回路）に供給される。
【００４２】
図１に示した回路の動作の概略を説明する。トライステートバッファ回路が、出力モード（イネーブル状態）でパッド１１０にＨｉｇｈレベルを出力している場合、イネーブル信号ＥＮはＨｉｇｈレベルとされ、データ信号ＤＡＴＡはＨｉｇｈレベルとされている。このとき、ＮＡＮＤ回路１０１の出力はＬｏｗレベルであり、また信号ＥＮ１はＨｉｇｈレベルとされ、信号ＥＮ１をゲートに受けるｎチャネルＭＯＳトランジスタＮ５がオンし、ｐチャネルＭＯＳトランジスタＰ５のゲート電位はＬｏｗレベルとされる。このため、ｐチャネルＭＯＳトランジスタＰ５がオンし、ＮＡＮＤ回路１０１の出力電圧（Ｌｏｗレベル）が、トランスミッションゲート（Ｎ４、Ｐ５）を介して、ノードＩＮＰ２に伝達され、ｐチャネルＭＯＳトランジスタＰ１はオンし電源ＶＤＤからパッド１１０を充電し、パッド１１０はＨｉｇｈレベル（電源電圧ＶＤＤ）となる。一方、ＮＯＲ回路１０２の出力（ＩＮＮ）はＬｏｗレベルであり、ｎチャネルＭＯＳトランジスタＮ１はオフ状態とされる。
【００４３】
出力イネーブル状態からディスエーブル状態へ切り替わると、イネーブル信号ＥＮはＨｉｇｈからＬｏｗレベルとされ、ＮＡＮＤ回路１０１はＨｉｇｈレベルを出力し、タイミング調整回路１２０は、イネーブル信号ＥＮの立ち下がりの遷移のタイミングを、所定の遅延時間ｔｄ分遅らせた信号ＥＮ１を出力し、遅延時間ｔｄ分遅れて、ｎチャネルＭＯＳトランジスタＮ５をオフさせる。また、信号ＥＮ１の反転信号をゲートに入力とするｎチャネルＭＯＳトランジスタＮ３も、遅延時間ｔｄ分遅れてオンする。
【００４４】
出力ディスエーブルのとき、イネーブル信号ＥＮがＬｏｗレベルになると、ノードＩＮＰ１（ＩＮＰ２）はＨｉｇｈレベル、ＮＯＲ回路１０２の出力ノードＩＮＮはＬｏｗレベルとなり、ｐチャネルＭＯＳトランジスタＰ１及びｎチャネルＭＯＳトランジスタＮ１をともにオフさせる。
【００４５】
ｎチャネルＭＯＳトランジスタＮ５は、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルに変化した時点から、タイミング調整回路１２０で設定されて遅延時間ｔｄだけ、オフになる時間が遅れ、このため、ｐチャネルＭＯＳトランジスタＰ５は、遅延時間ｔｄ分オンしている時間が延びる。この延びた時間内に、ノードＩＮＰ１の電位は、相補のトランジスタ対Ｐ５とＮ４で構成されるトランスミッションゲートを介して、ノードＩＮＰ２に伝達され、ｐチャネルＭＯＳトランジスタＰ１を完全にオフさせる。すなわち、タイミング調整回路１２０により、イネーブル信号ＥＮの立ち下がり時、ノードＩＮＰ１のＨｉｇｈレベルがトランスミッションゲートを介してノードＩＮＰ２に伝播されｐチャネルＭＯＳトランジスタＰ１を完全にオフできるようにノードＩＮＰ２の電位が上昇するまでの時間ｔｄを確保するための信号ＥＮ１（遅延時間ｔｄ）が生成される。
【００４６】
また、ディスエーブル状態になると、イネーブル信号ＥＮがＬｏｗレベルとなり、イネーブル信号ＥＮをゲートに入力するｐチャネルＭＯＳトランジスタＰ７がオンし、ｐチャネルＭＯＳトランジスタＰ６のゲート（ノードＩＮＰ２）電位もはじめにＬｏｗレベルであるため（イネーブル信号ＥＮがＬｏｗレベルとなる直前までｐチャネルＭＯＳトランジスタＰ１はオン状態でありパッド１１０にＨｉｇｈレベルを出力している）、ｐチャネルＭＯＳトランジスタＰ７と、ゲートとドレインがノードＩＮＰ２に接続されている（ダイオード接続された）ｐチャネルＭＯＳトランジスタＰ６を介して、ノードＩＮＰ２の電位は電源電圧ＶＤＤに上昇し、ｐチャネルＭＯＳトランジスタＰ１をオフさせる。ｐチャネルＭＯＳトランジスタＰ６は、フローティングウエルｎ１に形成される。なお、ｐチャネルＭＯＳトランジスタＰ６が設けられるウエルを、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２のウエルと配線・コンタクト等で接続し、同電位とする構成としてもよい。
【００４７】
パッド１１０に、トライステートバッファ回路の駆動電源電圧ＶＤＤよりも高電圧が印加されているときでも、信号線１１１に接続されたデプリーション型のｎチャネルＭＯＳトランジスタＮ６により、内部回路（入力バッファ１０５）には、最大、電源電圧ＶＤＤが供給される。
【００４８】
このように、本実施例によれば、出力モードのＨｉｇｈレベル出力状態から、高インピーダンス状態への切り替え時、プルアップ駆動トランジスタが完全にターンオフすることを速めることができ、このため、モード切替に費やす時間を短縮化し、高速動作を実現する。
【００４９】
以下に、ｐチャネルＭＯＳトランジスタＰ３の作用について説明しておく。出力ディスエーブル状態のとき、パッド１１０に、電源電圧ＶＤＤ（例えば３Ｖ系）よりも高電圧（例えば５．５Ｖ）が、不図示の相手ドライバから印加された場合、パッド１１０から、オン状態のｎチャネルＭＯＳトランジスタＮ２及びＮ３のみでは、ｐチャネルＭＯＳトランジスタＰ５のゲート電圧は高電圧（５．５Ｖ電圧）まで上昇しない。一方、ｐチャネルＭＯＳトランジスタＰ４を介してノードＩＮＰ２にはパッド１１０から高電圧（５．５Ｖ電圧）が加えられる。ｐチャネルＭＯＳトランジスタＰ３により、ｐチャネルＭＯＳトランジスタＰ５のゲートとドレインが同電位となり、出力ディスエーブル状態のとき、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５を完全にオフすることができる。
【００５０】
図２は、図１のタイミング調整回路１２０の構成の一例を示す図である。図２（Ａ）に示すように、タイミング調整回路１２０を偶数段のインバータよりなる遅延回路によって構成してもよい。この場合、出力される制御信号ＥＮ１は、ＥＮ１の立ち下がりエッジと立ち上がりエッジを等しく遅延させる。このため、制御信号ＥＮがＬｏｗレベルからＨｉｇｈレベルに遷移するとき、出力モードへの切り替えが遅れる。
【００５１】
本実施例の変形例として、タイミング調整回路１２０として、正転バッファ回路の出力段を構成するＭＯＳトランジスタのゲート長Ｌを長くし（Ｗ／Ｌを小とする。ただし、Ｗはゲート幅一定とする。）、電流駆動能力を小とすることで、遅延時間を確保するようにしてもよい。あるいは、正転バッファ回路を構成する２段のインバータの出力段インバータのＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタの（Ｗ／Ｌを小とし）、放電能力を小として、信号の立ち上がりエッジは遅延させず、立ち下がりエッジのみを遅延させるようにしてもよい。
【００５２】
タイミング調整回路１２０のさらに別の構成として、図２（Ｂ）に示すように、制御信号ＥＮをインバータ１２１１で反転した信号を、偶数段のインバータ１２１２〜１２１２ｍ＋１（ｍは所定の正整数）よりなる遅延回路で遅延させた信号と、制御信号ＥＮをインバータ１２１１で反転した信号とを入力とするＮＡＮＤ回路１２２を備えた構成としてもよい。ＮＡＮＤ回路１２２の出力は、制御信号ＥＮの立がりエッジはそのまま出力し、立ち下がりエッジを、偶数段のインバータ１２１２〜１２１２ｍ＋１の伝播遅延時間ｔｄ分遅延させて出力する。すなわち、ＮＡＮＤ回路１２２の出力信号波形は、信号ＥＮのパルス前縁はそのままとし、後縁を遅延時間ｔｄ分延ばしたパルス幅の波形となる。
【００５３】
なお、本発明は上記実施例の構成にのみに限定されるものでなく、仕様等に応じて、適宜、タイミング調整回路及び／又は縦積みトランジスタ回路等の組み合わせが可能である。
【００５４】
図３は、本発明の第２の実施例の構成を示す図である。図３において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図３を参照すると、本発明の第２の実施例に係るバッファ回路においては、図１に示した前記第１の実施例からタイミング調整回路１２０を削除したものであり、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへ遷移時に、出力段のプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２のＨｉｇｈレベルへのプルアップ回路として、電源ＶＤＤとノードＩＮＰ２間に挿入されたスイッチトランジスタｐチャネルＭＯＳトランジスタＰ７とダイオード接続されたｐチャネルＭＯＳトランジスタＰ６の直列回路（縦積み回路）が設けられている。
【００５５】
本実施例では、前記第１の実施例で用いられたタイミング調整回路１２０が設けられていないため、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５はただちにオフし、ノードＩＮＰ１のＨｉｇｈレベル電圧は、ｎチャネルＭＯＳトランジスタＮ４を介して、ノードＩＮＰ２に伝達される構成とされるが、ｐチャネルＭＯＳトランジスタのゲートノードＩＮＰ２をｐチャネルＭＯＳトランジスタＰ７及びＰ６を介して電源電圧ＶＤＤ側に引き上げ、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１が完全にターンオフするまでの時間の短縮を図っている。
【００５６】
次に、本発明の第３の実施例として、図１のタイミング調整回路１２０を備え、電源ＶＤＤとノードＩＮＰ２間に挿入されている縦積みトランジスタ回路（Ｐ６、Ｐ７）を省いた構成としてもよい。
【００５７】
次に、本発明の第４の実施例について説明する。図４は、本発明の第４の実施例の構成を示す図である。図４において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図４を参照すると、本発明の第４の実施例においては、タイミング調整回路１２０Ａの構成が、図１に示した前記実施例の構成と相違しており、その他の構成は、図１に示した実施例と同様とされる。
【００５８】
図１に示した前記第１の実施例のタイミング調整回路１２０は、イネーブル信号ＥＮを入力し、その立ち下がりエッジを遅延させて信号ＥＮ１として出力するものである。
【００５９】
これに対して、図４を参照すると、本実施例において、タイミング調整回路１２０Ａは、パッド１１０に接続される信号線１１１と、入力バッファ１０５との間に挿入されるデプリーション型のｎチャネルＭＯＳトランジスタＮ６の出力信号（パッド１１０へ印加される入力信号）と、イネーブル信号ＥＮとを入力端子ＡとＢから入力し、ｎチャネルＭＯＳトランジスタＮ６の出力信号がＨｉｇｈレベルであるとき（パッド１１０に印加される電圧が電源電圧ＶＤＤ以上である場合）、イネーブル信号ＥＮのＨｉｇｈレベル（イネーブル状態）からＬｏｗレベル（ディスエーブル状態）への遷移時に、ワンショットパルスの信号ＥＮ１を生成して出力する。タイミング調整回路１２０Ａは、入力端子Ａに入力されるｎチャネルＭＯＳトランジスタＮ６の出力信号がＬｏｗレベルであるとき、イネーブ信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時にワンショットパルスは生成しない。
【００６０】
図５（Ａ）は、タイミング調整回路１２０Ａの構成の一例を示す図である。パッドに接続するｎチャネルＭＯＳトランジスタＮ６の出力とイネーブル信号ＥＮをＡ、Ｂ端子から入力し、Ｂ端子の信号をインバータ１２３で反転した信号と、Ａ端子の信号とを否定論理積演算をとるＡＮＤ回路１２４と、ＡＮＤ回路１２４の出力信号をセット端子Ｓに入力し、ＡＮＤ回路１２４の出力信号がＨｉｇｈのときセットされる（出力ＱからＨｉｇｈレベルを出力する）ＳＲフリップフロップ１２５と、ＳＲフリップフロップ１２５の立ち上がりエッジからワンショットパルスを生成するワンショットパルス生成回路１２６と、を備え、ワンショットパルス生成回路１２６の出力は、ＳＲフリップフロップ１２５のリセット端子Ｒに帰還入力されている。
【００６１】
図４及び図５（Ａ）を参照して、本実施例におけるタイミング調整回路１２０Ａの動作を説明する。イネーブル信号ＥＮがＬｏｗレベル（出力ディスエーブル状態）となり、ｎチャネルＭＯＳトランジスタＮ６の出力信号がＨｉｇｈレベル（電源電圧ＶＤＤ）であるとき、タイミング調整回路１２０ＡのＡＮＤ回路１２４はＨｉｇｈレベルを出力し、これを受けて、ＳＲフリップフロップ１２５は非同期でセットされ、その出力ＱをＨｉｇｈレベルとする。ワンショットパルス生成回路１２６は、ＳＲフリップフロップ１２５の出力ＱのＬｏｗレベルからＨｉｇｈレベルへの遷移を受け、所定のパルス幅のワンショットパルスを出力する。ワンショットパルス生成回路１２６から出力されるワンショットパルスをリセット端子Ｒに受けたＳＲフリップフロップ１２５はリセットされ、出力ＱはＬｏｗレベルに戻される。ｎチャネルＭＯＳトランジスタＮ６の出力信号（Ａ端子に入力される信号）がＬｏｗレベルのときは、ＡＮＤ回路１２４の出力信号はＬｏｗレベルとされ、ＳＲフリップフロップ１２５はリセット状態（出力ＱはＬｏｗレベル）を保つ。ＳＲフリップフロップ１２５は回路規模が小さいＮＯＲ型で構成される（第１の入力端子にセット（Ｓ）信号、リセット（Ｒ）信号をそれぞれ入力とする第１、第２のＮＯＲ回路を備え、第１のＮＯＲ回路の出力と第２のＮＯＲ回路の第２の入力端子を接続し、第２のＮＯＲ回路の出力と第１のＮＯＲ回路の第２の入力端子を接続して構成される）。なお、タイミング調整回路１２０Ａにおいて、入力されるイネーブル信号ＥＮがＬｏｗレベルからＨｉｇｈレベル（イネーブル状態）へ変化したときは、信号ＥＮ１がＨｉｇｈレベルを出力する構成とするため、ワンショットパルス生成回路１２６の出力信号Ｏと、Ｂ端子に入力されるイネーブル信号ＥＮとの論理和をとるＯＲ回路１２９を配置した構成としてもよい。
【００６２】
本実施例においては、イネーブル信号ＥＮと、入力モード時にパッド１１０へ印加される信号を感知して、イネーブル状態からディスエーブル状態への遷移時に、プルアップ駆動側のｐチャネルＭＯＳトランジスタＰ１のオフ状態への遷移の高速化を制御する。すなわち、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへ遷移したとき、入力信号（ｎチャネルＭＯＳトランジスタＮ６の出力信号）がＨｉｇｈレベルのときに、ワンショットパルス波形の信号ＥＮ１を生成する。ワンショットパルス信号ＥＮ１により、そのパルス幅の期間だけ、ｎチャネルＭＯＳトランジスタＮ５がオンされ、一方、ｎチャネルＭＯＳトランジスタＮ３をオフとし、したがって、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５のゲート電圧をグランド電位としてｐチャネルＭＯＳトランジスタＰ５をオンとし、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１のＨｉｇｈ電圧をノードＩＮＰ２に伝達する。一方、入力信号（ｎチャネルＭＯＳトランジスタＮ６の出力信号）がＬｏｗレベルの場合には、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルに変化したときにＳＲフリップフロップ１２５はセットされず、リセット状態を保つ。
【００６３】
図５（Ｂ）は、図５（Ａ）のワンショットパルス生成回路１２６の構成の一例を示す図である。図５（Ｃ）は、図５（Ｂ）のワンショットパルス生成回路１２６のタイミング動作を説明するための図である。ワンショットパルス生成回路１２６は、入力信号Ｉと、入力信号Ｉを奇数段のインバータ１２７１〜１２７２ｎ＋１（ただし、ｎは正整数）よりなる遅延回路で遅延させた信号とを入力するＡＮＤ回路１２８を備えており、入力信号Ｉの立ち上がりエッジに、立ち上がりエッジが同期し、遅延回路の遅延時間のパルス幅のワンショットパルスが出力される。
【００６４】
次に、本発明の第５の実施例について説明する。図６は、本発明の第５の実施例の構成を説明するための図である。図６において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図６を参照すると、本実施例は、図１のタイミング調整回路１２０を削除し、パッド１１０とグランド間に、プルダウン用のトランジスタＮ１と並列に挿入されているｎチャネルＭＯＳトランジスタＮ７と、イネーブル信号ＥＮを入力し、出力がｎチャネルＭＯＳトランジスタＮ７のゲートに接続されたワンショットパルス生成回路１３０と、を備えている。ｎチャネルＭＯＳトランジスタＮ７は、プルダウン駆動用のｎチャネルＭＯＳトランジスタＮ１と較べ、そのサイズ（例えばゲート幅Ｗ）は小さくてよい。本実施例においては、トランジスタＮ７とワンショットパルス生成回路１３０により、イネーブル信号ＥＮの立ち下がり遷移時に、ｐチャネルＭＯＳトランジスタＰ５をただちにオフ状態とせず、オン状態とすることで、プルアップ用トランジスタＰ１のオン状態からオフ状態への遷移を速める制御が行われる。
【００６５】
より詳細には、本実施例において、ワンショットパルス生成回路１３０は、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時に、ワンショットパルスを生成し、一時的に、ｎチャネルＭＯＳトランジスタＮ７をオンさせ、パッド１１０の電荷を放電し、その電圧をグランド電位とする制御を行う。イネーブル信号ＥＮの値がイネーブル状態（Ｈｉｇｈレベル）からディスエーブル状態（Ｌｏｗレベル）に切り替わったとき、パッド１１０が高電圧の場合、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５のゲートノードＴＧＣには、パッド１１０の高電圧と同レベルの電圧が印加され、ｐチャネルＭＯＳトランジスタＰ５はオフとなる。これに対して、一時的に、ｎチャネルＭＯＳトランジスタＮ７をオンさせ、パッド１１０の電圧を低電圧とすることで、ｐチャネルＭＯＳトランジスタＰ５のゲートノードＴＧＣに高電圧が印加されることはなくなり、したがって、イネーブル信号ＥＮの立ち下がり遷移時に、ｐチャネルＭＯＳトランジスタＰ５は、オン状態とされ、ノードＩＮＰ２には、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５を介してノードＩＮＰ１のＨｉｇｈ電圧が伝達される。すなわち、ｐチャネルＭＯＳトランジスタＰ１が完全にターン・オフするのに要する時間を短縮している。
【００６６】
図７は、図６のワンショットパルス生成回路１３０の構成の一例を示す図である。信号ＥＮをインバータ１３１１で反転した信号と、信号ＥＮを反転した信号を、奇数段のインバータ１３１２〜１３１２ｍ（ただし、ｍは２以上の所定の正整数）よりなる遅延回路で遅延させた信号とを入力するＡＮＤ回路１３２を備え、ＡＮＤ回路１３２の出力端子から、信号ＥＮの立ち下がりエッジに同期して立ち上がり、遅延回路（奇数段のインバータ１３１２〜１３１２ｍ）の遅延時間で規定されるパルス幅のワンショットパルスが出力される。
【００６７】
次に、本発明の第６の実施例について説明する。図８は、本発明の第６の実施例の構成を説明するための図である。図８において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図８を参照すると、本実施例は、図６に示した前記第５の実施例と同様、図１に示したタイミング調整回路１２０を削除し、前記第１の実施例のＮＯＲ回路１０２に換えて、ワンショットパルス生成回路１３０と、ＯＲ回路１０７とを備えている。イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時に、ワンショットパルス生成回路１３０はワンショットパルスを生成し、一時的に、出力段のｎチャネルＭＯＳトランジスタＮ１をオンさせてパッド１１０の電荷を放電しその電圧をグランド電位とする制御を行うようにしている。ワンショットパルス生成回路１３０は、図７に示した構成とされる。
【００６８】
図６に示した前記第５の実施例と相違して、本実施例では、前記第５の実施例のｎチャネルＭＯＳトランジスタＮ７とｎチャネルＭＯＳトランジスタＮ１を、一つのｎチャネルＭＯＳトランジスタＮ１で構成している。図８の電源ＶＤＤとプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２間に挿入される縦積み回路（Ｐ６、Ｐ７）は、図１に示した前記第１の実施例と同一とされており、その説明は省略する。
【００６９】
次に、図１に示した第１の実施例の変形例を第７の実施例として説明する。図１４は、本発明の第７の実施例を示す図である。図１４において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図１４を参照すると、本実施例は、図１に示した前記第１の実施例の構成に、タイミング調整回路１２０から出力される制御信号ＥＮ１をゲートに入力しソースが接地されているｎチャネルＭＯＳトランジスタＮ５のドレインにソースが接続され、ｐチャネルＭＯＳトランジスタＰ５のゲートにドレインが接続され、ゲートに電源電位ＶＤＤが供給されているｎチャネルＭＯＳトランジスタＮ５’が追加されている。なお、ｎチャネルＭＯＳトランジスタＮ５’のゲートに電源電圧ＶＤＤを供給するものであれば、電源ラインから直接接続するほか、回路素子を介してｎチャネルＭＯＳトランジスタＮ５’のゲートに電源電圧を供給する構成としてもよいことは勿論である。また本発明の第７の実施例においては、パッド１１０にドレインが接続され、ソースがｎチャネルＭＯＳトランジスタＮ１のドレインに接続され、ゲートに電源電圧ＶＤＤが供給されるｎチャネルＭＯＳトランジスタＮ１’を備えている。ｎチャネルＭＯＳトランジスタＮ１’、Ｎ５’は、耐圧特性を向上させるためのものであり、例えばパッド１１０に高電圧が印加された場合に、トランジスタＮ１、Ｎ５を、該高電圧に耐えられるようにするものである。前記した各実施例についても、同様な構成としてよいことは勿論である。
【００７０】
また図１等に示した上記実施例において、ゲートが電源電圧ＶＤＤでバイアスされているＮチャネルＭＯＳトランジスタＮ２を省き、ゲートに制御信号ＥＮ１の反転信号を入力するＮチャネルＭＯＳトランジスタＮ３を、パッド１１０の千号線１１１とトランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５のゲートＴＧＣ間に接続する構成としてもよい。
【００７１】
以下では、図１のタイミング調整回路１２０と、電源ＶＤＤとプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２間に挿入される縦積みｎチャネルＭＯＳトランジスタをともに具備しない構成のトレラントバッファ回路を比較例とし、この比較例と、本発明のいくつかの実施例の回路動作について、回路シミュレーション結果に基づき、比較して説明する。
【００７２】
図９は、図１に示した本実施例のトレラントバッファ回路からタイミング調整回路１２０と、縦積みｐチャネルＭＯＳトランジスタＰ６、Ｐ７を除去して構成した比較例の構成を示している。なお、図９において、図１と同一又は同等の要素には同一の参照符号が付されており、説明は省略する。
【００７３】
図１０は、図９に示した回路のイネーブル状態からディスエーブル状態への切り替え時の信号ＥＮ、ノードＩＮＰ１及びノードＩＮＰ２の信号波形を示す図である。すなわち、図１０は、図９に示した回路において、信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへの遷移を、過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉｓ）した結果得られた、信号ＥＮ、ノードＩＮＰ１及びノードＩＮＰ２の電圧波形を示しており、信号ＥＮの振幅は２．３Ｖとされ、横軸は２ｎｓ単位とされる。
【００７４】
比較例においては、図１０に示すように、イネーブル信号ＥＮの立ち下がり時に、ノードＩＮＰ２は緩やかに立ち上がっている。この場合、ｐチャネルＭＯＳトランジスタＰ１は完全にターンオフしない。これは、出力モード（イネーブル状態）時、ｐチャネルＭＯＳトランジスタＰ１がオンし、パッド１１０にＨｉｇｈレベルを出力したのち、イネーブル信号ＥＮがディスエーブル状態（Ｌｏｗレベル）に遷移したとき、トランスミッションゲートのうちｐチャネルＭＯＳトランジスタＰ５がオフしｎチャネルＭＯＳトランジスタＮ４のみがオンし、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１（Ｈｉｇｈレベル）の電圧（ノードＩＮＰ１は速やかにＨｉｇｈレベルに立ち上がる）は、ノードＩＮＰ２へは十分伝わらず、ノードＩＮＰ２は中間電圧となってしまう。すなわち、ｎチャネルＭＯＳトランジスタＮ４に接続されるノードＩＮＰ２には、ｎチャネルＭＯＳトランジスタＮ４の閾値電圧をＶｔｈとして、電源電圧ＶＤＤ−Ｖｔｈの電圧レベルが出力される。よって、ｐチャネルＭＯＳトランジスタＰ１は完全にターンオフされないか、ターンオフするのに時間がかかる。
【００７５】
図１１は、図１に示した第１の実施例の回路（タイミング調整回路１２０と縦積みトランジスタ回路Ｐ６、Ｐ７を備える）において、信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへの遷移を過渡解析した結果得られた、信号ＥＮ、ＥＮ１、ノードＩＮＰ１及びノードＩＮＰ２の電圧波形を示しており、信号ＥＮの振幅は２．３Ｖとされ、横軸は２ｎｓ単位とされる。図１１、及び後述する図１２と図１３において、縦・横軸のスケールは、図１０と同一である。
【００７６】
イネーブル信号ＥＮの立ち下がりエッジを遅延させた信号ＥＮ１は、イネーブル信号ＥＮがＬｏｗレベルとなったのちも、なお、約４ｎｓほどＨｉｇｈレベルに保持され、この期間、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５はオン状態とされ、その結果、ノードＩＮＰ２は高速に立ち上がっている（立ち上がり時間は３ｎｓ程度）。図１０に示した比較例の場合、ノードＩＮＰ２の立ち上がり時間は、１６〜１８ｎｓとされ、本実施例は、約１／５以下に短縮している。
【００７７】
図１２は、図３に示した第２の実施例の回路（タイミング調整回路１２０なし、縦積みトランジスタ回路Ｐ６、Ｐ７有りの構成）のイネーブル状態からディスエーブル状態への切り替え時の信号ＥＮ、ノードＩＮＰ１、ノードＩＮＰ２の電圧波形（過渡解析結果）を示す図である。
【００７８】
図１２に示すように、図３に示す第２の実施例の構成において、ノードＩＮＰ２の立ち上がり時間は８ｎｓ〜９ｎｓ程度とされ、図１０に示した比較例と較べて、１／２程度に短縮している。この実施例においても、出力段のプルアップ駆動用トランジスタのオンからオフへの切り替えの高速化を実現していることがわかる。
【００７９】
図１３は、図１の構成から、縦積みトランジスタ回路Ｐ６、Ｐ７を取り除き、タイミング調整回路１２０のバッファ（図２（Ａ）参照）の出力段バッファのｎチャネルＭＯＳトランジスタのゲート長Ｌを相対的に短くして、信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの立ち下がり時間を大きくしたものである（第１の実施例の変形例）。
【００８０】
図１３に示す例では、ノードＩＮＰ２の立ち上がり時間は６ｎｓ程度とされ、図１０の比較例の１／３程度に短縮している。この実施例においても、出力段のプルアップ駆動用トランジスタのオンからオフへの切り替えの高速化を実現していることがわかる。
【００８１】
なお、上記実施例においては、入力バッファ回路とトライステート出力バッファ回路とが共通のＩ／Ｏパッド（Ｉ／Ｏピン）に接続されるＩ／Ｏセルを例に説明したが、本発明において、出力ピン（出力パッド）に接続されるトライステート出力バッファのみの構成であってもよいことは勿論である。
【００８２】
以上、本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態への切り替え時に、プルアップ駆動用のトランジスタが完全にターンオフする時間を短縮し、ミックストボルテージ回路を有するシステムの高速動作を実現する、という効果を奏する。
【００８４】
また本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態（入力モード）への切り替え時、バッファに接続する相手デバイスが、バッファ出力段のプルアップ駆動用のトランジスタが完全にターンオフするまでの時間待ち状態に入り、その後データを出力する等のバスプロトコルを不要とし、高速バスシステムを実現することができる。
【００８５】
さらに本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態（入力モード）への切り替え時、プルアップ駆動用のトランジスタが即時にオフするため、電源からオン状態のプルアップ駆動用のトランジスタを介してパッドに接続されるプルダウン素子等を介して電源電流が流れることが回避され、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】（Ａ）、（Ｂ）は図１のタイミング調整回路の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】（Ａ）は、図４のタイミング調整回路の構成を示す図、（Ｂ）は、（Ａ）のワンショット回路の構成を示す図、（Ｃ）は、ワンショット回路のタイミング動作を説明するための図である。
【図６】本発明の第５の実施例の構成を示す図である。
【図７】図６のワンショット回路の構成を示す図である。
【図８】本発明の第６の実施例の構成を示す図である。
【図９】比較例の構成を示す図である。
【図１０】比較例の動作波形の一例を示す図である。
【図１１】第１の実施例の動作波形の一例を示す図である。
【図１２】第２の実施例の動作波形の一例を示す図である。
【図１３】第１の実施例の変形例の動作波形の一例を示す図である。
【図１４】第１の実施例の変形例の一例を示す図である。
【図１５】従来のトレラントバッファの構成を示す図である。
【符号の説明】
１ 出力段
２ 前段回路
３ トライステート制御回路
１１ 出力端子
２０ 相手ドライバ
１０１ ＮＡＮＤ回路
１０２ ＮＯＲ回路
１０３ インバータ
１０５ 入力バッファ
１０７ ＯＲ回路
１１０ パッド
１１１ 信号線（フィードバックパス）
１２０、１２０Ａ タイミング調整回路
１２１ インバータ
１２２ ＮＡＮＤ回路
１２４ ＡＮＤ回路
１２５ ＳＲフリップフロップ
１２６、１３０ ワンショットパルス生成回路
１２７、１３１ インバータ
１２８、１３２ ＡＮＤ回路
１２９ ＯＲ回路
Ｎ１〜Ｎ７ ｎチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ７ ｐチャネルＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体装置に関し、特に複数種の電源電圧に対応可能なミックストボルテージ回路に関する。
【０００２】
【従来の技術】
複数種の駆動電源電圧を有する半導体装置又は電子装置においては、相対的に低電源電圧駆動のトライステートバッファ回路の出力に接続される端子（パッド）を、相対的に高電源電圧駆動の回路の端子（パッド）に接続可能としたトレラントバッファ回路（「オーバーボルテージ・トレラントバッファ回路」あるいは「ミックストボルテージ回路」ともいう）が用いられる。例えば３Ｖ系電源で駆動される半導体装置のトライステート出力バッファの出力を５Ｖ系電源で駆動されるシステムのバスに接続した場合、入力モード時（出力ディスエーブル時）には、トライステート出力バッファの出力段をなすｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタをともにオフ状態として出力を高インピーダンス状態とするが、出力段のプルアップ駆動側をなすｐチャネルＭＯＳトランジスタのドレイン領域（５Ｖが印加される）からｎウエル領域（３Ｖ電源電位）に向けて順方向にｐｎ接合の寄生ダイオードが形成され、出力端子１１から３Ｖ系半導体装置内の電源電位に向けて電流が逆流することになる。この寄生ダイオードによる電流の逆流を阻止するために、出力段のプルアップ駆動側をなすｐチャネルＭＯＳトランジスタのウエル領域を電源電位から分離させる構成が知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開平９−２３８０６５号公報（第３−４頁、第１図）
【０００４】
従来のトレラントバッファ回路の理解のために、上記特許文献１に提案されている回路を例に説明しておく。図１５は、上記特許文献１に記載されている回路構成を示す図である（ただし、参照符号を一部変えている）。図１５に示すように、出力段１は、電源電位Ｖｃｃ（＋３Ｖ）と出力端子１１間に設けられるプルアップ駆動（充電駆動）用のｐチャネルＭＯＳトランジスタＰ１１と、出力端子１１とグランド（ＧＮＤ）間に設けられプルダウン駆動（放電駆動）用のｎチャネルＭＯＳトランジスタＮ１１によるＣＭＯＳ回路で構成され、プルアップ駆動側のｐチャネルＭＯＳトランジスタＰ１１は、ウエル領域ｎ１が電源Ｖｃｃ（ソース側）から分離されている。
【０００５】
前段回路２は、ＣＭＯＳ論理ゲートＧ１、Ｇ２およびＣＭＯＳインバータＩｖ２から構成されており、イネーブル信号ＥがＨｉｇｈ（高）レベルのときに、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１を入力信号Ａに応じて相補的にオン／オフ制御するための信号を出力する。トライステート制御回路３は、ＣＭＯＳインバータＩｖ３１、Ｉｖ３２、ｐチャネルＭＯＳトランジスタＰ１２、Ｐ１３、Ｐ１４、Ｐ１５、ｎチャネルＭＯＳトランジスタＮ１２、Ｎ１３、Ｎ１４から構成されており、イネーブル信号ＥがＬｏｗ（低）レベルのときに、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１をともにオフ状態とする。ｐチャネルＭＯＳトランジスタＰ１１〜Ｐ１５は共通のウエル領域ｎ１に形成されており、このうちｐチャネルＭＯＳトランジスタＰ１２は、ｐチャネルＭＯＳトランジスタＰ１１のウエル領域ｎ１と電源Ｖｃｃの間に介在し、イネーブル（信号Ｅ＝Ｈｉｇｈ）時に、ウエル領域ｎ１を電源電位Ｖｃｃに接続させる一方、ディスエーブル（Ｅ＝Ｌｏｗ）時に、ウエル領域ｎ１を電源電位Ｖｃｃ（ｐチャネルＭＯＳトランジスタＰ１１のソース）から切り離すウエル制御回路を形成している。また、ゲートが電源電位Ｖｃｃに接続されドレインとソースがｐチャネルＭＯＳトランジスタＰ１１のドレインとゲートの間に接続されているｐチャネルＭＯＳトランジスタＰ１３は、出力端子１１に高電圧（例えば＋５Ｖ）が印加されたときに、ｐチャネルＭＯＳトランジスタＰ１１のドレイン・ゲート間の電圧がしきい値をこえないように、ｐチャネルＭＯＳトランジスタＰ１１のドレイン・ゲート間をバイパスする電圧バイパス回路を形成している。
【０００６】
ｐチャネルＭＯＳトランジスタＰ１４とｎチャネルＭＯＳトランジスタＮ１２は、イネーブル時に、ｐチャネルＭＯＳトランジスタＰ１１のゲートを前段回路２（ＣＭＯＳ論理ゲートＧ１の出力）に接続する一方、ディスエーブル時には、ｐチャネルＭＯＳトランジスタＰ１１のゲートを、前段回路２から切り離す入力分離回路を形成している。ｐチャネルＭＯＳトランジスタＰ１５とｎチャネルＭＯＳトランジスタＮ１３は、ディスエーブル時に、ウエル制御回路と入力分離回路を形成するｐチャネルＭＯＳトランジスタＰ１２、Ｐ１４の各ゲートを、出力端子１１に接続するＭＯＳスイッチ回路を形成している。
【０００７】
図１５に示す回路において、イネーブル信号ＥをＨｉｇｈレベルとしてイネーブル状態に設定した場合、出力段１のｐチャネルＭＯＳトランジスタＰ１１は、論理ゲートＧ１およびＭＯＳトランジスタＮ１２、Ｐ１４を介して与えられる入力信号Ａによりオン／オフ制御され、出力段１のｎチャネルＭＯＳトランジスタＮ１１は、論理ゲートＧ２およびインバータＩｖ２を介して与えられる入力信号ＡによりｐチャネルＭＯＳトランジスタＰ１１と相補的にオン／オフ制御され、入力信号（データ信号）Ａに応じて出力端子１１をＨｉｇｈ又はＬｏｗに駆動する。このとき、出力段１のｐチャネルＭＯＳトランジスタＰ１１はウエル領域ｎ１がｐチャネルＭＯＳトランジスタＰ１２を介してＶｃｃ（＋３Ｖ）に接続された状態でオン／オフ動作する。一方、イネーブル信号ＥをＬｏｗレベルとしてディスエーブル状態に設定した場合、論理ゲートＧ１、Ｇ２の出力は入力信号Ａの状態によらずＨｉｇｈレベルに固定され、出力段１のｐチャネルＭＯＳトランジスタＰ１１とｎチャネルＭＯＳトランジスタＮ１１はともにオフ状態に設定され、出力は高インピーダンス状態となる。ディスエーブル状態のときに、出力端子１１に電源電位Ｖｃｃより高い電圧が印加されたとき、ｐチャネルＭＯＳトランジスタＰ１１の寄生ダイオードＤｓによる電流の逆流を阻止し、ｐチャネルＭＯＳトランジスタＰ１１のドレイン電圧がドレインとゲート間の逆しきい値を越えてしまうことによる電流の逆流も阻止している。
【０００８】
【発明が解決しようとする課題】
しかしながら、図１５を参照して説明した回路をはじめとして、従来のトレラントバッファ回路においては、イネーブル信号ＥをＨｉｇｈレベルとしてイネーブル状態とし、出力段のプルアップ駆動用のトランジスタがオンとされた状態から、イネーブル信号ＥをＬｏｗとして出力段のプルアップ駆動用のトランジスタがオフするまでの時間の短縮化について考慮されていない。
【０００９】
例えば図１５に示した回路では、出力モード（Ｈｉｇｈ出力）から入力モードに切り替わった時点で、ｎチャネルＭＯＳトランジスタＮ１３がオン及びｐチャネルＭＯＳトランジスタＰ１５がオンし、出力端子１１の高電圧が、ｐチャネルＭＯＳトランジスタＰ１４のゲートノードに印加され、ｐチャネルＭＯＳトランジスタＰ１４をオフさせる。よって、トランスミッションゲートを構成するｎチャネルＭＯＳトランジスタＮ１２とｐチャネルＭＯＳトランジスタＰ１４のうちｎチャネルＭＯＳトランジスタＮ１２しかオンしていず、このため、トランスミッションゲートの入力側のノードｎ３の電位は、トランスミッションゲートの出力側のノードｎ２には十分伝わらず、その結果、ｐチャネルＭＯＳトランジスタＰ１１は完全にターン・オフされないか、完全にターン・オフするまでに時間を要する。
【００１０】
すなわち、出力モードから入力モードに切り替わったとき、出力段のプルアップ駆動用のトランジスタはターン・オフ状態とならないか、ターン・オフ状態への遷移が遅れる。この場合、以下のような問題が生じる。
【００１１】
例えば入出力端子にプルダウン素子が接続されていると、電源から、完全にターン・オフ状態でないプルアップ駆動用のトランジスタ（Ｐ１１）を介して、プルダウン素子に電流が流れる。
【００１２】
また、入出力バッファ回路の入出力端子（図１５の１１）に接続する相手ドライバ（例えば図１５の２０）の駆動能力が小さい場合に、入出力バッファ回路が出力モードから入力モードへ切り替えられ相手ドライバ（例えば図１５の２０）が例えばＬｏｗレベルを出力したときに、入出力バッファ回路のプルアップ駆動用トランジスタ（完全にターン・オフ状態となっていない）により、入出力端子がプルアップされ、その電圧がＬｏｗレベルにまで下がらない場合がある。このため、出力モードから入力モードへの切り替え時、入出力バッファ回路のトライステートバッファ回路の出力がハイインピーダンス状態となるのに十分な時間が経過するまで待った後、相手ドライバが駆動を開始する等、所定のハンドシェイク（バス・プロトコル）の導入が必要とされ、高速化の妨げとなる。
【００１３】
したがって、本発明は、トレラントバッファ回路を備えた半導体装置において、出力イネーブルモードからディスエーブルモードに切り替わったとき、プルアップ側のトランジスタを高速にオフ状態とする装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成する本発明の１つのアスペクトに係る半導体装置は、出力段に、プルアップ駆動用の第１のトランジスタとプルダウン駆動用の第２のトランジスタとを少なくとも備え、制御信号がイネーブル状態を表す値のときにデータ信号に応じて出力を高レベル又は低レベルとし、前記制御信号がディスエーブル状態を表す値のときには前記第１及び第２のトランジスタをオフとして出力を高インピーダンス状態とするトライステートバッファ回路を有する半導体装置において、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン状態からオフ状態への遷移を速めるように制御する制御手段を備えている。本発明においては、前記制御手段は、前記第１のトランジスタのオン・オフを決定する信号が、前記制御信号がイネーブル状態を表す値のときに前記第１のトランジスタのオンを示すレベルである場合に、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン・オフを決定する信号が、前記第１のトランジスタをオフさせるレベルとなるまでの時間を速めるように、制御する回路を備えている。
【００１５】
本発明の他のアスペクトに係る半導体装置において、前記制御手段は、前記制御信号を入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移のタイミングを遅らせた第２の制御信号を出力するタイミング調整回路を備え、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、該タイミング調整回路からの第２の制御信号でオン・オフが制御されるトランスミッションゲートは、前記第２の制御信号の遷移エッジの遅延された時間分、データ信号及び制御信号に基づき第１のトランジスタをオン・オフする信号を出力する論理回路から出力される、前記第１のトランジスタをオフとする信号レベルを、第１のトランジスタの制御端子に伝達することで、前記第１のトランジスタのオン状態からオフ状態への遷移を速める。
【００１６】
本発明のさらに別のアスペクトに係る半導体装置において、前記制御手段は、前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタの制御端子と電源間のパスを導通させ、前記第１のトランジスタの制御端子を、前記第１のトランジスタをオン状態からオフ状態へ設定する電圧に設定する回路を備えている。
【００１７】
かかる構成の本発明によれば、出力イネーブル状態からディスエーブル状態へのモード切り替え時、プルアップ駆動用のトランジスタが完全にターンオフする時間を短縮し、ミックストボルテージ回路を有するシステムの高速動作を可能としている。なお、以下の説明からも明らかとされるように、上記課題は、特許請求の範囲の各請求項の本発明によっても同様に解決される。
【００１８】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明の好適な一実施の形態において、半導体装置は、出力段に、プルアップ駆動用の第１のトランジスタ（Ｐ１）とプルダウン駆動用の第２のトランジスタ（Ｎ１）とを少なくとも備え、制御信号（ＥＮ）がイネーブル状態を表す値のとき、データ信号（ＤＡＴＡ）に応じて出力を高レベル又は低レベルとし、制御信号（ＥＮ）がディスエーブル状態を表す値のとき、出力を高インピーダンス状態とするトライステートバッファ回路を有し、さらに、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオフ状態への遷移を速めるように制御する制御手段を備えている。
【００１９】
この制御手段は、制御信号（ＥＮ）がイネーブル状態を表す値のときに、第１のトランジスタ（Ｐ１）のオン・オフを決定する信号（例えば第１のトランジスタ（Ｐ１）の制御端子ノードＩＮＰ２の信号電圧）が第１のトランジスタ（Ｐ１）のオンを示すレベルである場合に、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン・オフを決定する信号（ノードＩＮＰ２の信号電圧）が、第１のトランジスタ（Ｐ１）をオフさせるレベルとなるまでの時間を速める回路を備えている。
【００２０】
より詳細には、本発明の一実施の形態に係る半導体装置のバッファ回路は、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし、第１のトランジスタ（Ｐ１）のオン及びオフを制御する第１の信号（ＩＮＰ１）を出力する第１の論理回路（１０１）と、第１の論理回路（１０１）の出力と第１のトランジスタ（Ｐ１）の制御端子ノード間に挿入され、制御信号（ＥＮ）がイネーブル状態を表す値のときにオンとされ、第１の論理回路（１０１）から出力される第１の信号（ＩＮＰ１）を受けて、これを第１のトランジスタ（Ｐ１）の制御端子に伝達し、一方、制御信号（ＥＮ）がディスエーブル状態を表す値のときに、オフとされる第３のトランジスタ（Ｐ５）を含むトランスミッションゲートと、を備えている。
【００２１】
そして、本発明の一実施の形態においては、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段として、制御信号（ＥＮ）を受け、該制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、トランスミッションゲートの第３のトランジスタ（Ｐ５）がオンからオフ状態に切り替わるタイミングを遅らせた制御信号（ＥＮ１）を出力するタイミング調整回路（１２０）を備えた構成としてもよい。制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、制御信号（ＥＮ１）は、イネーブル状態からディスエーブル状態への遷移タイミングが遅れ、この間、トランスミッションゲートの第３のトランジスタ（Ｐ５）はオン状態とされ、第３のトランジスタ（Ｐ５）がオンとされている期間、トランスミッションゲートは、論理回路（１０１）から出力される、第１のトランジスタ（Ｐ１）をオフとする電圧レベルの第１の信号（ノードＩＮＰ１に出力される信号）を、第１のトランジスタ（Ｐ１）の制御端子ノード（ノードＩＮＰ２）に伝達することで、第１のトランジスタ（Ｐ１）がオン状態からオフ状態へ高速に切り替わるようにしている。
【００２２】
本発明の一実施の形態において、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし第１のトランジスタ（Ｐ１）のオン及びオフを制御する第１の信号（ＩＮＰ１）を出力する第１の論理回路（１０１）は、制御信号（ＥＮ１）がイネーブル状態であり、且つ、データ信号（ＤＡＴＡ）が第１の論理値（Ｈｉｇｈ）のとき、第１の信号（ＩＮＰ１）として、第２の論理値（Ｌｏｗ）を出力し、制御信号（ＥＮ）がディスエーブル状態のときには、第１の信号（ＩＮＰ１）としてデータ信号（ＤＡＴＡ）の値によらず第１の論理値（Ｈｉｇｈ）を出力する構成としてもよい。出力段のプルアップ駆動用の第１のトランジスタ（Ｐ１）は、第１のトランジスタ（Ｐ１）の制御端子が第２の論理値（Ｌｏｗ）、及び第１の論理値（Ｈｉｇｈ）のときにそれぞれオン及びオフする。
【００２３】
本発明の一実施の形態において、タイミング調整回路（１２０）は、制御信号（ＥＮ）を入力し、該制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への遷移を遅延させた第２の制御信号（ＥＮ１）を出力し、タイミング調整回路（１２０）から出力される第２の制御信号（ＥＮ１）のイネーブル状態からディスエーブル状態への遷移に基づき、トランスミッションゲートの第３のトランジスタ（Ｐ５）がオンからオフに切り替わる。タイミング調整回路（１２０）の構成として、制御信号（ＥＮ）を所定時間遅延させて出力する遅延回路を含む。あるいは、制御信号（ＥＮ）を受けて所定時間遅延させて出力する遅延回路と、前記制御信号と、前記遅延回路の出力信号とを入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移を所定時間遅延させた信号を前記第２の制御信号（ＥＮ１）として出力する論理回路とを備えた構成としてもよい。
【００２４】
本発明の一実施の形態においては、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替え時に、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段として、第１のトランジスタ（Ｐ１）の制御端子ノード（ＩＮＰ２）と電源（ＶＤＤ）間に接続され、制御信号（ＥＮ）がイネーブル状態を表す値のとき、電源（ＶＤＤ）と第１のトランジスタの制御端子ノード（ＩＮＰ２）間のパスを非導通とし、制御信号（ＥＮ）がディスエーブル状態を表す値のときには、電源（ＶＤＤ）と第１のトランジスタの制御端子ノード（ＩＮＰ２）間のパスを導通させて、第１のトランジスタの制御端子ノード（ＩＮＰ２）を第１のトランジスタ（Ｐ１）をオフする電位に設定する、縦積みトランジスタ回路を備えている。より詳細には、縦積みトランジスタ回路は、電源（ＶＤＤ）と第１のトランジスタ（Ｐ１）の制御端子ノード（ＩＮＰ２）間に挿入され、制御信号（ＥＮ）によりオン・オフ制御されるスイッチトランジスタ（Ｐ７）と、ダイオード接続されたトランジスタ（Ｐ６）とを備えている。
【００２５】
本発明の一実施の形態において、出力すべきデータ信号（ＤＡＴＡ）と、制御信号（ＥＮ）とを入力とし、第２のトランジスタ（Ｎ１）のオン及びオフを制御する第２の信号（ＩＮＮ）を出力する第２の論理回路（１０２）を備え、第２の論理回路（１０２）の出力端子は、第２トランジスタ（Ｎ１）の制御端子に接続され、第２の論理回路（１０２）は、制御信号（ＥＮ）がイネーブル状態を示し、且つ、データ信号（ＤＡＴＡ）が第２の論理値（Ｌｏｗ）のとき、第２の信号（ＩＮＮ）として第１の論理値（Ｈｉｇｈ）を出力し、制御信号（ＥＮ）がディスエーブル状態を表す値のときには、第２の信号（ＩＮＮ）としてデータ信号（ＤＡＴＡ）によらず第２の論理値（Ｌｏｗ）を出力し、第２のトランジスタ（Ｎ１）は、その制御端子が第１及び第２の論理値のときにそれぞれオン及びオフする。
【００２６】
本発明の一実施の形態において、第１のトランジスタ（Ｐ１）の制御端子（ゲート）とその出力ノード（ドレイン）との間に、第１のトランジスタ（Ｐ１）の出力ノードに接続されるパッド（１１０）に、電源電圧（ＶＤＤ）よりも高電圧が印加されたときに、第１のトランジスタ（Ｐ１）の出力ノードと第１のトランジスタ（Ｐ１）の制御端子間をバイパスするバイパス回路（Ｐ４）を備えている。
【００２７】
本発明の一実施の形態において、トランスミッションゲートは、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル状態を表す値のときにオンする第１導電型の第３のトランジスタ（Ｐ５）と、制御端子に電源電位が印加される第２導電型の第４のトランジスタ（Ｎ４）と、を有し、第３のトランジスタ（Ｐ５）の制御端子と、トライステートバッファ回路の出力に接続されるパッド（１１０）間に、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）と、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）との直列回路を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）が、該直列回路と並列に、挿入されている。あるいは、本発明の別の実施形態によれば、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）を省き、第３のトランジスタ（Ｐ５）の制御端子と、パッド（１１０）間に、タイミング調整回路（１２０）からの第２の制御信号（ＥＮ１）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）を、第６のトランジスタ（Ｎ３）と並列に配設する構成としてもよい。
【００２８】
あるいは、本発明の別の実施の形態において、タイミング調整回路を設けず、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段を、縦積みトランジスタ回路（Ｐ６、Ｐ７）で構成する場合、トランスミッションゲートは、制御信号（ＥＮ）がイネーブル状態を表す値のときにオンする第１導電型の第３のトランジスタ（Ｐ５）と、制御端子に電源電位が印加されている、第２導電型の第４のトランジスタ（Ｎ４）と、を有し、第３のトランジスタ（Ｐ５）の制御端子と、トライステートバッファ回路の出力に接続されるパッド（１１０）間に、制御端子に電源電位（ＶＤＤ）が印加される、第２導電型の第５のトランジスタ（Ｎ２）と、制御信号（ＥＮ）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする、第２導電型の第６のトランジスタ（Ｎ３）との直列回路を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間には、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）が、該直列回路と並列に、挿入されている。あるいは、本発明の別の実施形態によれば、制御端子に電源電位（ＶＤＤ）が印加される第２導電型の第５のトランジスタ（Ｎ２）を省き、第３のトランジスタ（Ｐ５）の制御端子と、パッド（１１０）間に、制御信号（ＥＮ）がイネーブル及びディスエーブル状態を表す値のときに、それぞれオフ及びオンする第２導電型の第６のトランジスタ（Ｎ３）を備え、第３のトランジスタ（Ｐ５）の制御端子とパッド間に、制御端子に電源電位ＶＤＤが印加されている、第１導電型の第７のトランジスタ（Ｐ３）を、第６のトランジスタ（Ｎ３）と並列に配設する構成としてもよい。
【００２９】
本発明の一実施形態においては、好ましくは、第１のトランジスタ（Ｐ１）のウエル領域と共通のウエル領域（ｎ１）に、トライステートバッファ回路の出力をなすパッド（１１０）に制御端子が接続されており、第１のトランジスタ（Ｐ１）と同一の導電型の第８のトランジスタ（Ｐ２）を備え、第８のトランジスタ（Ｐ２）により、前記パッドに印加される電圧がトライステートバッファ回路の電源電圧（ＶＤＤ）と同電圧又は高電圧のとき、共通のウエル領域（ｎ１）と電源間がオフ状態に制御される。別の実施形態において、第８のトランジスタ（Ｐ２）を、第１のトランジスタ（Ｐ１）のウエル領域とは別のウエル領域に設け、該別のウエル領域を、配線・コンタクト等を介して、第１のトランジスタ（Ｐ１）のウエル領域に接続し、同電位とする構成としてもよい。また、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）、縦積み回路のダイオード接続されたトランジスタ（Ｐ６）、バイパス回路のトランジスタ（Ｐ４）は、第１のトランジスタ（Ｐ１）のウエル領域と共通のウエル領域（ｎ１）（フローティングウエル）に形成されている。あるいは、第３のトランジスタ（Ｐ５）、縦積み回路のダイオード接続されたトランジスタ（Ｐ６）、バイパス回路のトランジスタ（Ｐ４）が形成されるウエル領域を、第１のトランジスタ（Ｐ１）及び第８のトランジスタ（Ｐ２）のウエル領域を配線等で接続し、同電位とする構成としてもよい。
【００３０】
本発明の別の実施の形態において、第１のトランジスタ（Ｐ１）のオン状態からオフ状態への遷移を速めるように制御する制御手段は、前記トライステートバッファ回路の出力に接続されるパッド（１１０）の電圧を反映した信号（パッドからの入力信号）と、制御信号（ＥＮ）とを入力し、パッド（１１０）の電圧を反映した信号（パッドからの入力信号）が、パッド（１１０）の電圧が、高レベルの電圧（例えば、電源電圧（ＶＤＤ）以上の電圧）であることを示す場合、制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への遷移時に、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）を、一時的にオンさせるように制御する手段（１２０Ａ）を備えた構成としてもよい。
【００３１】
本発明の別の実施の形態において、制御信号（ＥＮ）を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替わりを検知して、所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路（１３０）を備え、トライステートバッファ回路の出力とグランド（ＧＮＤ）間に挿入され、ワンショットパルス生成回路からのワンショットパルス信号のパルス幅で規定される期間、オンとされる放電用のトランジスタ（Ｎ７）を備えた構成としてもよい。
【００３２】
本発明のさらに別の実施の形態において、制御信号（ＥＮ）を受け、前記制御信号（ＥＮ）のイネーブル状態からディスエーブル状態への切り替わりを検知して所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路（１３０）を備え、データ信号と、ワンショットパルス生成回路の出力信号とを入力し、前記データ信号が第２の論理値（Ｌｏｗ）であるか、ワンショットパルス信号がアクティブのとき、出力段のプルダウン駆動用の第２のトランジスタ（Ｎ１）をオンとする信号を生成する論理回路（１０７）を備えた構成としてもよい。
【００３３】
本発明のさらに別の実施の形態において、トランスミッションゲートを構成する第３のトランジスタ（Ｐ５）の制御端子と、グランド電位を供給する第２の電源間に、タイミング調整回路（１２０）から出力される制御信号（ＥＮ１）を制御端子に入力とし、制御信号（ＥＮ１）がイネーブル状態及びディスエーブル状態を示すとき、それぞれオン及びオフとされる第１０のトランジスタ（Ｎ５）と、第１１のトランジスタ（例えば図１４のＮ５’参照）と、を直列形態に接続し、耐圧特性を向上させる構成としてもよい。第１１のトランジスタ（Ｎ５’）は、第１０のトランジスタ（Ｎ５）の出力と第３のトランジスタ（Ｐ５）の制御端子との間に接続され、制御端子に電源電圧が供給されている。また、パッド（１１０）と、プルダウン用の第２のトランジスタ（Ｎ１）の出力との間に、制御端子に電源電圧が供給されている第１２のトランジスタ（例えば図１４のＮ１’参照）を備えた構成としてもよい。
【００３４】
本発明の一実施の形態において、前述したトライステートバッファ回路の出力に接続されるパッド（１１０）と、パッド（１１０）に接続される入力バッファ（１０５）と、を備え、制御信号（ＥＮ）がイネーブル状態を表す値のとき、前記トライステートバッファ回路からパッド（１１０）に前記データ信号に応じたレベルが出力される出力モードとされ、前記制御信号（ＥＮ）がディスエーブル状態を表す値のとき、パッド（１１０）に印加される信号を前記入力バッファが入力する入力モードとされる、Ｉ／Ｏバッファ回路を有する構成としてもよい。
【００３５】
【実施例】
上記した好適な実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の第１の実施例の構成を示す図である。本発明は、トレラントバッファ回路において、イネーブル信号の出力イネーブルからディスエーブルへの切り替え時に、出力段のプルアップ駆動用トランジスタのオン・オフを決定する信号を、プルアップ駆動用トランジスタをより速くオフするように制御する制御手段を備えている。本実施例において、この制御手段は、タイミング調整回路１２０、及び縦積みトランジスタ回路（Ｐ６、Ｐ７）よりなる。
【００３６】
より詳細には、図１を参照すると、本実施例に係るバッファ回路は、データ信号ＤＡＴＡとイネーブル信号ＥＮとを第１、第２の入力として受けるＮＡＮＤ回路１０１と、イネーブル信号ＥＮを受けるインバータ１０３と、インバータ１０３の出力信号とデータ信号ＤＡＴＡを第１、第２の入力として受けるＮＯＲ回路１０２とを備えている。
【００３７】
出力段として、ソースが電源ＶＤＤに接続され、ゲートがノードＩＮＰ２に接続され、ドレインがパッド１１０に接続されているプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１と、ソースが接地され、ゲートがＮＯＲ回路１０２の出力ノードＩＮＮに接続されているプルダウン用のｎチャネルＭＯＳトランジスタＮ１とが設けられている。ｎチャネルＭＯＳトランジスタＮ１は、高耐圧トランジスタとして構成されている。
【００３８】
ｐチャネルＭＯＳトランジスタＰ１とソースが共通接続され、ゲートにパッド１１０が接続され、ドレインとバックゲートが共通に接続されているｐチャネルＭＯＳトランジスタＰ２は、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１と電源ＶＤＤ間に介在し、イネーブル信号ＥＮがアクティブのときに、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１を電源ＶＤＤに接続させ、ディスエーブル時に（パッド１１０が高電圧時に）、ｐチャネルＭＯＳトランジスタＰ１のウエル領域ｎ１を、電源（ｐチャネルＭＯＳトランジスタＰ１のソース）から切り離す。このウエル領域ｎ１を「フローティングウエル領域」ともいう。
【００３９】
ｐチャネルＭＯＳトランジスタＰ１のゲートとドレイン間には、バイパス用のｐチャネルＭＯＳトランジスタＰ４が挿入されており、ｐチャネルＭＯＳトランジスタＰ４のゲートは電源ＶＤＤに接続されている。ｐチャネルＭＯＳトランジスタＰ４も、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１と共通のｎウエルｎ１内に設けられている。あるいは、ｐチャネルＭＯＳトランジスタＰ４、Ｐ２のウエル領域を、ｐチャネルＭＯＳトランジスタＰ１のウエル領域と配線・コンタクト等で接続し、互いに同電位とする構成としてもよい。
【００４０】
本実施例のバッファ回路は、イネーブル信号ＥＮを入力とするタイミング調整回路１２０を備えており、さらに、タイミング調整回路１２０からの出力信号ＥＮ１をゲートに受けソースがグランド電位とされているｎチャネルＭＯＳトランジスタＮ５と、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１とプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２との間に挿入されているトランスミッションゲート（「トランスファゲート」ともいう）（相補のトランジスタＰ５、Ｎ４）とを備えている。トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５は、そのゲートがｎチャネルＭＯＳトランジスタＮ５のドレインに接続されており、ｎチャネルＭＯＳトランジスタＮ４は、そのゲートが電源ＶＤＤに接続されている。トランスミッションゲート（Ｐ５、Ｎ４）は、ノードＩＮＰ１の信号レベルを受け取り、ノードＩＮＰ２への伝達の有無を制御する。ｐチャネルＭＯＳトランジスタＰ５は、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１が設けられるウエルｎ１と共通のｎウエルｎ１内に設けられている。あるいは、ｐチャネルＭＯＳトランジスタＰ５のウエル領域を、ｐチャネルＭＯＳトランジスタＰ５、Ｐ２のウエル領域と配線・コンタクト等で接続することで同電位とする構成としてもよい。
【００４１】
さらに、本実施例においては、ドレインが信号線１１１を介してパッド１１０に接続され、ゲートが電源ＶＤＤに接続されているｎチャネルＭＯＳトランジスタＮ２と、ｎチャネルＭＯＳトランジスタＮ２のソースにドレインが接続され、タイミング調整回路１２０の出力を反転するインバータ１０４の出力ＥＮＢにゲートが接続され、ソースが、ｐチャネルＭＯＳトランジスタＰ５のゲートに接続されている、ｎチャネルＭＯＳトランジスタＮ３と、ソースがパッド１１０に接続され、ゲートが電源ＶＤＤに接続され、ドレインがｐチャネルＭＯＳトランジスタＰ５のゲートに接続されている、ｐチャネルＭＯＳトランジスタＰ３と、を備えている。さらに、本実施例においては、パッド１１０にドレインが接続され、ゲートが電源ＶＤＤに接続されているディプリーション型のｎチャネルＭＯＳトランジスタＮ６を備え、ｎチャネルＭＯＳトランジスタＮ６のソースは、入力バッファ１０５の入力端に接続され、パッド１１０に入力された信号は、入力バッファ１０５から図示されない内部回路（半導体装置のＩ／Ｏ領域の内側にある回路）に供給される。
【００４２】
図１に示した回路の動作の概略を説明する。トライステートバッファ回路が、出力モード（イネーブル状態）でパッド１１０にＨｉｇｈレベルを出力している場合、イネーブル信号ＥＮはＨｉｇｈレベルとされ、データ信号ＤＡＴＡはＨｉｇｈレベルとされている。このとき、ＮＡＮＤ回路１０１の出力はＬｏｗレベルであり、また信号ＥＮ１はＨｉｇｈレベルとされ、信号ＥＮ１をゲートに受けるｎチャネルＭＯＳトランジスタＮ５がオンし、ｐチャネルＭＯＳトランジスタＰ５のゲート電位はＬｏｗレベルとされる。このため、ｐチャネルＭＯＳトランジスタＰ５がオンし、ＮＡＮＤ回路１０１の出力電圧（Ｌｏｗレベル）が、トランスミッションゲート（Ｎ４、Ｐ５）を介して、ノードＩＮＰ２に伝達され、ｐチャネルＭＯＳトランジスタＰ１はオンし電源ＶＤＤからパッド１１０を充電し、パッド１１０はＨｉｇｈレベル（電源電圧ＶＤＤ）となる。一方、ＮＯＲ回路１０２の出力（ＩＮＮ）はＬｏｗレベルであり、ｎチャネルＭＯＳトランジスタＮ１はオフ状態とされる。
【００４３】
出力イネーブル状態からディスエーブル状態へ切り替わると、イネーブル信号ＥＮはＨｉｇｈからＬｏｗレベルとされ、ＮＡＮＤ回路１０１はＨｉｇｈレベルを出力し、タイミング調整回路１２０は、イネーブル信号ＥＮの立ち下がりの遷移のタイミングを、所定の遅延時間ｔｄ分遅らせた信号ＥＮ１を出力し、遅延時間ｔｄ分遅れて、ｎチャネルＭＯＳトランジスタＮ５をオフさせる。また、信号ＥＮ１の反転信号をゲートに入力とするｎチャネルＭＯＳトランジスタＮ３も、遅延時間ｔｄ分遅れてオンする。
【００４４】
出力ディスエーブルのとき、イネーブル信号ＥＮがＬｏｗレベルになると、ノードＩＮＰ１（ＩＮＰ２）はＨｉｇｈレベル、ＮＯＲ回路１０２の出力ノードＩＮＮはＬｏｗレベルとなり、ｐチャネルＭＯＳトランジスタＰ１及びｎチャネルＭＯＳトランジスタＮ１をともにオフさせる。
【００４５】
ｎチャネルＭＯＳトランジスタＮ５は、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルに変化した時点から、タイミング調整回路１２０で設定されて遅延時間ｔｄだけ、オフになる時間が遅れ、このため、ｐチャネルＭＯＳトランジスタＰ５は、遅延時間ｔｄ分オンしている時間が延びる。この延びた時間内に、ノードＩＮＰ１の電位は、相補のトランジスタ対Ｐ５とＮ４で構成されるトランスミッションゲートを介して、ノードＩＮＰ２に伝達され、ｐチャネルＭＯＳトランジスタＰ１を完全にオフさせる。すなわち、タイミング調整回路１２０により、イネーブル信号ＥＮの立ち下がり時、ノードＩＮＰ１のＨｉｇｈレベルがトランスミッションゲートを介してノードＩＮＰ２に伝播されｐチャネルＭＯＳトランジスタＰ１を完全にオフできるようにノードＩＮＰ２の電位が上昇するまでの時間ｔｄを確保するための信号ＥＮ１（遅延時間ｔｄ）が生成される。
【００４６】
また、ディスエーブル状態になると、イネーブル信号ＥＮがＬｏｗレベルとなり、イネーブル信号ＥＮをゲートに入力するｐチャネルＭＯＳトランジスタＰ７がオンし、ｐチャネルＭＯＳトランジスタＰ６のゲート（ノードＩＮＰ２）電位もはじめにＬｏｗレベルであるため（イネーブル信号ＥＮがＬｏｗレベルとなる直前までｐチャネルＭＯＳトランジスタＰ１はオン状態でありパッド１１０にＨｉｇｈレベルを出力している）、ｐチャネルＭＯＳトランジスタＰ７と、ゲートとドレインがノードＩＮＰ２に接続されている（ダイオード接続された）ｐチャネルＭＯＳトランジスタＰ６を介して、ノードＩＮＰ２の電位は電源電圧ＶＤＤに上昇し、ｐチャネルＭＯＳトランジスタＰ１をオフさせる。ｐチャネルＭＯＳトランジスタＰ６は、フローティングウエルｎ１に形成される。なお、ｐチャネルＭＯＳトランジスタＰ６が設けられるウエルを、ｐチャネルＭＯＳトランジスタＰ１、Ｐ２のウエルと配線・コンタクト等で接続し、同電位とする構成としてもよい。
【００４７】
パッド１１０に、トライステートバッファ回路の駆動電源電圧ＶＤＤよりも高電圧が印加されているときでも、信号線１１１に接続されたデプリーション型のｎチャネルＭＯＳトランジスタＮ６により、内部回路（入力バッファ１０５）には、最大、電源電圧ＶＤＤが供給される。
【００４８】
このように、本実施例によれば、出力モードのＨｉｇｈレベル出力状態から、高インピーダンス状態への切り替え時、プルアップ駆動トランジスタが完全にターンオフすることを速めることができ、このため、モード切替に費やす時間を短縮化し、高速動作を実現する。
【００４９】
以下に、ｐチャネルＭＯＳトランジスタＰ３の作用について説明しておく。出力ディスエーブル状態のとき、パッド１１０に、電源電圧ＶＤＤ（例えば３Ｖ系）よりも高電圧（例えば５．５Ｖ）が、不図示の相手ドライバから印加された場合、パッド１１０から、オン状態のｎチャネルＭＯＳトランジスタＮ２及びＮ３のみでは、ｐチャネルＭＯＳトランジスタＰ５のゲート電圧は高電圧（５．５Ｖ電圧）まで上昇しない。一方、ｐチャネルＭＯＳトランジスタＰ４を介してノードＩＮＰ２にはパッド１１０から高電圧（５．５Ｖ電圧）が加えられる。ｐチャネルＭＯＳトランジスタＰ３により、ｐチャネルＭＯＳトランジスタＰ５のゲートとドレインが同電位となり、出力ディスエーブル状態のとき、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５を完全にオフすることができる。
【００５０】
図２は、図１のタイミング調整回路１２０の構成の一例を示す図である。図２（Ａ）に示すように、タイミング調整回路１２０を偶数段のインバータよりなる遅延回路によって構成してもよい。この場合、出力される制御信号ＥＮ１は、ＥＮ１の立ち下がりエッジと立ち上がりエッジを等しく遅延させる。このため、制御信号ＥＮがＬｏｗレベルからＨｉｇｈレベルに遷移するとき、出力モードへの切り替えが遅れる。
【００５１】
本実施例の変形例として、タイミング調整回路１２０として、正転バッファ回路の出力段を構成するＭＯＳトランジスタのゲート長Ｌを長くし（Ｗ／Ｌを小とする。ただし、Ｗはゲート幅一定とする。）、電流駆動能力を小とすることで、遅延時間を確保するようにしてもよい。あるいは、正転バッファ回路を構成する２段のインバータの出力段インバータのＣＭＯＳトランジスタを構成するｎチャネルＭＯＳトランジスタの（Ｗ／Ｌを小とし）、放電能力を小として、信号の立ち上がりエッジは遅延させず、立ち下がりエッジのみを遅延させるようにしてもよい。
【００５２】
タイミング調整回路１２０のさらに別の構成として、図２（Ｂ）に示すように、制御信号ＥＮをインバータ１２１１で反転した信号を、偶数段のインバータ１２１２〜１２１２ｍ＋１（ｍは所定の正整数）よりなる遅延回路で遅延させた信号と、制御信号ＥＮをインバータ１２１１で反転した信号とを入力とするＮＡＮＤ回路１２２を備えた構成としてもよい。ＮＡＮＤ回路１２２の出力は、制御信号ＥＮの立がりエッジはそのまま出力し、立ち下がりエッジを、偶数段のインバータ１２１２〜１２１２ｍ＋１の伝播遅延時間ｔｄ分遅延させて出力する。すなわち、ＮＡＮＤ回路１２２の出力信号波形は、信号ＥＮのパルス前縁はそのままとし、後縁を遅延時間ｔｄ分延ばしたパルス幅の波形となる。
【００５３】
なお、本発明は上記実施例の構成にのみに限定されるものでなく、仕様等に応じて、適宜、タイミング調整回路及び／又は縦積みトランジスタ回路等の組み合わせが可能である。
【００５４】
図３は、本発明の第２の実施例の構成を示す図である。図３において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図３を参照すると、本発明の第２の実施例に係るバッファ回路においては、図１に示した前記第１の実施例からタイミング調整回路１２０を削除したものであり、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへ遷移時に、出力段のプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２のＨｉｇｈレベルへのプルアップ回路として、電源ＶＤＤとノードＩＮＰ２間に挿入されたスイッチトランジスタｐチャネルＭＯＳトランジスタＰ７とダイオード接続されたｐチャネルＭＯＳトランジスタＰ６の直列回路（縦積み回路）が設けられている。
【００５５】
本実施例では、前記第１の実施例で用いられたタイミング調整回路１２０が設けられていないため、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５はただちにオフし、ノードＩＮＰ１のＨｉｇｈレベル電圧は、ｎチャネルＭＯＳトランジスタＮ４を介して、ノードＩＮＰ２に伝達される構成とされるが、ｐチャネルＭＯＳトランジスタのゲートノードＩＮＰ２をｐチャネルＭＯＳトランジスタＰ７及びＰ６を介して電源電圧ＶＤＤ側に引き上げ、プルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１が完全にターンオフするまでの時間の短縮を図っている。
【００５６】
次に、本発明の第３の実施例として、図１のタイミング調整回路１２０を備え、電源ＶＤＤとノードＩＮＰ２間に挿入されている縦積みトランジスタ回路（Ｐ６、Ｐ７）を省いた構成としてもよい。
【００５７】
次に、本発明の第４の実施例について説明する。図４は、本発明の第４の実施例の構成を示す図である。図４において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図４を参照すると、本発明の第４の実施例においては、タイミング調整回路１２０Ａの構成が、図１に示した前記実施例の構成と相違しており、その他の構成は、図１に示した実施例と同様とされる。
【００５８】
図１に示した前記第１の実施例のタイミング調整回路１２０は、イネーブル信号ＥＮを入力し、その立ち下がりエッジを遅延させて信号ＥＮ１として出力するものである。
【００５９】
これに対して、図４を参照すると、本実施例において、タイミング調整回路１２０Ａは、パッド１１０に接続される信号線１１１と、入力バッファ１０５との間に挿入されるデプリーション型のｎチャネルＭＯＳトランジスタＮ６の出力信号（パッド１１０へ印加される入力信号）と、イネーブル信号ＥＮとを入力端子ＡとＢから入力し、ｎチャネルＭＯＳトランジスタＮ６の出力信号がＨｉｇｈレベルであるとき（パッド１１０に印加される電圧が電源電圧ＶＤＤ以上である場合）、イネーブル信号ＥＮのＨｉｇｈレベル（イネーブル状態）からＬｏｗレベル（ディスエーブル状態）への遷移時に、ワンショットパルスの信号ＥＮ１を生成して出力する。タイミング調整回路１２０Ａは、入力端子Ａに入力されるｎチャネルＭＯＳトランジスタＮ６の出力信号がＬｏｗレベルであるとき、イネーブ信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時にワンショットパルスは生成しない。
【００６０】
図５（Ａ）は、タイミング調整回路１２０Ａの構成の一例を示す図である。パッドに接続するｎチャネルＭＯＳトランジスタＮ６の出力とイネーブル信号ＥＮをＡ、Ｂ端子から入力し、Ｂ端子の信号をインバータ１２３で反転した信号と、Ａ端子の信号とを否定論理積演算をとるＡＮＤ回路１２４と、ＡＮＤ回路１２４の出力信号をセット端子Ｓに入力し、ＡＮＤ回路１２４の出力信号がＨｉｇｈのときセットされる（出力ＱからＨｉｇｈレベルを出力する）ＳＲフリップフロップ１２５と、ＳＲフリップフロップ１２５の立ち上がりエッジからワンショットパルスを生成するワンショットパルス生成回路１２６と、を備え、ワンショットパルス生成回路１２６の出力は、ＳＲフリップフロップ１２５のリセット端子Ｒに帰還入力されている。
【００６１】
図４及び図５（Ａ）を参照して、本実施例におけるタイミング調整回路１２０Ａの動作を説明する。イネーブル信号ＥＮがＬｏｗレベル（出力ディスエーブル状態）となり、ｎチャネルＭＯＳトランジスタＮ６の出力信号がＨｉｇｈレベル（電源電圧ＶＤＤ）であるとき、タイミング調整回路１２０ＡのＡＮＤ回路１２４はＨｉｇｈレベルを出力し、これを受けて、ＳＲフリップフロップ１２５は非同期でセットされ、その出力ＱをＨｉｇｈレベルとする。ワンショットパルス生成回路１２６は、ＳＲフリップフロップ１２５の出力ＱのＬｏｗレベルからＨｉｇｈレベルへの遷移を受け、所定のパルス幅のワンショットパルスを出力する。ワンショットパルス生成回路１２６から出力されるワンショットパルスをリセット端子Ｒに受けたＳＲフリップフロップ１２５はリセットされ、出力ＱはＬｏｗレベルに戻される。ｎチャネルＭＯＳトランジスタＮ６の出力信号（Ａ端子に入力される信号）がＬｏｗレベルのときは、ＡＮＤ回路１２４の出力信号はＬｏｗレベルとされ、ＳＲフリップフロップ１２５はリセット状態（出力ＱはＬｏｗレベル）を保つ。ＳＲフリップフロップ１２５は回路規模が小さいＮＯＲ型で構成される（第１の入力端子にセット（Ｓ）信号、リセット（Ｒ）信号をそれぞれ入力とする第１、第２のＮＯＲ回路を備え、第１のＮＯＲ回路の出力と第２のＮＯＲ回路の第２の入力端子を接続し、第２のＮＯＲ回路の出力と第１のＮＯＲ回路の第２の入力端子を接続して構成される）。なお、タイミング調整回路１２０Ａにおいて、入力されるイネーブル信号ＥＮがＬｏｗレベルからＨｉｇｈレベル（イネーブル状態）へ変化したときは、信号ＥＮ１がＨｉｇｈレベルを出力する構成とするため、ワンショットパルス生成回路１２６の出力信号Ｏと、Ｂ端子に入力されるイネーブル信号ＥＮとの論理和をとるＯＲ回路１２９を配置した構成としてもよい。
【００６２】
本実施例においては、イネーブル信号ＥＮと、入力モード時にパッド１１０へ印加される信号を感知して、イネーブル状態からディスエーブル状態への遷移時に、プルアップ駆動側のｐチャネルＭＯＳトランジスタＰ１のオフ状態への遷移の高速化を制御する。すなわち、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへ遷移したとき、入力信号（ｎチャネルＭＯＳトランジスタＮ６の出力信号）がＨｉｇｈレベルのときに、ワンショットパルス波形の信号ＥＮ１を生成する。ワンショットパルス信号ＥＮ１により、そのパルス幅の期間だけ、ｎチャネルＭＯＳトランジスタＮ５がオンされ、一方、ｎチャネルＭＯＳトランジスタＮ３をオフとし、したがって、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５のゲート電圧をグランド電位としてｐチャネルＭＯＳトランジスタＰ５をオンとし、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１のＨｉｇｈ電圧をノードＩＮＰ２に伝達する。一方、入力信号（ｎチャネルＭＯＳトランジスタＮ６の出力信号）がＬｏｗレベルの場合には、イネーブル信号ＥＮがＨｉｇｈレベルからＬｏｗレベルに変化したときにＳＲフリップフロップ１２５はセットされず、リセット状態を保つ。
【００６３】
図５（Ｂ）は、図５（Ａ）のワンショットパルス生成回路１２６の構成の一例を示す図である。図５（Ｃ）は、図５（Ｂ）のワンショットパルス生成回路１２６のタイミング動作を説明するための図である。ワンショットパルス生成回路１２６は、入力信号Ｉと、入力信号Ｉを奇数段のインバータ１２７１〜１２７２ｎ＋１（ただし、ｎは正整数）よりなる遅延回路で遅延させた信号とを入力するＡＮＤ回路１２８を備えており、入力信号Ｉの立ち上がりエッジに、立ち上がりエッジが同期し、遅延回路の遅延時間のパルス幅のワンショットパルスが出力される。
【００６４】
次に、本発明の第５の実施例について説明する。図６は、本発明の第５の実施例の構成を説明するための図である。図６において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図６を参照すると、本実施例は、図１のタイミング調整回路１２０を削除し、パッド１１０とグランド間に、プルダウン用のトランジスタＮ１と並列に挿入されているｎチャネルＭＯＳトランジスタＮ７と、イネーブル信号ＥＮを入力し、出力がｎチャネルＭＯＳトランジスタＮ７のゲートに接続されたワンショットパルス生成回路１３０と、を備えている。ｎチャネルＭＯＳトランジスタＮ７は、プルダウン駆動用のｎチャネルＭＯＳトランジスタＮ１と較べ、そのサイズ（例えばゲート幅Ｗ）は小さくてよい。本実施例においては、トランジスタＮ７とワンショットパルス生成回路１３０により、イネーブル信号ＥＮの立ち下がり遷移時に、ｐチャネルＭＯＳトランジスタＰ５をただちにオフ状態とせず、オン状態とすることで、プルアップ用トランジスタＰ１のオン状態からオフ状態への遷移を速める制御が行われる。
【００６５】
より詳細には、本実施例において、ワンショットパルス生成回路１３０は、イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時に、ワンショットパルスを生成し、一時的に、ｎチャネルＭＯＳトランジスタＮ７をオンさせ、パッド１１０の電荷を放電し、その電圧をグランド電位とする制御を行う。イネーブル信号ＥＮの値がイネーブル状態（Ｈｉｇｈレベル）からディスエーブル状態（Ｌｏｗレベル）に切り替わったとき、パッド１１０が高電圧の場合、トランスミッションゲートを構成するｐチャネルＭＯＳトランジスタＰ５のゲートノードＴＧＣには、パッド１１０の高電圧と同レベルの電圧が印加され、ｐチャネルＭＯＳトランジスタＰ５はオフとなる。これに対して、一時的に、ｎチャネルＭＯＳトランジスタＮ７をオンさせ、パッド１１０の電圧を低電圧とすることで、ｐチャネルＭＯＳトランジスタＰ５のゲートノードＴＧＣに高電圧が印加されることはなくなり、したがって、イネーブル信号ＥＮの立ち下がり遷移時に、ｐチャネルＭＯＳトランジスタＰ５は、オン状態とされ、ノードＩＮＰ２には、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５を介してノードＩＮＰ１のＨｉｇｈ電圧が伝達される。すなわち、ｐチャネルＭＯＳトランジスタＰ１が完全にターン・オフするのに要する時間を短縮している。
【００６６】
図７は、図６のワンショットパルス生成回路１３０の構成の一例を示す図である。信号ＥＮをインバータ１３１１で反転した信号と、信号ＥＮを反転した信号を、奇数段のインバータ１３１２〜１３１２ｍ（ただし、ｍは２以上の所定の正整数）よりなる遅延回路で遅延させた信号とを入力するＡＮＤ回路１３２を備え、ＡＮＤ回路１３２の出力端子から、信号ＥＮの立ち下がりエッジに同期して立ち上がり、遅延回路（奇数段のインバータ１３１２〜１３１２ｍ）の遅延時間で規定されるパルス幅のワンショットパルスが出力される。
【００６７】
次に、本発明の第６の実施例について説明する。図８は、本発明の第６の実施例の構成を説明するための図である。図８において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図８を参照すると、本実施例は、図６に示した前記第５の実施例と同様、図１に示したタイミング調整回路１２０を削除し、前記第１の実施例のＮＯＲ回路１０２に換えて、ワンショットパルス生成回路１３０と、ＯＲ回路１０７とを備えている。イネーブル信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの遷移時に、ワンショットパルス生成回路１３０はワンショットパルスを生成し、一時的に、出力段のｎチャネルＭＯＳトランジスタＮ１をオンさせてパッド１１０の電荷を放電しその電圧をグランド電位とする制御を行うようにしている。ワンショットパルス生成回路１３０は、図７に示した構成とされる。
【００６８】
図６に示した前記第５の実施例と相違して、本実施例では、前記第５の実施例のｎチャネルＭＯＳトランジスタＮ７とｎチャネルＭＯＳトランジスタＮ１を、一つのｎチャネルＭＯＳトランジスタＮ１で構成している。図８の電源ＶＤＤとプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２間に挿入される縦積み回路（Ｐ６、Ｐ７）は、図１に示した前記第１の実施例と同一とされており、その説明は省略する。
【００６９】
次に、図１に示した第１の実施例の変形例を第７の実施例として説明する。図１４は、本発明の第７の実施例を示す図である。図１４において、図１に示した要素と同一・同等の要素には同一の参照符号が付されている。図１４を参照すると、本実施例は、図１に示した前記第１の実施例の構成に、タイミング調整回路１２０から出力される制御信号ＥＮ１をゲートに入力しソースが接地されているｎチャネルＭＯＳトランジスタＮ５のドレインにソースが接続され、ｐチャネルＭＯＳトランジスタＰ５のゲートにドレインが接続され、ゲートに電源電位ＶＤＤが供給されているｎチャネルＭＯＳトランジスタＮ５’が追加されている。なお、ｎチャネルＭＯＳトランジスタＮ５’のゲートに電源電圧ＶＤＤを供給するものであれば、電源ラインから直接接続するほか、回路素子を介してｎチャネルＭＯＳトランジスタＮ５’のゲートに電源電圧を供給する構成としてもよいことは勿論である。また本発明の第７の実施例においては、パッド１１０にドレインが接続され、ソースがｎチャネルＭＯＳトランジスタＮ１のドレインに接続され、ゲートに電源電圧ＶＤＤが供給されるｎチャネルＭＯＳトランジスタＮ１’を備えている。ｎチャネルＭＯＳトランジスタＮ１’、Ｎ５’は、耐圧特性を向上させるためのものであり、例えばパッド１１０に高電圧が印加された場合に、トランジスタＮ１、Ｎ５を、該高電圧に耐えられるようにするものである。前記した各実施例についても、同様な構成としてよいことは勿論である。
【００７０】
また図１等に示した上記実施例において、ゲートが電源電圧ＶＤＤでバイアスされているＮチャネルＭＯＳトランジスタＮ２を省き、ゲートに制御信号ＥＮ１の反転信号を入力するＮチャネルＭＯＳトランジスタＮ３を、パッド１１０の千号線１１１とトランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５のゲートＴＧＣ間に接続する構成としてもよい。
【００７１】
以下では、図１のタイミング調整回路１２０と、電源ＶＤＤとプルアップ駆動用のｐチャネルＭＯＳトランジスタＰ１のゲートノードＩＮＰ２間に挿入される縦積みｎチャネルＭＯＳトランジスタをともに具備しない構成のトレラントバッファ回路を比較例とし、この比較例と、本発明のいくつかの実施例の回路動作について、回路シミュレーション結果に基づき、比較して説明する。
【００７２】
図９は、図１に示した本実施例のトレラントバッファ回路からタイミング調整回路１２０と、縦積みｐチャネルＭＯＳトランジスタＰ６、Ｐ７を除去して構成した比較例の構成を示している。なお、図９において、図１と同一又は同等の要素には同一の参照符号が付されており、説明は省略する。
【００７３】
図１０は、図９に示した回路のイネーブル状態からディスエーブル状態への切り替え時の信号ＥＮ、ノードＩＮＰ１及びノードＩＮＰ２の信号波形を示す図である。すなわち、図１０は、図９に示した回路において、信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへの遷移を、過渡解析（ｔｒａｎｓｉｅｎｔ ａｎａｌｙｓｉｓ）した結果得られた、信号ＥＮ、ノードＩＮＰ１及びノードＩＮＰ２の電圧波形を示しており、信号ＥＮの振幅は２．３Ｖとされ、横軸は２ｎｓ単位とされる。
【００７４】
比較例においては、図１０に示すように、イネーブル信号ＥＮの立ち下がり時に、ノードＩＮＰ２は緩やかに立ち上がっている。この場合、ｐチャネルＭＯＳトランジスタＰ１は完全にターンオフしない。これは、出力モード（イネーブル状態）時、ｐチャネルＭＯＳトランジスタＰ１がオンし、パッド１１０にＨｉｇｈレベルを出力したのち、イネーブル信号ＥＮがディスエーブル状態（Ｌｏｗレベル）に遷移したとき、トランスミッションゲートのうちｐチャネルＭＯＳトランジスタＰ５がオフしｎチャネルＭＯＳトランジスタＮ４のみがオンし、ＮＡＮＤ回路１０１の出力ノードＩＮＰ１（Ｈｉｇｈレベル）の電圧（ノードＩＮＰ１は速やかにＨｉｇｈレベルに立ち上がる）は、ノードＩＮＰ２へは十分伝わらず、ノードＩＮＰ２は中間電圧となってしまう。すなわち、ｎチャネルＭＯＳトランジスタＮ４に接続されるノードＩＮＰ２には、ｎチャネルＭＯＳトランジスタＮ４の閾値電圧をＶｔｈとして、電源電圧ＶＤＤ−Ｖｔｈの電圧レベルが出力される。よって、ｐチャネルＭＯＳトランジスタＰ１は完全にターンオフされないか、ターンオフするのに時間がかかる。
【００７５】
図１１は、図１に示した第１の実施例の回路（タイミング調整回路１２０と縦積みトランジスタ回路Ｐ６、Ｐ７を備える）において、信号ＥＮがＨｉｇｈレベルからＬｏｗレベルへの遷移を過渡解析した結果得られた、信号ＥＮ、ＥＮ１、ノードＩＮＰ１及びノードＩＮＰ２の電圧波形を示しており、信号ＥＮの振幅は２．３Ｖとされ、横軸は２ｎｓ単位とされる。図１１、及び後述する図１２と図１３において、縦・横軸のスケールは、図１０と同一である。
【００７６】
イネーブル信号ＥＮの立ち下がりエッジを遅延させた信号ＥＮ１は、イネーブル信号ＥＮがＬｏｗレベルとなったのちも、なお、約４ｎｓほどＨｉｇｈレベルに保持され、この期間、トランスミッションゲートのｐチャネルＭＯＳトランジスタＰ５はオン状態とされ、その結果、ノードＩＮＰ２は高速に立ち上がっている（立ち上がり時間は３ｎｓ程度）。図１０に示した比較例の場合、ノードＩＮＰ２の立ち上がり時間は、１６〜１８ｎｓとされ、本実施例は、約１／５以下に短縮している。
【００７７】
図１２は、図３に示した第２の実施例の回路（タイミング調整回路１２０なし、縦積みトランジスタ回路Ｐ６、Ｐ７有りの構成）のイネーブル状態からディスエーブル状態への切り替え時の信号ＥＮ、ノードＩＮＰ１、ノードＩＮＰ２の電圧波形（過渡解析結果）を示す図である。
【００７８】
図１２に示すように、図３に示す第２の実施例の構成において、ノードＩＮＰ２の立ち上がり時間は８ｎｓ〜９ｎｓ程度とされ、図１０に示した比較例と較べて、１／２程度に短縮している。この実施例においても、出力段のプルアップ駆動用トランジスタのオンからオフへの切り替えの高速化を実現していることがわかる。
【００７９】
図１３は、図１の構成から、縦積みトランジスタ回路Ｐ６、Ｐ７を取り除き、タイミング調整回路１２０のバッファ（図２（Ａ）参照）の出力段バッファのｎチャネルＭＯＳトランジスタのゲート長Ｌを相対的に短くして、信号ＥＮのＨｉｇｈレベルからＬｏｗレベルへの立ち下がり時間を大きくしたものである（第１の実施例の変形例）。
【００８０】
図１３に示す例では、ノードＩＮＰ２の立ち上がり時間は６ｎｓ程度とされ、図１０の比較例の１／３程度に短縮している。この実施例においても、出力段のプルアップ駆動用トランジスタのオンからオフへの切り替えの高速化を実現していることがわかる。
【００８１】
なお、上記実施例においては、入力バッファ回路とトライステート出力バッファ回路とが共通のＩ／Ｏパッド（Ｉ／Ｏピン）に接続されるＩ／Ｏセルを例に説明したが、本発明において、出力ピン（出力パッド）に接続されるトライステート出力バッファのみの構成であってもよいことは勿論である。
【００８２】
以上、本発明を上記各実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で、当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態への切り替え時に、プルアップ駆動用のトランジスタが完全にターンオフする時間を短縮し、ミックストボルテージ回路を有するシステムの高速動作を実現する、という効果を奏する。
【００８４】
また本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態（入力モード）への切り替え時、バッファに接続する相手デバイスが、バッファ出力段のプルアップ駆動用のトランジスタが完全にターンオフするまでの時間待ち状態に入り、その後データを出力する等のバスプロトコルを不要とし、高速バスシステムを実現することができる。
【００８５】
さらに本発明によれば、出力イネーブル状態から出力を高インピーダンス状態とするディスエーブル状態（入力モード）への切り替え時、プルアップ駆動用のトランジスタが即時にオフするため、電源からオン状態のプルアップ駆動用のトランジスタを介してパッドに接続されるプルダウン素子等を介して電源電流が流れることが回避され、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】（Ａ）、（Ｂ）は図１のタイミング調整回路の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】（Ａ）は、図４のタイミング調整回路の構成を示す図、（Ｂ）は、（Ａ）のワンショット回路の構成を示す図、（Ｃ）は、ワンショット回路のタイミング動作を説明するための図である。
【図６】本発明の第５の実施例の構成を示す図である。
【図７】図６のワンショット回路の構成を示す図である。
【図８】本発明の第６の実施例の構成を示す図である。
【図９】比較例の構成を示す図である。
【図１０】比較例の動作波形の一例を示す図である。
【図１１】第１の実施例の動作波形の一例を示す図である。
【図１２】第２の実施例の動作波形の一例を示す図である。
【図１３】第１の実施例の変形例の動作波形の一例を示す図である。
【図１４】第１の実施例の変形例の一例を示す図である。
【図１５】従来のトレラントバッファの構成を示す図である。
【符号の説明】
１ 出力段
２ 前段回路
３ トライステート制御回路
１１ 出力端子
２０ 相手ドライバ
１０１ ＮＡＮＤ回路
１０２ ＮＯＲ回路
１０３ インバータ
１０５ 入力バッファ
１０７ ＯＲ回路
１１０ パッド
１１１ 信号線（フィードバックパス）
１２０、１２０Ａ タイミング調整回路
１２１ インバータ
１２２ ＮＡＮＤ回路
１２４ ＡＮＤ回路
１２５ ＳＲフリップフロップ
１２６、１３０ ワンショットパルス生成回路
１２７、１３１ インバータ
１２８、１３２ ＡＮＤ回路
１２９ ＯＲ回路
Ｎ１〜Ｎ７ ｎチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ７ ｐチャネルＭＯＳトランジスタ
Claims (30)
- 出力段に、プルアップ駆動用の第１のトランジスタとプルダウン駆動用の第２のトランジスタとを少なくとも備え、制御信号がイネーブル状態を表す値のときにデータ信号に応じて出力を高レベル又は低レベルとし、前記制御信号がディスエーブル状態を表す値のときには前記第１及び第２のトランジスタをオフとして出力を高インピーダンス状態とするトライステートバッファ回路を有する半導体装置において、
前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン状態からオフ状態への遷移を速めるように制御する制御手段を備えている、ことを特徴とする半導体装置。 - 前記制御手段は、前記制御信号がイネーブル状態を表す値のときに、前記第１のトランジスタのオン・オフを決定する信号が前記第１のトランジスタのオンを示すレベルである場合に、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタのオン・オフを決定する信号が、前記第１のトランジスタをオフさせるレベルとなるまでの時間を、速めるように制御する回路を備えている、ことを特徴とする請求項１記載の半導体装置。
- 前記データ信号と前記制御信号とを入力として受け取り、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する論理回路と、
前記制御信号がイネーブル状態を表す値のときにオン状態とされ、前記論理回路から出力される前記第１の信号を受けて前記第１のトランジスタの制御端子に伝達し、一方、前記制御信号がディスエーブル状態を表す値のときに、オフ状態とされる第３のトランジスタを含むトランスミッションゲートと、
をさらに備え、
前記制御手段が、前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記トランスミッションゲートの前記第３のトランジスタがオン状態からオフ状態に切り替わるタイミングを遅らせる回路を備え、
前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第３のトランジスタがオン状態とされている期間、前記トランスミッションゲートは、前記論理回路から出力される、前記第１のトランジスタをオフとする前記第１の信号のレベルを、前記第１のトランジスタの制御端子に伝達することで、前記第１のトランジスタのオン状態からオフ状態への遷移を速める、ことを特徴とする請求項１記載の半導体装置。 - 前記制御手段が、前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替え時に、前記第１のトランジスタの制御端子と電源との間のパスを導通させ、前記第１のトランジスタの制御端子を、前記第１のトランジスタをオフ状態とする電圧に設定する回路を備えている、ことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
- 前記制御信号と前記データ信号とを入力として受け取り、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の論理回路と、
前記第１の論理回路の出力端子と、前記第１のトランジスタの制御端子との間に挿入されているトランスミッションゲートと、
をさらに備え、
前記第１の論理回路は、前記制御信号がイネーブル状態を示す値であり、且つ、前記データ信号が第１の論理値のとき、前記第１の信号として第２の論理値を出力し、前記制御信号がディスエーブル状態を示す値のときには、前記第１の信号として前記データ信号の値によらず第１の論理値を出力し、
前記第１のトランジスタは、前記第１のトランジスタの制御端子が第２の論理値及び第１の論理値のときにそれぞれオン及びオフし、
前記トランスミッションゲートは、前記制御信号がイネーブル状態のときオンに制御される第３のトランジスタを有し、
前記制御手段が、前記制御信号を入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移のタイミングを遅らせた第２の制御信号を出力するタイミング調整回路を備え、
前記タイミング調整回路から出力される前記第２の制御信号のイネーブル状態からディスエーブル状態への遷移に基づき、前記トランスミッションゲートの前記第３のトランジスタがオン状態からオフ状態に切り替えられる、ことを特徴とする請求項１記載の半導体装置。 - 前記タイミング調整回路が、入力した前記制御信号を所定時間遅延させて出力する遅延回路を含む、ことを特徴とする請求項５記載の半導体装置。
- 前記タイミング調整回路が、前記制御信号を受けて所定時間遅延させて出力する遅延回路と、
前記制御信号と、前記遅延回路の出力信号とを入力し、前記制御信号のイネーブル状態からディスエーブル状態への遷移を所定時間遅延させた信号を前記第２の制御信号として出力する論理回路と、
を備えている、ことを特徴とする請求項５記載の半導体装置。 - 前記制御信号と前記データ信号とを入力として受け取り、前記第１のトランジスタのオン及びオフを制御する第１の信号を出力する第１の論理回路と、
前記第１の論理回路の出力端子と、前記第１のトランジスタの制御端子との間に挿入されているトランスミッションゲートと、
をさらに備え、
前記第１の論理回路は、前記制御信号がイネーブル状態を示す値であり、且つ、前記データ信号が第１の論理値のとき、前記第１の信号として第２の論理値を出力し、前記制御信号がディスエーブル状態を示す値のときには、前記第１の信号として前記データ信号の値によらず第１の論理値を出力し、
前記第１のトランジスタは、前記第１のトランジスタの制御端子の電位が第２の論理値、及び第１の論理値のときにそれぞれオン及びオフし、
前記トランスミッションゲートは、前記制御信号がイネーブル状態のときオンに制御される第３のトランジスタを有し、
前記制御手段が、前記第１のトランジスタの制御端子と電源間に接続され、前記制御信号がイネーブル状態を表す値のとき、前記電源と前記第１のトランジスタの制御端子ノード間のパスを非導通とし、前記制御信号がディスエーブル状態を表す値のときには、前記電源と前記第１のトランジスタの制御端子ノード間のパスを導通状態として、前記第１のトランジスタの制御端子の電圧を前記第１のトランジスタをオフするレベルに設定する制御回路を備えている、ことを特徴とする請求項１記載の半導体装置。 - 前記制御手段が、前記第１のトランジスタの制御端子と電源間に接続され、前記制御信号がイネーブル状態を表す値のとき、前記電源と前記第１のトランジスタの制御端子ノード間のパスを非導通とし、前記制御信号がディスエーブル状態を表す値のときには、前記電源と前記第１のトランジスタの制御端子ノード間のパスを導通状態として、前記第１のトランジスタの制御端子の電圧を、前記第１のトランジスタがオフするレベルに設定する制御回路をさらに備えている、ことを特徴とする請求項５記載の半導体装置。
- 前記制御信号と前記データ信号とを入力として受け取り、前記第２のトランジスタのオン及びオフを制御する第２の信号を出力する第２の論理回路を備え、
前記第２の論理回路の出力端子は、前記第２のトランジスタの制御端子に接続され、
前記第２の論理回路は、前記制御信号がイネーブル状態を示し、且つ、前記データ信号が、第１の論理値及び第２の論理値をとるとき、前記第２のトランジスタをオフ及びオンさせる値の出力信号をそれぞれ前記第２の信号として出力し、
前記制御信号がディスエーブル状態を表す値のときには、前記データ信号によらず、前記第２のトランジスタをオフさせる値の出力信号を前記第２の信号として出力する、ことを特徴とする請求項１、５、及び８のいずれか一に記載の半導体装置。 - 前記第１のトランジスタの出力ノードに接続され前記トライステートバッファ回路の出力をなすパッドを有し、
前記第１のトランジスタの制御端子と前記第１のトランジスタの出力ノードとの間に、前記パッドに印加される電圧が、前記トライステートバッファ回路の電源電圧又は前記電源電圧より高電圧であるとき、前記第１のトランジスタの出力ノードと前記第１のトランジスタの制御端子間をバイパスするバイパス回路を備えている、ことを特徴とする請求項１記載の半導体装置。 - 前記トライステートバッファ回路の出力をなすパッドを有し、
前記トランスミッションゲートが、前記タイミング調整回路からの前記第２の制御信号がイネーブル状態を表す値のときにオンする前記第３のトランジスタの導電型（「第１導電型」という）と逆の導電型（「第２導電型」という）とされ、制御端子に電源電位が印加される第４のトランジスタを有し、
前記第３のトランジスタの制御端子と前記パッドとの間に、制御端子に電源電位が印加される第２導電型の第５のトランジスタと、前記タイミング調整回路からの前記第２の制御信号がイネーブル及びディスエーブル状態を表す値のときにそれぞれオフ及びオンに制御される、第２導電型の第６のトランジスタとの直列回路を備え、
さらに、前記第３のトランジスタの制御端子と前記パッドとの間には、制御端子に前記電源電位が印加されている第１導電型の第７のトランジスタが、前記直列回路と並列に挿入されている、ことを特徴とする請求項５記載の半導体装置。 - 前記トライステートバッファ回路の出力をなすパッドを有し、
前記トランスミッションゲートが、前記タイミング調整回路からの前記第２の制御信号がイネーブル状態を表す値のときにオンする前記第３のトランジスタの導電型（「第１導電型」という）と逆の導電型（「第２導電型」という）とされ、制御端子に電源電位が印加される第４のトランジスタを有し、
前記第３のトランジスタの制御端子と前記パッドとの間に、前記タイミング調整回路からの前記第２の制御信号がイネーブル及びディスエーブル状態を表す値のときにそれぞれオフ及びオンに制御される、第２導電型の第５のトランジスタを備え、
さらに、前記第３のトランジスタの制御端子と前記パッドとの間には、制御端子に前記電源電位が印加されている第１導電型の第６のトランジスタが前記第５のトランジスタと並列に挿入されている、ことを特徴とする請求項５記載の半導体装置。 - 前記トライステートバッファ回路の出力をなすパッドを有し、
前記トランスミッションゲートが、前記制御信号がイネーブル状態を表す値のときにオンする前記第３のトランジスタの導電型（「第１導電型」という）と逆の導電型（「第２導電型」という）とされ、制御端子に電源電位が印加される第４のトランジスタを有し、
前記第３のトランジスタの制御端子と前記パッドとの間に、制御端子に電源電位が印加される第２導電型の第５のトランジスタと、前記制御信号がイネーブル及びディスエーブル状態を表す値のときにそれぞれオフ及びオンに制御される、第２導電型の第６のトランジスタとの直列回路を備え、
さらに、前記第３のトランジスタの制御端子と前記パッドとの間には、制御端子に電源電位が印加されている第１導電型の第７のトランジスタが、前記直列回路と並列に挿入されている、ことを特徴とする請求項８記載の半導体装置。 - 前記トライステートバッファ回路の出力をなすパッドを有し、
前記トランスミッションゲートが、前記制御信号がイネーブル状態を表す値のときにオンする前記第３のトランジスタの導電型（「第１導電型」という）と逆の導電型（「第２導電型」という）とされ、制御端子に電源電位が印加される第４のトランジスタを有し、
前記第３のトランジスタの制御端子と前記パッドとの間に、前記制御信号がイネーブル及びディスエーブル状態を表す値のときにそれぞれオフ及びオンに制御される、第２導電型の第５のトランジスタを備え、
さらに、前記第３のトランジスタの制御端子と前記パッドとの間には、制御端子に電源電位が印加されている第１導電型の第６のトランジスタが、前記第５のトランジスタと並列に挿入されている、ことを特徴とする請求項８記載の半導体装置。 - 前記第１のトランジスタの出力ノードに接続され前記トライステートバッファ回路の出力をなすパッドを有し、
前記第１のトランジスタのウエル領域と共通のウエル領域、又は、前記第１のトランジスタのウエル領域と接続されるウエル領域に、前記第１のトランジスタと同一の導電型とされ、制御端子が前記パッドに接続されている第８のトランジスタを備え、
前記パッドの電圧が、前記トライステートバッファ回路の電源電圧又は前記電源電圧よりも高電圧のとき、前記第８のトランジスタを介して、前記ウエル領域と電源間がオフ状態に制御される、ことを特徴とする請求項１記載の半導体装置。 - 前記第１のトランジスタの出力ノードに接続され前記トライステートバッファ回路の出力をなすパッドを有し、
前記第１のトランジスタのウエル領域と共通のウエル領域、又は、前記第１のトランジスタのウエル領域と接続されるウエル領域に、制御端子が前記パッドに接続されており前記第１のトランジスタと同一の導電型の第８のトランジスタを備え、
前記トランスミッションゲートを構成する第３のトランジスタは、前記第１のトランジスタ及び／又は前記第８のトランジスタのウエル領域と共通のウエル領域、又は、前記第１のトランジスタ及び前記第８のトランジスタのウエル領域に接続されるウエル領域に配設されており、
前記パッドの電圧が、前記トライステートバッファ回路の電源電圧又は前記電源電圧よりも高電圧のとき、前記第８のトランジスタを介して、前記第１、第３、及び第８のトランジスタのそれぞれに対応する前記ウエル領域と電源間がオフ状態に制御される、ことを特徴とする請求項５又は８記載の半導体装置。 - 制御端子に電源電圧が印加され、前記第１のトランジスタの制御端子と出力ノード間に接続され、前記第１のトランジスタと同一導電型の第９のトランジスタを備え、
前記第９のトランジスタは、前記第１のトランジスタ及び／又は前記第８のトランジスタのウエル領域と共通のウエル領域、又は、前記第１のトランジスタ及び前記第８のトランジスタの前記ウエル領域に接続されるウエル領域に形成されており、
前記パッドの電圧が、前記トライステートバッファ回路の電源電圧又は前記電源電圧よりも高電圧のとき、前記第８のトランジスタを介して、前記第９のトランジスタに対応する前記ウエル領域と電源間がオフ状態に制御される、ことを特徴とする請求項１６又は１７記載の半導体装置。 - 前記トランスミッションゲートの前記第３のトランジスタの制御端子と、第２の電源間に、前記タイミング調整回路から出力される前記第２の制御信号を制御端子に入力とし、前記第２の制御信号がイネーブル状態及びディスエーブル状態を示すとき、それぞれ、オン及びオフとされる第１０のトランジスタを備えている、ことを特徴とする請求項５記載の半導体装置。
- 前記トランスミッションゲートの前記第３のトランジスタの制御端子と、第２の電源間に、前記制御信号を制御端子に入力とし、前記制御信号がイネーブル状態及びディスエーブル状態を示すとき、それぞれ、オン及びオフとされる第１０のトランジスタを備えている、ことを特徴とする請求項８又は９記載の半導体装置。
- 前記トランスミッションゲートの前記第３のトランジスタの制御端子と、前記第１０のトランジスタの出力ノードとの間に接続され、制御端子に電源電圧が供給されている第１１のトランジスタを備えている、ことを特徴とする請求項１９又は２０記載の半導体装置。
- 前記トライステートバッファ回路の出力をなすパッドと、前記第２のトランジスタの出力との間に、制御端子に電源電圧が供給されている第１２のトランジスタを備えている、ことを特徴とする請求項１又は２１記載の半導体装置。
- 前記トライステートバッファ回路の出力をなすパッドを有し、
前記制御手段は、前記パッドの電圧を反映した信号と、前記制御信号とを入力し、前記パッドの電圧を反映した信号が高レベルの電圧であることを示すとき、前記制御信号のイネーブル状態からディスエーブル状態への遷移時に、前記トランスミッションゲートを構成する前記第３のトランジスタを一時的にオンさせるように制御する回路を備えている、ことを特徴とする請求項３、５、及び８のいずれか一に記載の半導体装置。 - 前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替わりを検知して、所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路と、
前記トライステートバッファ回路の出力ノードとグランド間に挿入され、前記ワンショットパルス生成回路からの出力信号を受け、前記ワンショットパルス信号のパルス幅で規定される期間、オンとされる第１３のトランジスタと、をさらに備えている、ことを特徴とする請求項５又は８記載の半導体装置。 - 前記制御信号を受け、前記制御信号のイネーブル状態からディスエーブル状態への切り替わりを検知して、所定のパルス幅のワンショットパルス信号を生成するワンショットパルス生成回路と、
前記データ信号と、前記ワンショットパルス生成回路からの出力信号とを入力し、前記データ信号が第２の論理値であるか、前記ワンショットパルス信号がアクティブのとき、前記第２のトランジスタをオンとする信号を生成する論理回路と、
をさらに備えている、ことを特徴とする請求項１記載の半導体装置。 - 前記制御回路が、前記第１のトランジスタの制御端子と前記電源間に直列形態に接続された少なくとも２つのトランジスタを有し、
前記２つのトランジスタのうちの一方のトランジスタはダイオード接続されており、他方のトランジスタの制御端子には前記制御信号が入力され、前記他方のトランジスタは、前記制御信号がイネーブル状態を表す値のときオフし、ディスエーブル状態を表す値のときオンする、ことを特徴とする請求項８又は９記載の半導体装置。 - 前記トライステートバッファ回路の出力をなすパッドを有し、
前記制御回路の前記一方のトランジスタは、前記第１のトランジスタ及び／又は前記第８のトランジスタのウエル領域と共通のウエル領域、又は、前記第１のトランジスタ及び前記第８のトランジスタの前記ウエル領域に接続されるウエル領域に形成され、
前記パッドの電圧が、前記トライステートバッファ回路の電源電圧又は前記電源電圧よりも高電圧のとき、前記第８のトランジスタを介して、前記第１、第３、及び、前記制御回路の前記一方のトランジスタのそれぞれに対応する前記ウエル領域と電源間がオフ状態に制御される、ことを特徴とする請求項２６記載の半導体装置。 - 前記トライステートバッファ回路が、ディスエーブル状態のときに、前記トライステートバッファ回路の出力に、前記トライステートバッファ回路の電源電圧、又は前期駆動電源電圧よりも高い電圧が印加可能とされるトレラントバッファよりなる、ことを特徴とする請求項１記載の半導体装置。
- 前記トライステートバッファ回路の出力に接続されるパッドと、
前記パッドに接続される入力バッファと、
をさらに備え、
前記制御信号がイネーブル状態を表す値のとき、前記トライステートバッファ回路から前記パッドに前記データ信号に応じたレベルが出力される出力モードとされ、
前記制御信号がディスエーブル状態を表す値のとき、前記パッドに印加される信号を前記入力バッファが入力する入力モードとされる、Ｉ／Ｏバッファ回路を有する、ことを特徴とする請求項１記載の半導体装置。 - 前記パッドと前記入力バッファとの間に、前記パッドに前記トライステートバッファ回路の電源電圧又は前記電源電圧よりも高い電圧が印加されたとき、前記入力バッファの入力端に、前記電源電圧レベルの信号を供給する回路を備えている、ことを特徴とする請求項２９記載の半導体装置。
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