JP2006311201A - バッファ回路 - Google Patents

Abstract

【課題】
従来のバッファ回路においては、入出力端子に電源電圧よりも高い電圧が印加される場合の逆流電流を防止しながら、高速な入出力モードの切り替えを行うには、ディレイ回路を追加しタイミング調整をする必要があった。
【解決手段】
本発明にかかるバッファ回路は、入出力モードを切り替え可能なバッファ回路であって、前記バッファ回路が出力モードの場合に、第１のトランジスタＰ１の導通状態を制御するプリドライバ１１１と、バッファ回路が出力モードの場合に、プリドライバ１１１によって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタＰ１と、バッファ回路が出力モードの場合は、第１の電源をプリドライバ１１１に供給し、入力モードの場合は、入出力端子への入力電圧に基づいて、プリドライバ１１１に第１の電源を供給あるいは遮断を行う電源回路１１４とを有するものである。
【選択図】図１

Description

本発明はバッファ回路に関し、特に端子外部から電源電圧よりも高い電圧が入力された場合であっても、端子内部に電流が流れ込まないバッファ回路に関する。

近年、半導体装置は多機能化が進んでおり、入出力信号の種類も非常に膨大になってきている。しかしながら、半導体装置の端子数はできるだけ少なくすることが求められている。そこで、１つの端子を入力モードと出力モードとの両方で使用することが行われている。また近年、消費電力を削減するために、半導体装置及び電子装置に実装される半導体装置をその機能に応じた複数の電源系、例えば、３．３Ｖの電源系と５．０Ｖの電源系とを用いてそれぞれの半導体装置を動作させて、１つの電子装置を動作させることが行われている。このような電子装置では、３．３Ｖ電源系の半導体装置に対して、５．０Ｖ電源系から信号が入力された場合、３．３Ｖ電源系の半導体装置の内部に電流が流れ込む問題がある。この問題を解決するために、電源電圧よりも高い電圧の入力があった場合であっても、端子内部に電流が流れ込まないようにするバッファ回路（トレラントバッファ回路）が用いられる。例えば、３．３Ｖ電源系で動作するバッファ回路は、出力モードの場合、接地電位から３．３Ｖまでの振幅を持つ信号を出力する。また、入力モードの場合は、端子をハイインピーダンスとして信号を受信する。３．３Ｖ系のバッファ回路が、５．０Ｖ電源系の半導体装置からの入力を受ける場合であっても、接地電位から５．０Ｖまでの振幅を持つ信号を端子内部に電流を流入させることなく受信する。このようなバッファ回路の一例が特許文献１に開示されている。

従来の一般的なバッファ回路１２００を図１２に示す。図１２を参照して従来の一般的なバッファ回路１２００について説明する。バッファ回路１２００は、モードを指定するＯＥＢ信号がＬｏｗレベル（例えば、接地電位）の場合に出力モードとなり、Ｈｉｇｈレベル（例えば、電源電圧）の場合に入力モードとなる。

まず、出力モードの場合についてバッファ回路１２００の動作を説明する。ＯＥＢ信号がＬｏｗレベルである場合、入力されるＤＡＴＡ信号と同一論理の信号を出力段１２０１より出力する。

次に、入力モードの場合についてバッファ回路１２００の動作を説明する。ＯＥＢ信号がＨｉｇｈレベルである場合、ＤＡＴＡ信号の状態に関わらず、ＯＵＴＰ信号をＬｏｗレベルとして、ＯＵＴＮ信号をＨｉｇｈレベルとする。これによって、出力段１１０１のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は非導通状態となる。これによって、出力段１２０１のノード１はハイインピーダンス状態となり、入力バッファ回路１２０８が信号を受信する。

この入力モードの場合に、入力電圧として電源電圧ＶＤＤより電圧の高い外部電源電圧の振幅を持つ信号が入力される場合がある。この場合に、内部への電流の流入を防止するために、ゲートコントロール回路１２０６とトランスファゲート１２０４を有している。

ゲートコントロール回路１２０６は、外部電源電圧が入力された場合に、ＰＭＯＳトランジスタＰ１のゲート電圧を外部電源電圧とすることで、ＰＭＯＳトランジスタＰ１が導通状態となるのを防止する。

トランスファゲート１２０４は、外部電源電圧が入力された場合に、プリドライバ１２０２に外部電源電圧が印加されるのを防止する。これによって、プリドライバ１２０２が接続されている電源電圧ＶＤＤへの逆流電流を防止する。

しかしながら、従来のバッファ回路１２００は、入出力モードを切り替える場合に、ＰＭＯＳトランジスタＰ１を完全に非導通状態とするために、トランスファゲート１２０４の非導通状態への切り替えタイミングをディレイ回路によって遅らせなければならない。つまり、この遅延時間を作るためにディレイ回路を回路設計し、タイミング調整する複雑さがあった。

また、トランスファゲート１２０４はトランジスタの寄生抵抗値を小さくするために、トランジスタサイズを大きくしなければならず、半導体装置の面積が大きくなる問題があった。また、トランスファゲート１２０４のトランジスタの寄生抵抗値があるためにＰＭＯＳトランジスタＰ１での信号の立ち上がりがおそくなり、動作速度に制限がある問題があった。
特開２００４−３２８４４３

従来のバッファ回路においては、入出力端子に電源電圧よりも高い電圧が印加される場合の逆流電流を防止しながら、高速な入出力モードの切り替えを行うには、ディレイ回路を追加しタイミング調整をする必要があった。

本発明にかかるバッファ回路は、入出力モードを切り替え可能なバッファ回路であって、前記バッファ回路が出力モードの場合に、第１のトランジスタの導通状態を制御するプリドライバと、前記バッファ回路が出力モードの場合に、前記プリドライバによって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタと、前記バッファ回路が出力モードの場合は、第１の電源を前記プリドライバに供給し、入力モードの場合は、入出力端子への入力電圧に基づいて、前記プリドライバに当該第１の電源を供給あるいは遮断を行う電源回路とを有するものである。

本発明にかかるバッファ回路によれば、入力モードの場合に電源回路が、入出力端子に入力される電圧に基づいて、プリドライバに電源電圧を供給あるいは遮断を行うことによって、入出力端子に電源電圧以上の電圧がかかった場合に、入出力端子から電源電圧への逆流電圧を防止する。これによって、プリドライバが直接第１のトランジスタを駆動できるため、遅延のない入出力モードの切り替えが可能である。また、逆流電流を防止するためのトランスファゲート及びトランスファゲートの切り替わり動作を遅延させるディレイ回路が不要であるため、素子数を減らして半導体装置の小型化が可能である。

本発明のバッファ回路によれば、入出力端子に電源電圧よりも高い電圧が印加される場合の逆流電流を防止しながら、高速な出力動作及びディレイ回路なしに高速な入出力モードの切り替えを行うことが可能である。

実施の形態１
実施の形態１にかかるバッファ回路１００を図１に示す。バッファ回路１００について図１を参照して、詳細に説明する。バッファ回路１００は、１つの入出力端子を入力モードと出力モードの両方で用いるバッファ回路である。バッファ回路の入出力端子は、例えば半導体装置の入出力端子に接続されている。バッファ回路は、出力モードで使用する出力バッファ回路１０１と入力モードで使用する入力バッファ１０２を有している。出力バッファ回路１０１は、出力モード時に内部回路から入力された信号ＤＡＴＡを入出力端子に出力する。入力バッファ回路１０２は入出力端子に入力された信号を内部回路に対して出力する。出力モードと入力モードとの切り替えは、バッファ回路１００に内部回路から入力されるＯＥＢ信号によって行われる。ＯＥＢ信号がＬｏｗレベル（例えば、接地電位）である場合は出力モードとなり、Ｈｉｇｈレベル（例えば、電源電圧ＶＤＤ）である場合は入力モードとなる。

出力バッファ回路１０１及び入力バッファ回路１０２について詳細に説明する。以下の説明では、後述するデプレッション型のＭＯＳトランジスタ以外のＭＯＳトランジスタは基本的にエンハンスメント型のＭＯＳトランジスタであるとする。また、エンハンスメント型のＭＯＳトランジスタの閾値電圧はＶｔとして説明する。

出力バッファ回路１０１は、３−Ｓｔａｔｅ制御回路１１０、プリドライバ１１１、１１２、出力段１１３、電源回路１１４、ゲートコントロール回路１１５、Ｎウェルコントロール回路１１６を有している。

３−Ｓｔａｔｅ制御回路１１０は、ＯＥＢ信号に基づいてＤＡＴＡ信号あるいは予め設定された信号を出力する回路である。３−Ｓｔａｔｅ制御回路１１０は、出力モードの場合、内部回路から入力されるＤＡＴＡ信号と同じ信号をＯＵＴＰ端子とＯＵＴＮ端子の両方からＯＵＴＰ信号とＯＵＴＮ信号として出力する。入力モードの場合は、入出力端子をハイインピーダンス状態とするために予め設定されたＯＵＴＰおよびＯＵＴＮ信号を出力する。

プリドライバ１１１、１１２は、出力段１１３のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１をそれぞれ駆動する回路である。プリドライバ１１１、１１２は、３−Ｓｔａｔｅ制御回路１１０が出力するＯＵＴＰ信号及びＯＵＴＮ信号をそれぞれ反転して出力する。プリドライバ１１１、１１２は、それぞれ、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが接続されたインバータである。

プリドライバ１１１、１１２は、それぞれインバータであるため、ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ４のゲートに、ＯＵＴＰ信号が与えられている。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートに、ＯＵＴＮ信号が与えられている。

また、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との間のノードからＰＭＯＳトランジスタＰ１を駆動する信号が出力されている。ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３との間のノードからＮＭＯＳトランジスタＮ１を駆動する信号が出力されている。

ここで、プリドライバ１１１のＮＭＯＳトランジスタＮ４のソースは接地電位に接続され、ＰＭＯＳトランジスタＰ４のソースはノード３に接続されている。ノード３は、電源回路１１４がプリドライバ１１１に供給する電圧が出力されるノードである。このノード３に与えられる電圧と電源回路１１４については後述する。

プリドライバ１１２のＮＭＯＳトランジスタＮ３のソースは接地電位に接続され、ＰＭＯＳトランジスタＰ３のソースは電源電圧ＶＤＤに接続される。

出力段１１３は、出力モードの場合は、ＤＡＴＡ信号に応じた信号を出力し、入力モードの場合は入出力端子（ノード１）をハイインピーダンスとする回路である。出力段１１３は、電源電圧ＶＤＤ−接地間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１が直列に接続されている。

ＰＭＯＳトランジスタＰ１のソースは、第１の電圧（例えば、電源電圧ＶＤＤ）に接続されており、ＮＭＯＳトランジスタＮ１のソースは、接地電位に接続されている。ＰＭＯＳトランジスタＰ１のドレインは、バッファ回路の入出力端子（ノード１）である。

この出力段１１３は、出力モードの場合はＰＭＯＳトランジスタＰ１のゲートとＮＭＯＳトランジスタＮ１のゲートに同一論理の信号が与えられるためインバータとして動作する。従って、出力モードの場合は、プリドライバ１１１、１１２で反転されたＤＡＴＡ信号をさらに反転して出力する。

一方、入力モードの場合は上述した３−Ｓｔａｔｅ制御回路１１０が出力する予め設定された信号によって、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１共に非導通状態となり、入出力端子（ノード１）をハイインピーダンス状態とする。

電源回路１１４は、プリドライバ１１１に電圧を供給する回路である。この電源回路１１４が供給する電圧は上述のノード３（プリドライバ１１１のＰＭＯＳトランジスタＰ４のソース）に与えられる。電源回路１１４は、出力モードの場合、プリドライバ１１１に第１の電源（例えば、電源電圧ＶＤＤ）を供給する。実施の形態１に電源回路１１４は、入力モードの場合、入出力端子に入力された電圧に基づいて電源電圧ＶＤＤ、又は、入出力端子に入力された電圧のいずれかを選択してプリドライバ１１１に供給する。この電源回路１１４の詳細な構成については後述する。

ゲートコントロール回路１１５は、出力段１１３のＰＭＯＳトランジスタＰ１のゲート電圧を制御する回路である。ゲートコントロール回路１１５は、入力モードのときに、入出力端子に電源電圧ＶＤＤよりも高い電圧が入力された場合、その電圧をＰＭＯＳトランジスタＰ１のゲートに与える。

ゲートコントロール回路１１５は、プリドライバ１１１と出力段１１３のＰＭＯＳトランジスタＰ１のゲート端子とを接続する配線に一方の端子が接続され、他方の端子は入出力端子に接続されている。出力モードの場合、ゲートコントロール回路１１５は、非導通状態となり、入力モードであって入出力端子（ノード１）に電源電圧ＶＤＤよりも高い電圧が入出力端子に入力された場合に導通状態となる。

Ｎウェルコントロール回路１１６は、ＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０が形成されるＮウェルの電圧をコントロールする回路である。実施の形態１では、Ｎウェルコントロール回路１１６はＰＭＯＳトランジスタＰ１０で構成されている。ＰＭＯＳトランジスタＰ１０は、ゲートが入出力端子に接続され、ソースが電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ１０のドレインは、ＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０が形成されるＮウェルに接続されている。

Ｎウェルコントロール回路１１６は、入出力端子の電圧がＶＤＤ−｜Ｖｔ｜よりも低い場合、ＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルの電圧を電源電圧ＶＤＤとする。また、入出力端子電圧がＶＤＤ−｜Ｖｔ｜よりも高い場合、ＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルと電源電圧ＶＤＤとの接続を遮断する。これにより、入出力端子の電圧が電源電圧ＶＤＤよりも高くなった場合であっても、Ｎウェルを経由して電源電圧ＶＤＤに流れ込む電流を防止しながら、ＰＭＯＳトランジスタを正常に動作させる。

入力バッファ回路１０２はレベルシフト回路１２０、インバータ１２１を有している。レベルシフト回路１２０は、入出力端子とインバータ１２１の間に接続されている。レベルシフト回路１２０は、例えば、閾値電圧Ｖｔｈが低い（例えば、−０．２Ｖ）デプレッション型ＭＯＳトランジスタであって、ゲートが電源電圧ＶＤＤに接続されており、ドレインが入出力端子に接続され、ソースがインバータ１２１に接続されている。レベルシフト回路１２０は、閾値電圧がＶｔｈとすると、入出力端子に（ＶＤＤ＋｜Ｖｔｈ｜）よりも低い電圧が入力された場合、入力された電圧をそのままインバータに伝達して、（ＶＤＤ＋｜Ｖｔｈ｜）よりも高い電圧が入力された場合には、（ＶＤＤ＋｜Ｖｔｈ｜）となる電圧をインバータに伝達する。インバータ１２１は、入力された信号の反転電圧を内部回路に伝達する。

上述の電源回路１１４の構成について更に詳細に説明する。電源回路１１４は、電源電圧スイッチ１３０、電源電圧スイッチ制御回路１３１、入出力端子電圧伝達部１３２を有している。

電源電圧スイッチ１３０は、プリドライバ１１１に対しての電源電圧ＶＤＤの供給、遮断を行うためのスイッチである。この実施の形態では、電源電圧スイッチ１３０はＰＭＯＳトランジスタＰ９で構成されている。ＰＭＯＳトランジスタＰ９のソースが電源電圧ＶＤＤに接続され、ドレインがノード３に接続されている。このノード３は、プリドライバへ１１１の電圧を供給するノードである。また、ＰＭＯＳトランジスタＰ９のゲート電圧は電源電圧スイッチ制御回路１３１によって制御されている。ここで、電源電圧スイッチ１３０のゲートが電源スイッチ制御回路１３１と接続される部分をノード４とすると、ノード４は電源電圧スイッチ制御回路１３１の出力ということが出来る。電源電圧スイッチ１３０は、電源電圧スイッチ制御回路１３１の出力がＬｏｗレベルである場合に導通状態となり、電源電圧スイッチ制御回路１３１の出力が（ＶＤＤ−｜Ｖｔ｜）以上の電圧である場合には非導通状態となる。

電源電圧スイッチ制御回路１３１は、電源電圧スイッチ１３０を導通状態とするための回路部（以下、供給制御部と呼ぶ）１４１と、電源電圧スイッチ１３０を非導通状態とするための回路部（以下、遮断制御部と呼ぶ）１４２とを有している。

供給制御部１４１は、出力モード時に、電源電圧スイッチ１３０を導通状態とし、プリドライバ１１１に対して、電源電圧ＶＤＤを供給する制御を行う部分である。

供給制御部１４１は、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２、Ｎ７を有している。ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は、インバータを構成しており電源電圧ＶＤＤと接地電位の間に直列に接続されている。ここで、インバータを構成するＮＭＯＳトランジスタＮ２およびＰＭＯＳトランジスタのゲート電極には、ＯＥＢ信号が入力されている。また、このインバータの出力に相当するＰＭＯＳトランジスタＰ２（ＮＭＯＳトランジスタＮ２）のドレインはＮＭＯＳトランジスタＮ７のゲートに接続されている。

ＮＭＯＳトランジスタＮ７は、電源電圧スイッチ１３０のゲート電極（ノード４、電源電圧スイッチ制御回路１３１の出力端子）にドレインが接続され、ソースが接地電位に接続されている。

供給制御部１４１は、出力モードの場合、ＯＥＢ信号がＬｏｗレベルであるため、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２のインバータによってＮＭＯＳトランジスタＮ７が導通状態となる。ＮＭＯＳトランジスタＮ７が導通状態となるため、ＰＭＯＳトランジスタのゲートには接地電位が与えられる。したがって、電源電圧スイッチ１３０は、導通状態となる。一方、入力モードの場合、ＯＥＢ信号がＨｉｇｈレベルであるためＮＭＯＳトランジスタＮ７が非導通状態となる。供給制御部１４１は、ＰＭＯＳトランジスタＰ９のゲートに接地電圧を与えない。

遮断制御部１４２は、入力モードのときに、入出力端子に（ＶＤＤ−｜Ｖｔ｜）以上の電圧が加わった場合に、電源電圧スイッチ１３０を、非導通状態とし、電源電圧ＶＤＤとプリドライバ１１１との接続を遮断する回路である。遮断制御部１４２は、ＮＭＯＳトランジスタＮ８とＰＭＯＳトランジスタＰ８とが一対となったスイッチである。ＮＭＯＳトランジスタＮ８のソースとＰＭＯＳトランジスタＰ８のソースは、電源電圧スイッチ制御回路１３１の出力（ノード４）に接続されている。ＮＭＯＳトランジスタＮ８のドレインとＰＭＯＳトランジスタＰ８のドレインは、入出力端子と入力バッファ回路１０２を接続する配線に接続されている。

ここで、ＮＭＯＳトランジスタＮ８のゲートにはＯＥＢ信号が入力されている。出力モードである場合、ＯＥＢ信号はＬｏｗレベルであるためＮＭＯＳトランジスタＮ８は非導通状態となる。したがってＰＭＯＳトランジスタＰ９のゲートに電源電圧などを与えることはない。入力モードである場合は、ＯＥＢ信号はＨｉｇｈレベルであるためＮＭＯＳトランジスタＮ８は導通状態となる。また、ＰＭＯＳトランジスタＰ８のドレインは、入出力端子（ノード１）と入力バッファ回路１０２とを接続する配線に接続されており、ゲートは電源電圧ＶＤＤに接続されている。ＰＭＯＳトランジスタＰ８は、入出力端子に（ＶＤＤ＋｜Ｖｔ｜）以上の電圧が加わった場合に、ソースとドレインが逆転することによって、導通状態となる。つまり、遮断制御部１４２は入力モードの場合に入出力端子に入力される電圧をＰＭＯＳトランジスタＰ９のゲートに供給する回路である。

入出力端子電圧伝達部１３２は、実施の形態１ではＰＭＯＳトランジスタＰ７で構成されている。ＰＭＯＳトランジスタＰ７は、ソースがノード３に接続され、ドレインが入出力端子に接続されている。また、ＰＭＯＳトランジスタＰ７のゲートは、電源電圧ＶＤＤに接続されている。出力モードの場合、ＰＭＯＳトランジスタＰ７は非導通状態である。入力モードであって、入出力端子に（ＶＤＤ＋｜Ｖｔ｜）以上の電圧が印加された場合、ＰＭＯＳトランジスタＰ７はソースとドレインが逆転して、導通状態となる。これによって、ノード３に接続されるプリドライバ１１１のＰＭＯＳトランジスタＰ４のソースに入出力端子に与えられた電圧が供給される。

実施の形態１にかかるバッファ回路１００について、出力モードと入力モードとの場合に分けて動作を詳細に説明する。

まず、バッファ回路１００が出力モードの場合について説明する。出力モードの場合、ＯＥＢ信号はＬｏｗレベルであり、内部回路よりＤＡＴＡ信号が入力される。ＯＥＢ信号がＬｏｗレベルであるため電源回路１１４のＰＭＯＳトランジスタＰ９のゲート電圧は接地電位となる。これによって、ＰＭＯＳトランジスタＰ９が導通状態となり、電源回路１１４の出力（ノード３）の電圧は電源電圧ＶＤＤとなる。この時、ＰＭＯＳトランジスタＰ７、Ｐ８、ＮＭＯＳトランジスタＮ８は非導通状態である。

また、３−Ｓｔａｔｅ制御回路１１０は、ＯＥＢ信号がＬｏｗレベルであるため、ＯＵＴＰ端子及びＯＵＴＮ端子からＤＡＴＡ信号と同一論理の信号を出力する。ＯＵＴＰ信号はプリドライバ１１１に入力される。プリドライバ１１１は反転したＯＵＴＰ信号によって出力段１１３のＰＭＯＳトランジスタＰ１を駆動する。この時、プリドライバ１１１のＰＭＯＳトランジスタＰ４のソースには電源回路１１４より電源電圧ＶＤＤが供給されている。ＯＵＴＮ信号はプリドライバ１１２に入力される。プリドライバ１１２は反転したＯＵＴＮ信号によって出力段１１３のＮＭＯＳトランジスタＮ１を駆動する。出力段１１３は入力されるＯＵＴＰ信号及びＯＵＴＮ信号を反転した信号をノード１より出力する。つまり、出力段１１３はＤＡＴＡ信号と同一論理の信号をノード１より出力する。

出力モードの場合、Ｎウェルコントロール回路１１６は、出力信号がＬｏｗレベルである場合にＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルを電源電圧ＶＤＤに接続する。また、出力信号がＨｉｇｈレベルである場合にＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルと電源電圧ＶＤＤとの接続を遮断する。

次に、バッファ回路１００が入力モードである場合について動作を説明する。入力モードの場合、ＯＥＢ信号はＨｉｇｈレベルであるため、３−Ｓｔａｔｅ制御回路のＯＵＴＰ端子はＤＡＴＡ信号によらずＬｏｗレベルとなり、ＯＵＴＮ端子はＤＡＴＡ信号によらずＨｉｇｈレベルとなる。これによって出力段１１３のＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は共に非導通状態となり、ノード１をハイインピーダンス状態とする。

入出力端子に接地電位（Ｌｏｗレベル）の信号が入力された場合、入力された信号はレベルシフト回路１２０を介してインバータ１２１に供給される。これにより、内部回路には電源電圧ＶＤＤ（Ｈｉｇｈレベル）の信号が伝達される。

また、電源回路１１４のＮＭＯＳトランジスタＮ８は導通状態である。そのため、電源電圧スイッチ１３０には入出力端子−入力バッファ間の配線、トランジスタＮ８を介して接地電位が供給され導通状態となる。電源回路１１４は電源電圧ＶＤＤをプリドライバ１１１に供給する。Ｎウェルコントロール回路１１６は、入出力端子に入力される電圧が接地電位であるため、導通状態となりＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルに電源電圧ＶＤＤを供給する。

入出力端子に電源電圧ＶＤＤに相当する信号が入力された場合、入力された信号はレベルシフト回路１２０のインバータ１２１側の端子で電圧が電源電圧ＶＤＤ相当となり、この電圧がインバータ１２１に供給される。これにより、内部回路にはＬｏｗレベルの信号が伝達される。

また、電源回路１１４のＮＭＯＳトランジスタＮ８が導通状態であるため、電源電圧スイッチ１３０には電源電圧ＶＤＤ相当の電圧が供給され非導通状態となり、電源回路１１４はプリドライバ１１１への電源電圧ＶＤＤの供給を遮断する。Ｎウェルコントロール回路１１６は、入出力端子電圧が電源電圧ＶＤＤ相当の電圧であるため、非導通状態となりＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェル領域への電源電圧ＶＤＤの供給を遮断する。

入出力端子に外部電源電圧（例えば、５．０Ｖ）の信号が入力された場合、入力された信号はレベルシフト回路１２０のインバータ１２１側の端子で電圧が（ＶＤＤ＋｜Ｖｔｈ｜）となり、この電圧がインバータ１２１に供給される。これにより、内部回路にはＬｏｗレベルの信号が伝達される。

また、電源回路１１４のＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８が導通状態であるため、電源電圧スイッチ１３０は外部電源電圧が供給されて非導通状態となる。つまり、プリドライバ１１１と電源電圧ＶＤＤの接続が遮断される。このとき、電源回路１１４の入出力端子電圧伝達部１３２（ＰＭＯＳトランジスタＰ７）は導通状態であるため、電源回路１１４はプリドライバ１１１に入出力端子電圧（例えば、外部電源電圧）を供給する。また、ゲートコントロール回路１１５（ＰＭＯＳトランジスタＰ６）が導通状態となるため、プリドライバ１１１の出力（ノード２）は外部電源電圧となり、出力段１１３のＰＭＯＳトランジスタＰ１のゲート電圧も外部電源電圧となる。Ｎウェルコントロール回路１１６は、入出力端子の電圧が外部電源電圧であるため、非導通状態となりＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルへの電源電圧ＶＤＤの供給を遮断する。

本実施の形態１のバッファ回路によれば、入力モードであって、バッファ回路の電源電圧ＶＤＤよりも電圧の高い外部電源電圧が入力された場合に、出力段１１３のＰＭＯＳトランジスタＰ１のソースとドレインが逆転し、導通状態となる。このことによるＰＭＯＳトランジスタＰ１への電流の逆流を防止するために、ＰＭＯＳトランジスタＰ６が外部電源電圧をＰＭＯＳトランジスタＰ１のゲートに供給する。このとき、電源回路１１４は、出力バッファ回路１０１のプリドライバ１１１と電源電圧ＶＤＤとの接続を遮断する。これによって、バッファ回路に電源電圧ＶＤＤよりも電圧の高い外部電源電圧が入力された場合であっても、プリドライバ１１１と電源電圧ＶＤＤとの接続は遮断されているため、入出力端子、ＰＭＯＳトランジスタＰ６、プリドライバ１１１を経由し、電源電圧ＶＤＤに流入する電流を防止することが可能である。さらに、Ｎウェルコントロール回路１１６は、電源電圧ＶＤＤよりも電圧の高い外部電源電圧が入力された場合にＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルを電源電圧ＶＤＤと遮断する。これによって、ＰＭＯＳトランジスタのＮウェルを経由して電源電圧ＶＤＤに流れ込む電流を防止する。

また、従来のバッファ回路では、トランスファゲートによって、入出力端子、ゲートコントロール回路、プリドライバを経由して流れる電流を防止していた。トランスファゲートがあるために、バッファ回路の出力段を出力モードから完全なハイインピーダンス状態に切り替える場合、ディレイ回路でトランスファゲートが非導通状態となるタイミングを遅らせる必要があった。このため、ディレイ回路を回路設計し、タイミング調整する複雑さがあった。しかしながら、本実施の形態１にかかるバッファ回路は、トランスファゲートを有していないため、従来必要であった遅延時間が必要なく高速な通信が可能である。さらに、トランスファゲート及びディレイ回路が必要ないために回路のレイアウト面積を小さくできる。

本実施の形態は上述のバッファ回路１００の電源回路１１４内の素子及びゲートコントロール回路１１５の接続を変形することでも実現可能である。接続の変形例を図２から５に示す。図２に示すバッファ回路２００は、図１に示すバッファ回路１００に過電圧保護素子であるＮＭＯＳトランジスタＮ９、Ｎ１０、Ｎ１１、Ｎ１２を追加したものである。ゲート酸化膜に信頼性上問題となるゲート−ドレイン間電圧が印加される素子を用いる場合、外部電源電圧がドレインに印加される可能性のあるＮＭＯＳトランジスタに過電圧保護素子を追加する。

過電圧保護素子となるＮＭＯＳトランジスタは、ドレインが保護されるＮＭＯＳトランジスタのドレインが接続されていたノードに接続され、ソースが保護されるＮＭＯＳトランジスタのドレインに接続されており、ゲートが電源電圧ＶＤＤに接続されている。この場合、保護素子となるＮＭＯＳトランジスタのドレインに電源電圧ＶＤＤ以上の電圧印加された場合であっても、ＮＭＯＳトランジスタＮ１のドレイン電圧をＶＤＤ−Ｖｔに抑制する。これにより、保護されるＮＭＯＳトランジスタのゲート−ドレイン間のゲート酸化膜に信頼性上問題となる電圧が印加されることはない。

図２に示すバッファ回路２００においては、ＮＭＯＳトランジスタＮ７に対してＮ９、ＮＭＯＳトランジスタＮ８に対してＮ１０、ＮＭＯＳトランジスタＮ１に対してＮ１１、ＮＭＯＳトランジスタＮ４に対してＮ１２が接続されている。

上記接続によって、図２に示すバッファ回路２００は、低いゲート酸化膜耐圧の素子を用いた場合であっても、電源電圧ＶＤＤ以上の大きな振幅を持つ入力信号を受信することが可能である。図２に示すバッファ回路２００は、過電圧保護素子が追加されているのみであるため、図１に示すバッファ回路１００と同様の動作となる。

図３に示すバッファ回路３００は、図１に示すバッファ回路１００に対して、電源回路１１４のＰＭＯＳトランジスタＰ８の接続を変更したものである。図３に示すバッファ回路３００では、ＰＭＯＳトランジスタＰ８はゲートが電源電圧ＶＤＤに接続されて、ソースがＮＭＯＳトランジスタＮ８のソースに接続され、ドレインがノード３に接続されている。外部電源電圧が入力された場合、ＰＭＯＳトランジスタＰ７がＰＭＯＳトランジスタＰ８を介して外部電源電圧をＰＭＯＳトランジスタＰ９のゲートに供給し、ＰＭＯＳトランジスタＰ９を非導通状態とする。つまり、プリドライバ１１１と電源電圧ＶＤＤとの接続が遮断されるため、入出力端子からプリドライバ１１１を経由して電源電圧ＶＤＤ流れる電流を防止することが可能である。従って、図３に示すバッファ回路３００においても図１に示すバッファ回路１００と同様の効果は得られる。

図４に示すバッファ回路４００は、図３に示すバッファ回路３００に対して、ＰＭＯＳトランジスタＰ７の接続を変更したものである。図４に示すバッファ回路４００は、ＰＭＯＳトランジスタＰ７のゲートが電源電圧ＶＤＤに接続されて、ソースがノード３に接続され、ドレインがＰＭＯＳトランジスタＰ６のソースと接続されている。これによって、ＰＭＯＳトランジスタＰ９のゲートへの外部電源電圧は、入出力端子、ゲートコントロール回路１１５、ＰＭＯＳトランジスタＰ７、Ｐ８を経由して供給される。このため、ＰＭＯＳトランジスタＰ９は非導通状態となる。つまり、プリドライバ１１１と電源電圧ＶＤＤの接続が遮断されるため、入出力端子からプリドライバ１１１を経由して電源電圧ＶＤＤに流れる電流を防止することが可能である。従って、図４に示すバッファ回路４００においても図１に示すバッファ回路１００と同様の効果は得られる。

図５に示すバッファ回路５００は、図１に示すバッファ回路１００に対して、ＰＭＯＳトランジスタＰ６、Ｐ７の接続を変更したものである。図５に示すバッファ回路５００のＰＭＯＳトランジスタＰ７は、ゲートが電源電圧ＶＤＤに接続されて、ソースがＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８のソース側に接続され、ドレインがノード３に接続されている。また、ＰＭＯＳトランジスタＰ６は、ゲートが電源電圧ＶＤＤに接続されて、ソースがノード３に接続され、ドレインが出力段１１３のＰＭＯＳトランジスタＰ１のゲート（ノード２）に接続されるに接続されている。これによって、ＰＭＯＳトランジスタＰ９のゲートへの外部電源電圧は、入出力端子、ＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８を経由して供給される。ＰＭＯＳトランジスタＰ９のドレインへの外部電源電圧は、ＰＭＯＳトランジスタＰ７を経由して供給される。このため、ＰＭＯＳトランジスタＰ９は非導通状態となる。つまり、プリドライバ１１１とＰＭＯＳトランジスタＰ９との接続が切断されるため、入出力端子から電源電圧ＶＤＤに流れる電流を防止することが可能である。また、ＰＭＯＳトランジスタＰ１のゲートへの外部電源電圧は、供給制御部１４２、ＰＭＯＳトランジスタＰ７、Ｐ６を経由して供給されるため、電源電圧ＶＤＤに流れる電流も防止できる。従って、図５に示すバッファ回路５００においても図１に示すバッファ回路１００と同様の効果は得られる。

実施の形態２
実施の形態２にかかるバッファ回路６００の回路図を図６に示す。実施の形態２にかかるバッファ回路６００は、実施の形態１にかかるバッファ回路１００と実質的に同じ回路である。実施の形態２にかかるバッファ回路６００は、実施の形態１にかかるバッファ回路１００に対して、Ｎウェルコントロール回路１１６のＰＭＯＳトランジスタＰ１０のゲートの接続が異なる。実施の形態１にかかるバッファ回路１００と同様の構成要素に対してはバッファ回路１００と同様の符号を付して説明を省略する。

実施の形態１にかかるバッファ回路１００では、ＰＭＯＳトランジスタＰ１０のゲートは入出力端子に接続されているのに対し、実施の形態２にかかるバッファ回路６００ではＰＭＯＳトランジスタＰ１０のゲートは電源回路１１４のＮＭＯＳトランジスタＮ７とＰＭＯＳトランジスタＰ９とを接続する配線に接続されている。

上記のような接続とすることで、バッファ回路６００が出力モードである場合、Ｎウェルコントロール回路１１６は、常にＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルを電源電圧ＶＤＤに接続することが可能である。ＰＭＯＳトランジスタは、Ｎウェル領域の電圧によって素子の特性が変化する。ＰＭＯＳトランジスタはＮウェルの電圧が電源電圧ＶＤＤより高い時に駆動能力が低くなる特性を有している。つまり、出力モードの場合に、常にＮウェルと電源電圧ＶＤＤを接続することで、ＰＭＯＳトランジスタの特性を安定した理想の状態とすることが可能である。

また、入力モードである場合は、Ｎウェルコントロール回路は、外部電源電圧がＶＤＤ−｜Ｖｔ｜まではＮウェルを電源電圧ＶＤＤに接続し、ＶＤＤ−｜Ｖｔ｜以上になるとＰＭＯＳトランジスタＰ４、Ｐ６〜Ｐ１０のＮウェルと電源電圧ＶＤＤとの接続を遮断する。

出力モードの場合には、ＰＭＯＳトランジスタＰ１０のゲートを入出力端子に接続していた場合、入出力端子に出力している電圧レベルがＬｏｗレベルからＨｉｇｈレベル切り替わると、ＰＭＯＳトランジスタＰ１０のゲート−ドレイン間の寄生カップリング容量によりＮウェルに電源電圧よりも高い電圧が瞬間的に印加される。この瞬間的に印加される電圧によってＰＭＯＳトランジスタのゲート酸化膜が劣化する問題がある。しかしながら、実施の形態２にかかるバッファ回路６００では、ＰＭＯＳトランジスタＰ１０のゲートがＮＭＯＳトランジスタＮ７とＰＭＯＳトランジスタＰ９とを接続する配線に接続されているため、Ｎウェル領域に瞬間的な高電圧が印加されることはない。これによって、素子の信頼性の向上が可能である。また、駆動能力は低下しない。

実施の形態２にかかるバッファ回路６００においても、実施の形態１と同様の変形例を考えることができる。例として、図３及び図４に示されるバッファ回路の変形例をそれぞれ図７及び８に示す。図７に示すバッファ回路７００は、図３に示されるバッファ回路３００に対して、ＰＭＯＳトランジスタＰ１０のゲートの接続先を、ＮＭＯＳトランジスタＮ８とＰＭＯＳトランジスタＰ９とを接続する配線としたものである。この場合であっても、図６に示されるバッファ回路６００と同様の接続の変更を図３に示されるバッファ回路３００に対して行ったのみであるため、バッファ回路６００と同様の効果を得ることができる。

また、図８に示すバッファ回路８００は、図４に示されるバッファ回路４００に対して、ＰＭＯＳトランジスタＰ１０のゲートの接続先を、ＮＭＯＳトランジスタＮ７とＰＭＯＳトランジスタＰ９とを接続する配線としたものである。この場合であっても、図６に示されるバッファ回路６００と同様の接続の変更を図４に示されるバッファ回路４００に対して行ったのみであるため、バッファ回路６００と同様の効果を得ることができる。

実施の形態３
実施の形態３にかかるバッファ回路９００を図９に示す。実施の形態３にかかるバッファ回路９００は、実施の形態１にかかるバッファ回路１００と実質的に同じ回路である。実施の形態３にかかるバッファ回路９００は、実施の形態１にかかるバッファ回路１００に対してＰＭＯＳトランジスタＰ７が削除されているのみである。実施の形態１にかかるバッファ回路１００と同様の構成要素に対してはバッファ回路１００と同様の符号を付して説明を省略する。

実施の形態３にかかるバッファ回路９００は、ＰＭＯＳトランジスタＰ７が削除されている。しかしながら、入出力端子に外部電源電圧が入力された場合、ＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８によって、外部電源電圧をＰＭＯＳトランジスタＰ９のゲートに供給する。これによって、プリドライバ１１１と電源電圧ＶＤＤとの接続が遮断されるため、入出力端子、ＰＭＯＳトランジスタＰ６、プリドライバ１１１（ＰＭＯＳトランジスタＰ４）を経由して電源電圧ＶＤＤに流れ込む電流を防止できる。

また、ＰＭＯＳトランジスタＰ６によってＰＭＯＳトランジスタＰ１のゲート電圧は外部電源電圧となるため、ＰＭＯＳトランジスタＰ１を経由して電源電圧ＶＤＤに流れ込む電流も防止できる。

つまり、実施の形態３にかかるバッファ回路９００においても、実施の形態１にかかるバッファ回路１００と同様の効果を得ることができる。実施の形態３にかかるバッファ回路９００は、ＰＭＯＳトランジスタＰ７が削除されるため、実施の形態１にかかるバッファ回路１００よりも回路を簡素化でき、レイアウト面積の削減が可能である。

また、実施の形態３にかかるバッファ回路９００においても、実施の形態１において図２、図５に示されるような変形例を考えることが可能であり、実施の形態２と同様にＰＭＯＳトランジスタＰ１０のゲートをＮＭＯＳトランジスタＮ８とＰＭＯＳトランジスタＰ９を接続する配線に接続することが可能である。これによって、実施の形態２と同様の効果も得ることが可能である。

実施の形態４
実施の形態４にかかるバッファ回路１０００を図１０に示す。実施の形態４にかかるバッファ回路９００は、実施の形態１にかかるバッファ回路１００と実質的に同じ回路である。実施の形態４にかかるバッファ回路１０００は、実施の形態４にかかるバッファ回路１００に対してＰＭＯＳトランジスタＰ６が削除されているのみである。実施の形態１にかかるバッファ回路１００と同様の構成要素に対してはバッファ回路１００と同様の符号を付して説明を省略する。

実施の形態４にかかるバッファ回路１０００は、ＰＭＯＳトランジスタＰ６が削除されている。これによって、入出力端子、ＰＭＯＳトランジスタＰ６、プリドライバ１１１を経由して電源電圧ＶＤＤに流れ込む電流の経路をなくした。また、ＰＭＯＳトランジスタＰ１のゲートへは、入出力端子、ＰＭＯＳトランジスタＰ７、プリドライバ１１１（ＰＭＯＳトランジスタＰ４）を経由して外部電源電圧が供給される。これによって、ＰＭＯＳトランジスタＰ１を経由して電源電圧ＶＤＤに流れ込む電流も防止できる。

さらに、入出力端子に外部電源電圧が入力された場合、ＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８によって、外部電源電圧をＰＭＯＳトランジスタＰ９のゲートに供給する。これによって、入出力端子と電源電圧ＶＤＤとの接続が遮断されるため、入出力端子、ＰＭＯＳトランジスタＰ７を経由して電源電圧ＶＤＤに流れ込む電流を防止できる。

つまり、実施の形態４にかかるバッファ回路１０００においても、実施の形態１にかかるバッファ回路１００と同様の効果を得ることができる。実施の形態４にかかるバッファ回路１０００は、ＰＭＯＳトランジスタＰ６が削除されるため、実施の形態１にかかるバッファ回路１００よりも回路を簡素化でき、レイアウト面積の削減が可能である。

また、実施の形態４にかかるバッファ回路１０００においても、実施の形態１において図２、図３に示されるような変形例を考えることが可能であり、実施の形態２と同様にＰＭＯＳトランジスタＰ１０のゲートをＮＭＯＳトランジスタＮ８とＰＭＯＳトランジスタＰ９を接続する配線に接続することが可能である。これによって、実施の形態２と同様の効果を得ることが可能である。

実施の形態５
実施の形態５にかかるバッファ回路１１００の回路図を図１０に示す。実施の形態５にかかるバッファ回路１１００は、実施の形態１にかかるバッファ回路１００と実質的に同じ動作をする。実施の形態５にかかるバッファ回路１１００は、実施の形態１にかかるバッファ回路１００に対して、出力段、プリドライバ、ゲートコントロール回路が２段になっている。実施の形態１と同じ構成要素に対しては同一の符号を付して説明を省略する。

実施の形態５にかかるバッファ回路１１００は、実施の形態１にかかるバッファ回路１００のプリドライバ１１１、１１２、ゲートコントロール回路１１５、出力段１１３と同じ構成のプリドライバ１１１'１１２'、ゲートコントロール回路１１５'、出力段１１３'を有している。プリドライバ１１１'、１１２'、ゲートコントロール回路１１５'、出力段１１３'の接続は実施の形態１と同じである。バッファ回路１１００は、出力段１１３、１１３'が並列に接続されており、必要な駆動能力に応じて１段又は２段で出力信号を生成する。

実施の形態５にかかるバッファ回路１１００によれば、プリドライバ、ゲートコントロール回路、出力段が２つになるのみで、電源回路は実施の形態１と同様のものを使用することができる。つまり、回路規模の増加を最小限にとどめながら、回路の出力駆動能力の微調整が可能である。

また、実施の形態５にかかるバッファ回路１１００においても、実施の形態１及び実施の形態２で示すような変形例を考えることが可能である。

本発明は上記実施の形態に限られたものではなく適宜変更することが可能である。例えば、入力バッファ回路を有さない、出力バッファ回路のみの回路構成とすることも可能である。つまり、本発明を用いることによって、出力のみを行うバッファ回路であっても、外部から端子に電源電圧ＶＤＤよりも高い電圧が加わる場合であっても、内部回路に逆流電流が流れるのを防止することが可能である。また、バッファ回路に接続される入出力端子は１つに限られたものではない。例えば、入力用端子と出力用端子とを有しており、内部の配線にてそれら端子が接続されていてもよい。

また、プリドライバ１１１のＰＭＯＳトランジスタＰ４のＮウェルは、ノード３に接続することも可能である。

実施の形態１にかかるバッファ回路の回路図を示す図である。 図１に示すバッファ回路を変形した回路図を示す図である。 図２に示すバッファ回路を変形した回路図を示す図である。 図３に示すバッファ回路を変形した回路図を示す図である。 図２に示すバッファ回路を変形した回路図を示す図である。 実施の形態２にかかるバッファ回路の回路図を示す図である。 図３に示すバッファ回路に実施の形態２にかかる変形を行った回路図を示す図である。 図４に示すバッファ回路に実施の形態２にかかる変形を行った回路図を示す図である。 実施の形態３にかかるバッファ回路の回路図を示す図である。 実施の形態４にかかるバッファ回路の回路図を示す図である。 実施の形態５にかかるバッファ回路の回路図を示す図である。 従来のバッファ回路の回路図を示す図である。

符号の説明

１００ バッファ回路
１０１ 出力バッファ回路
１０２ 入力バッファ
１０２ 入力バッファ回路
１１０ 制御回路
１１１ プリドライバ
１１２ プリドライバ
１１３ 出力段
１１４ 電源回路
１１５ ゲートコントロール回路
１１６ ウェルコントロール回路
１２０ レベルシフト回路
１２１ インバータ
１３０ 電源電圧スイッチ
１３１ 電源電圧スイッチ制御回路
１３２ 入出力端子電圧伝達部
１４１ 供給制御部
１４２ 遮断制御部

Claims (18)

1. 入力モードと出力モードとを切り替え可能なバッファ回路であって、
   前記バッファ回路が出力モードの場合に、第１のトランジスタの導通状態を制御するプリドライバと、
   前記バッファ回路が出力モードの場合に、前記プリドライバによって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタと、
   前記バッファ回路が出力モードの場合は、第１の電源を前記プリドライバに供給し、入力モードの場合は、前記入出力端子への入力電圧に基づいて、前記プリドライバに当該第１の電源の供給あるいは遮断を行う電源回路とを有するバッファ回路。
2. 半導体装置の入出力端子に接続されるバッファ回路であって、
   第１のトランジスタの導通状態を制御するプリドライバと、
   前記プリドライバによって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタと、
   前記入出力端子に入力される電圧に基づいて、前記プリドライバに前記第１の電源の供給あるいは遮断を行う電源回路とを有するバッファ回路。
3. 前記第１のトランジスタは、前記入出力端子に入力される電圧が前記第１の電源よりも高い場合に、当該第１のトランジスタの制御端子に前記入出力端子に入力される電圧が供給されることを特徴とする請求項１又は２に記載のバッファ回路。
4. 前記第１のトランジスタの制御電圧に対する前記入出力端子に入力される電圧の供給は、前記入出力端子と前記第１のトランジスタの制御電極との間に配置されたゲートコントロール回路を介して行われることを特徴とする請求項１又は２に記載のバッファ回路。
5. 前記入出力端子は、前記バッファ回路の入力モードと出力モードとで同一の端子を共用することを特徴とする請求項１乃至４のいずれか１項に記載のバッファ回路。
6. 前記プリドライバの出力信号は前記第１のトランジスタに直接入力されることを特徴とする請求項１乃至５のいずれか１項に記載のバッファ回路。
7. 前記バッファ回路は、さらに、複数のＰＭＯＳトランジスタが形成されるＮウェル領域の電圧を調節するＮウェルコントロール回路を有することを特徴とする請求項１乃至６のいずれか１項に記載のバッファ回路
8. 前記電源回路は、電源電圧スイッチを有し、当該電源電圧スイッチの導通状態によって、前記プリドライバへの前記第１の電源の供給及び遮断が決定されることを特徴とする請求項１乃至７のいずれか１項に記載のバッファ回路。
9. 入力モードと出力モードとを切り替え可能なバッファ回路であって、
   前記バッファ回路が出力モードの場合に、第１のトランジスタの導通状態を制御するプリドライバと、
   前記バッファ回路が出力モードの場合に、前記プリドライバによって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタと、
   前記バッファ回路が出力モードの場合は第１の電源を前記プリドライバに供給し、入力モードの場合は、入出力端子への入力電圧に基づいて、当該第１の電源、又は、当該入力電圧のいずれかを選択し、供給する電源回路とを有するバッファ回路。
10. 半導体装置の入出力端子に接続されるバッファ回路であって、
    第１のトランジスタの導通状態を制御するプリドライバと、
    前記プリドライバによって制御された導通状態に応じて所定の電圧を入出力端子に出力する第１のトランジスタと、
    前記バッファ回路の入出力端子への入力電圧に基づいて、前記プリドライバに前記第１の電源、又は、当該入力電圧を供給する電源回路とを有するバッファ回路。
11. 前記第１のトランジスタは、前記入出力端子に入力される電圧が前記第１の電源よりも高い場合に、当該第１のトランジスタの制御電圧に前記入出力端子に入力される電圧が供給されることを特徴とする請求項９又は１０に記載のバッファ回路。
12. 前記第１のトランジスタの制御電圧に対する前記入出力端子に入力される電圧の供給は、前記入出力端子と前記第１のトランジスタの制御電極との間に配置されたゲートコントロール回路を介して行われることを特徴とする請求項９又は１０に記載のバッファ回路。
13. 前記入出力端子は、前記バッファ回路の入力モードと出力モードとで同一の端子を共用することを特徴とする請求項９乃至１２のいずれか１項に記載のバッファ回路。
14. 前記プリドライバの出力信号は前記第１のトランジスタに直接入力されることを特徴とする請求項９乃至１３のいずれか１項に記載のバッファ回路。
15. 前記バッファ回路は、さらに、複数のＰＭＯＳトランジスタが形成されるＮウェル領域の電圧を調節するＮウェルコントロール回路を有することを特徴とする請求項９乃至１４のいずれか１項に記載のバッファ回路。
16. 前記電源回路は、前記第１の電源を前記プリドライバに供給する電源電圧スイッチと、前記入出力端子の電圧を当該プリドライバに供給する入出力端子電圧伝達部を有し、当該入出力端子の電圧が当該第１の電源よりも低い場合には、前記電源電圧スイッチが導通状態となり、当該入出力端子の電圧が当該第１の電源よりも高い場合には、入出力端子電圧伝達部が導通状態となることを特徴とする請求項９乃至１５のいずれかに記載のバッファ回路。
17. 前記電源電圧スイッチは、供給制御部によって導通状態に制御され、前記入出力端子の電圧に基づいて遮断制御部によって非導通状態に制御されることを特徴とする請求項９乃至１６のいずれか１項に記載のバッファ回路。
18. 前記入出力端子電圧伝達部は、前記入出力端子の電圧に基づいて導通状態となることを特徴とする請求項９乃至１７のいずれか１項に記載のバッファ回路。
    
    
    

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